JP2010182393A

JP2010182393A - プリドライバ及びこれを用いた出力ドライバ回路

Info

Publication number: JP2010182393A
Application number: JP2009144211A
Authority: JP
Inventors: Sang Kwon Lee; 相權李
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2009-02-03
Filing date: 2009-06-17
Publication date: 2010-08-19
Also published as: US20100194448A1; KR101020291B1; US7956654B2; KR20100089313A

Abstract

【課題】出力ドライバ回路の提供
【解決手段】プルアップコード信号、プルダウンコード信号、プリドライバ選択信号及びリード制御信号を受信してプルアップ制御信号及びプルダウン制御信号を生成するプリドライバ制御信号生成部と、前記プルアップ制御信号及び前記プルダウン制御信号に応答して駆動され、内部データを受信してプルアップ駆動信号及びプルダウン駆動信号を駆動するプリドライバと、前記プルアップ駆動信号及び前記プルダウン駆動信号を受信して、ＤＱパッドに出力される出力データを駆動するドライバと、を含んでなり、前記プルアップ制御信号及び前記プルダウン制御信号は、リード動作区間で前記プリドライバが選択され、既設定された前記コード信号の組合せが入力される場合にイネーブルされる構成とした。
【選択図】図２

Description

本発明は、半導体メモリ装置に関するもので、より具体的には、動作速度を向上せしめられるプリドライバ及びこれを用いた出力ドライバ回路に関する。

一般に、半導体メモリ装置の出力ドライバ回路は、内部データを、出力端子（すなわちＤＱパッド）を通じてチップ外部に出力しようとする時に使われる。出力ドライバ回路は、内部データを受信してＤＱパッドに出力される出力データを、設定された駆動強度（driving strength）で駆動する。

図１は、従来技術による出力ドライバ回路の構成を示すブロック図である。

同図に示すように、従来の出力ドライバ回路は、内部データＤＡＴＡを受信し、プルアップ制御信号ＰＯ及びプルダウン制御信号ＮＯＢに応答してプルアップ駆動信号ＰＵＢ及びプルダウン駆動信号ＰＤを生成するプリドライバ１０と、入力されるプルアップ駆動信号ＰＵＢ及びプルダウン駆動信号ＰＤに応じてＤＱパッド１４へ出力される出力データＤＱを駆動するドライバ１２と、で構成される。ドライバ１２は、プルアップ駆動信号ＰＵＢに応答して出力データＤＱをプルアップ駆動するプルアップ素子と、プルダウン駆動信号ＰＤに応答して出力データＤＱをプルダウン駆動するプルダウン素子と、で構成される。

このように構成された出力ドライバ回路の動作速度を向上させるには、ドライバ１２に含まれたプルアップ素子とプルダウン素子のサイズを増加させ、駆動強度を増加させなければならない。ドライバ１２に含まれたプルアップ素子とプルダウン素子のサイズが増加する場合には、プルアップ素子とプルダウン素子を動作させるプルアップ駆動信号ＰＵＢ及びプルダウン駆動信号ＰＤのレベルも増加しなければならず、その分、プリドライバ１０のサイズも増加しなければならない。しかし、このようなプリドライバ１０のサイズ増加は、リードまたはライト動作時に消耗電流の増加と出力ドライバ回路の動作速度の低下を招くという問題があった。

米国特許第７，２３９，１８２号公報米国特許第６，２６５，９１４号公報米国特許公開第２００７／０２３６２６２号公報特開平１１−３１３８８号公報特開２００２−３６７３７６公報韓国特許公開第１０−２００７−００３６５５４号公報

本発明は、しきい電圧の低いＭＯＳトランジスタを用いてプリドライバを具現することによって、電流消耗を減少せしめられる出力ドライバ回路を開示する。

また、本発明は、リード動作区間でのみプリドライバが駆動されるようにすることによって、スタンバイ状態で漏れ電流が発生するのを防止できる出力ドライバ回路を開示する。

上記の目的を達成するために、本発明は、少なくとも一つの第１ＭＯＳトランジスタを含み、内部データを受信して駆動信号を駆動する駆動部と、少なくとも一つの第２ＭＯＳトランジスタを含み、リード動作区間でない場合、前記駆動部の駆動を中断させるスイッチ部と、を含み、前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも低いしきい値電圧を有するプリドライバを提供する。

本発明において、前記駆動部は、前記内部データに応答して、前記駆動信号が出力される第１ノードをプルアップ駆動するプルアップ素子と、前記内部データに応答して、前記第１ノードをプルダウン駆動するプルダウン素子と、を含む。

本発明において、前記スイッチ部は、前記リード動作区間でない場合にターンオンされて前記プルアップ素子をターンオフさせる第１スイッチ素子と、前記リード動作区間でない場合にターンオンされて前記プルダウン素子をターンオフさせる第２スイッチ素子と、を含む。

また、本発明は、プルアップコード信号、プルダウンコード信号、プリドライバ選択信号及びリード制御信号を受信してプルアップ制御信号及びプルダウン制御信号を生成するプリドライバ制御信号生成部と、前記プルアップ制御信号及び前記プルダウン制御信号に応答して駆動され、内部データを受信してプルアップ駆動信号及びプルダウン駆動信号を駆動するプリドライバと、前記プルアップ駆動信号及び前記プルダウン駆動信号を受信して、ＤＱパッドに出力される出力データを駆動するドライバと、を含んでなり、前記プルアップ制御信号及び前記プルダウン制御信号は、リード動作区間で前記プリドライバが選択され、既設定された前記コード信号の組合せが入力される場合にイネーブルされる出力ドライバ回路を提供する。

本発明において、前記プリドライバ制御信号生成部は、前記リード動作区間で前記プリドライバが選択され、既設定された前記プルアップコード信号及び前記プルダウンコード信号の組合せが入力される場合にイネーブルされる前記プルアップ制御信号を生成する第１論理素子と、前記リード動作区間で前記プリドライバが選択され、既設定された前記プルアップコード信号及び前記プルダウンコード信号の組合せが入力される場合にイネーブルされる前記プルダウン制御信号を生成する第２論理素子と、を含む。

本発明において、前記第１論理素子は、前記プルアップコード信号、前記プリドライバ選択信号及び前記リード制御信号を受信して否定論理和演算を行なうことが好ましい。

本発明において、前記第２論理素子は、前記プルダウンコード信号、前記プリドライバ選択信号及び前記リード制御信号を受信して論理和演算を行なうことが好ましい。

本発明において、前記プリドライバは、前記プルアップ制御信号に応答して前記内部データを受信して前記プルアップ駆動信号を駆動するプルアッププリドライバと、前記プルダウン制御信号に応答して前記内部データを受信して前記プルダウン駆動信号を駆動するプルダウンプリドライバと、を含む。

本発明において、前記プルアッププリドライバは、電源電圧と第１ノード間に連結され、前記内部データに応答してターンオンされる第１ＭＯＳトランジスタと、前記第１ノードと第２ノード間に連結され、前記内部データに応答してターンオンされる第２ＭＯＳトランジスタと、前記電源電圧と前記第１ノード間に連結され、前記プルアップ制御信号に応答してターンオンされる第３ＭＯＳトランジスタと、前記第２ノードと接地電圧間に連結され、前記プルアップ制御信号に応答してターンオンされる第４ＭＯＳトランジスタと、を含む。

本発明において、前記第１及び第２ＭＯＳトランジスタは、前記第３及び第４ＭＯＳトランジスタよりも低いしきい電圧を有することが好ましい。

本発明において、前記プルダウンプリドライバは、電源電圧と第１ノード間に連結され、前記プルダウン制御信号に応答してターンオンされる第１ＭＯＳトランジスタと、前記第１ノードと第２ノード間に連結され、前記内部データに応答してターンオンされる第２ＭＯＳトランジスタと、前記第２ノードと接地端間に連結され、前記内部データに応答してターンオンされる第３ＭＯＳトランジスタと、前記第２ノードと接地電圧間に連結され、前記プルダウン制御信号に応答してターンオンされる第４ＭＯＳトランジスタと、を含む。

本発明において、前記第２及び第３ＭＯＳトランジスタは、前記第１及び第４ＭＯＳトランジスタよりも低いしきい電圧を有することが好ましい。

本発明において、前記ドライバは、前記プルアップ駆動信号に応答して、前記ＤＱパッドに出力される前記出力データをプルアップ駆動するプルアップ素子と、前記プルダウン駆動信号に応答して、前記ＤＱパッドに出力される前記出力データをプルダウン駆動するプルダウン素子と、を含む。

従来技術による出力ドライバ回路の構成を示すブロック図である。本発明の一実施例による出力ドライバ回路の構成を示す図である。図２に示す出力ドライバ回路に含まれたコード信号生成部の構成を示すブロック図である。図２に示す出力ドライバ回路に含まれたプリドライバ制御信号生成部の構成を示す図である。図２に示す出力ドライバ回路に含まれたプルアッププリドライバの構成を示す図である。図２に示す出力ドライバ回路に含まれたプルダウンプリドライバの構成を示す図である。図２に示す出力ドライバ回路に含まれたドライバの構成を示す図である。本発明の他の実施例による出力ドライバ回路の構成を示すブロック図である。

以下、実施例を用いて本発明をより詳細に説明する。ただし、下記の実施例は本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施例に制限されるわけではない。

図２は、本発明の一実施例による出力ドライバ回路の構成を示す図である。

同図に示すように、本実施例による出力ドライバ回路は、コード信号生成部２、プリドライバ制御信号生成部３、プリドライバ４、ドライバ５及びＤＱパッド６で構成される。プリドライバ４は、プルアッププリドライバ４０及びプルダウンプリドライバ４２で構成される。

コード信号生成部２は、図３に示すように、ＺＱパッド（図示せず）の信号ＺＱと基準電圧ＶＲＥＦとを比較して第１比較信号ＣＯＭ１を生成する第１比較部２１と、第１比較信号ＣＯＭ１がイネーブルされる場合、プルアップコード信号ＰＣＯＤＥＢをカウンティングするプルアップカウンタ２２と、出力データＤＱと基準電圧ＶＲＥＦとを比較して第２比較信号ＣＯＭ２を生成する第２比較部２３と、第２比較信号ＣＯＭ２がイネーブルされる場合、プルダウンコード信号ＮＣＯＤＥＢをカウンティングするプルダウンカウンタ２４と、で構成される。ここで、コード信号生成部２は、ＺＱパッドの信号ＺＱをプルアップ駆動する駆動力を調節するためのプルアップコード信号ＰＣＯＤＥＢと、出力データＤＱをプルダウン駆動する駆動力を調節するためのプルダウンコード信号ＮＣＯＤＥＢを生成してＯＤＴ回路の抵抗値を校正するインピーダンス校正（ZQ calibration）を行なう。本実施例では１ビットのプルアップコード信号ＰＣＯＤＥＢ及びプルダウンコード信号ＮＣＯＤＥＢを生成するコード信号生成部２としたが、実施例によっては複数ビットのプルアップコード信号ＰＣＯＤＥＢ及びプルダウンコード信号ＮＣＯＤＥＢを生成するように具現しても良い。

プリドライバ制御信号生成部３は、図４に示すように、プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ、リード制御信号ＲＤＣＴＲＬＢ及びプルアップコード信号ＰＣＯＤＥＢを受けて否定論理和演算を行なってプルアップ制御信号ＰＯＮを出力するノアゲートＮＲ２０と、プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ、リード制御信号ＲＤＣＴＲＬＢ及びプルダウンコード信号ＮＣＯＤＥＢを受けて論理和演算を行なってプルダウン制御信号ＮＯＮＢを出力する論理部３０と、で構成される。

ここで、プリドライバ選択信号ＲＯＮ＿ＳＥＬＢは、ＭＲＳ（Mode Register Set）で設定される信号で、プリドライバ４を駆動させるためにローレベルにイネーブルされる信号である。また、リード制御信号ＲＤＣＴＲＬＢは、リード動作区間でローレベルにイネーブルされる信号である。

このように構成されたプリドライバ制御信号生成部３は、リード動作区間でプリドライバ４を駆動させるためにローレベルのプリドライバ選択信号ＲＯＮ＿ＳＥＬＢが入力される状態でローレベルのプルアップコード信号ＰＣＯＤＥＢが入力されると、ハイレベルにイネーブルされたプルアップ制御信号ＰＯＮ及びローレベルにイネーブルされたプルダウン制御信号ＮＯＮＢを生成する。一方、プリドライバ制御信号生成部３はリード動作区間でない場合に、プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ及びプルアップコード信号ＰＣＯＤＥＢのレベルによらず、ローレベルにディセーブルされたプルアップ制御信号ＰＯＮ及びハイレベルにディセーブルされたプルダウン制御信号ＮＯＮＢを生成する。

プルアッププリドライバ４０は、図５に示すように、第１駆動部４００及び第１スイッチ部４０２で構成される。第１駆動部４００は、電源電圧端とプルアップ駆動信号ＰＵＮＢの出力ノード間に連結され、内部データＤＡＴＡを受けてターンオンされ、プルアップ駆動信号ＰＵＮＢをプルアップ駆動するＰＭＯＳトランジスタＰ２１と、プルアップ駆動信号ＰＵＮＢの出力ノードとノードｎｄ２０間に連結され、内部データＤＡＴＡを受けてターンオンされてプルアップ駆動信号ＰＵＮＢをプルダウン駆動するＮＭＯＳトランジスタＮ２０と、で構成される。第１スイッチ部４０２は、電源電圧端とプルアップ駆動信号ＰＵＮＢの出力ノード間に連結され、プルアップ制御信号ＰＯＮに応答してターンオンされるＰＭＯＳトランジスタＰ２０と、ノードｎｄ２０と接地端間に連結され、プルアップ制御信号ＰＯＮに応答してターンオンされるＮＭＯＳトランジスタＮ２１と、で構成される。ここで、第１駆動部４００に含まれたＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０は、低いしきい電圧（Threshold Voltage）を持つＭＯＳトランジスタで具現される。これは、第１駆動部４００の駆動力を増加させてプルアッププリドライバ４０の動作速度を高めるためである。このように第１駆動部４００のＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０をＬＶＴ（Low VT Transistor）で具現して駆動力を確保することによって、ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０のサイズを減少させることができる。この時、内部データＤＡＴＡは、パイプラインラッチ（図示せず）から出力される最終データである。

このように構成されたプルアッププリドライバ４０は、リード動作区間でハイレベルのプルアップ制御信号ＰＯＮが入力される状態でハイレベルの内部データＤＡＴＡが入力されると、ローレベルにイネーブルされたプルアップ駆動信号ＰＵＮＢを生成する。一方、プルアッププリドライバ４０は、リード動作区間でない場合、例えば、スタンバイ状態で、内部データＤＡＴＡによらず、ハイレベルにディセーブルされたプルアップ駆動信号ＰＵＮＢを生成する。

プルダウンプリドライバ４２は、図６に示すように、第２駆動部４２０及び第２スイッチ部４２２で構成される。第２駆動部４２０は、ノードｎｄ２１とプルダウン駆動信号ＰＤＮの出力ノード間に連結され、内部データＤＡＴＡを受けてターンオンされてプルダウン駆動信号ＰＤＮをプルアップ駆動するＰＭＯＳトランジスタＰ２３と、プルダウン駆動信号ＰＤＮの出力ノードと接地端間に連結され、内部データＤＡＴＡを受けてプルダウン駆動信号ＰＤＮをプルダウン駆動するＮＭＯＳトランジスタＮ２３と、で構成される。第２スイッチ部４２２は、電源電圧端とノードｎｄ２１間に連結され、プルダウン制御信号ＮＯＮＢに応答してターンオンされるＰＭＯＳトランジスタＰ２２と、プルダウン駆動信号ＰＤＮの出力ノードと接地端間に連結され、プルダウン制御信号ＮＯＮＢに応答してターンオンされるＮＭＯＳトランジスタＮ２２と、で構成される。ここで、第２駆動部４２０に含まれたＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３は、低いしきい電圧（Threshold Voltage）を持つＭＯＳトランジスタで具現される。これは、第２駆動部４２０の駆動力を増加させ、プルダウンプリドライバ４２の動作速度を高めるためである。このように第２駆動部４２０のＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３をＬＶＴ（Low VT Transistor）で具現して駆動力を確保することによって、ＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３のサイズを減少させることができる。

このように構成されたプルダウンプリドライバ４２は、リード動作区間でローレベルのプルダウン制御信号ＮＯＮＢが入力される状態でローレベルの内部データＤＡＴＡが入力されると、ハイレベルにイネーブルされたプルダウン駆動信号ＰＤＮを生成する。一方、プルダウンプリドライバ４２は、リード動作区間でない場合には、内部データＤＡＴＡによらず、ローレベルにディセーブルされたプルダウン駆動信号ＰＤＮを生成する。

ドライバ５は、図７に示すように、電源電圧端とノードｎｄ２２間に連結され、プルアップ駆動信号ＰＵＮＢに応答してターンオンされるＰＭＯＳトランジスタＰ２４と、ノードｎｄ２２と出力データＤＱの出力ノード間に連結された抵抗素子Ｒ２０と、出力データＤＱの出力ノードとノードｎｄ２３間に連結された抵抗素子Ｒ２１と、ノードｎｄ２１と接地端間に連結され、プルダウン駆動信号ＰＤＮに応答してターンオンされるＮＭＯＳトランジスタＮ２４と、で構成される。

このように構成されたドライバ５は、リード動作区間でローレベルにイネーブルされたプルアップ駆動信号ＰＵＮＢを受けて、ＤＱパッド６に出力されるハイレベルの出力データＤＱを駆動する。また、ドライバ５は、リード動作区間でハイレベルにイネーブルされたプルダウン駆動信号ＰＤＮを受けて、ＤＱパッド６に出力されるローレベルの出力データＤＱを駆動する。一方、ドライバ５はリード動作以外では駆動しない。

次に、このように構成された出力ドライバ回路の動作について説明する。ここでは、リード動作区間の場合とリード動作でない区間の場合とに分けて説明する。

以下、リード動作区間の場合における出力ドライバ回路の動作について説明する。ここでは、コード信号生成部２より生成されるプルアップコード信号ＰＣＯＤＥＢ及びプルダウンコード信号ＮＣＯＤＥＢがローレベルに生成され、ＭＲＳによりプリドライバ選択信号ＲＯＮ＿ＳＥＬＢがローレベルに生成される場合を挙げて説明する。

まず、プリドライバ制御信号生成部３は、プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ、リード制御信号ＲＤＣＴＲＬＢ、プルアップコード信号ＰＣＯＤＥＢ及びプルダウンコード信号ＮＣＯＤＥＢを受けてプルアップ制御信号ＰＯＮ及びプルダウン制御信号ＮＯＮＢを生成する。この時、リード制御信号ＲＤＣＴＲＬＢはリード動作区間でローレベルであるから、プリドライバ制御信号生成部３は、ハイレベルにイネーブルされたプルアップ制御信号ＰＯＮ及びローレベルにイネーブルされたプルダウン制御信号ＮＯＮＢを生成する。

続いて、プルアッププリドライバ４０は、プルアップ制御信号ＰＯＮに応答して内部データＤＡＴＡを受けてプルアップ駆動信号ＰＵＮＢを駆動する。より具体的には、プルアップ制御信号ＰＯＮがハイレベルにイネーブルされ、ＰＭＯＳトランジスタＰ２０はターンオフさせ、ＮＭＯＳトランジスタＮ２１はターンオンさせるので、第１駆動部４００がイネーブルされる。イネーブルされた第１駆動部４００は、内部データＤＡＴＡによってプルアップ駆動信号ＰＵＮＢを駆動する。すなわち、ハイレベルの内部データＤＡＴＡが入力される場合にはＮＭＯＳトランジスタＮ２０がターンオンされ、プルアップ駆動信号ＰＵＮＢをローレベルにプルダウン駆動し、ローレベルの内部データＤＡＴＡが入力される場合にはＰＭＯＳトランジスタＰ２１がターンオンされ、プルアップ駆動信号ＰＵＮＢをハイレベルにプルアップ駆動する。ここで、ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０は、低いしきい電圧（Threshold Voltage）を持つＭＯＳトランジスタで具現され、第１駆動部４００は充分な駆動速度を確保できるため、ドライバ５のサイズが増加するにしたがってＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０のサイズも一緒に増加させる必要はない。

次いで、プルダウンプリドライバ４２は、プルダウン制御信号ＮＯＮＢに応答して内部データＤＡＴＡを受けてプルダウン駆動信号ＰＤＮを駆動する。具体的には、プルダウン制御信号ＮＯＮＢがローレベルにイネーブルされてＰＭＯＳトランジスタＰ２２をターンオンさせ、ＮＭＯＳトランジスタＮ２２をターンオフさせることによって、第２駆動部４２０はイネーブルされる。イネーブルされた第２駆動部４２０は、内部データＤＡＴＡによってプルダウン駆動信号ＰＤＮを駆動する。すなわち、ハイレベルの内部データＤＡＴＡが入力される場合にはＮＭＯＳトランジスタＮ２３がターンオンされてプルダウン駆動信号ＰＤＮをローレベルにプルダウン駆動し、ローレベルの内部データＤＡＴＡが入力される場合にはＰＭＯＳトランジスタＰ２３がターンオンされてプルダウン駆動信号ＰＤＮをハイレベルにプルアップ駆動する。ここで、ＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３は、低いしきい電圧（Threshold Voltage）を持つＭＯＳトランジスタで具現され、第２駆動部４２０は充分な駆動速度を確保できるため、ドライバ５のサイズが増加するにしたがってＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３のサイズも一緒に増加させる必要はない。

次に、ドライバ５は、プルアップ駆動信号ＰＵＮＢ及びプルダウン駆動信号ＰＤＮを受けて、ＤＱパッド６に出力される出力データＤＱを駆動する。具体的には、ハイレベルの内部データＤＡＴＡが入力される場合、プルアップ駆動信号ＰＵＮＢはローレベルに、プルダウン駆動信号ＰＤＮはローレベルに駆動されるので、出力データＤＱは、ターンオンされたＰＭＯＳトランジスタＰ２４によりハイレベルに駆動される。一方、ローレベルの内部データＤＡＴＡが入力される場合、プルアップ駆動信号ＰＵＮＢはハイレベルに、プルダウン駆動信号ＰＤＮはハイレベルに駆動されるので、出力データＤＱは、ターンオンされたＮＭＯＳトランジスタＮ２４によりローレベルに駆動される。

以下、リード動作区間でない場合における出力ドライバ回路の動作について説明する。ここでは、コード信号生成部２より生成されるプルアップコード信号ＰＣＯＤＥＢ及びプルダウンコード信号ＮＣＯＤＥＢがローレベルに生成され、ＭＲＳによりプリドライバ選択信号ＲＯＮ＿ＳＥＬＢがローレベルに生成される場合を挙げて説明する。

まず、プリドライバ制御信号生成部３は、プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ、リード制御信号ＲＤＣＴＲＬＢ、プルアップコード信号ＰＣＯＤＥＢ及びプルダウンコード信号ＮＣＯＤＥＢを受けてプルアップ制御信号ＰＯＮ及びプルダウン制御信号ＮＯＮＢを生成する。この時、リード制御信号ＲＤＣＴＲＬＢは、リード動作区間でない場合にはハイレベルであるから、プリドライバ制御信号生成部３は、ローレベルにディセーブルされたプルアップ制御信号ＰＯＮ及びハイレベルにディセーブルされたプルダウン制御信号ＮＯＮＢを生成する。

次いで、プルアッププリドライバ４０は、プルアップ制御信号ＰＯＮに応答して内部データＤＡＴＡを受けてプルアップ駆動信号ＰＵＮＢを駆動する。より具体的には、プルアップ制御信号ＰＯＮがローレベルにディセーブルされてＰＭＯＳトランジスタＰ２０をターンオンさせ、ＮＭＯＳトランジスタＮ２１をターンオフさせるので、第１駆動部４００はディセーブルされる。ディセーブルされた第１駆動部４００は、内部データＤＡＴＡによらず、プルアップ駆動信号ＰＵＮＢをハイレベルに駆動する。この時、ターンオンされたＰＭＯＳトランジスタＰ２０及びターンオフされたＮＭＯＳトランジスタＮ２１によってＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０は確かにターンオフされるので、第１駆動部４００が駆動されない時に発生する漏れ電流が遮断される。

次に、プルダウンプリドライバ４２は、プルダウン制御信号ＮＯＮＢに応答して内部データＤＡＴＡを受けてプルダウン駆動信号ＰＤＮを駆動する。より具体的には、プルダウン制御信号ＮＯＮＢがハイレベルにディセーブルされてＰＭＯＳトランジスタＰ２２をターンオフさせ、ＮＭＯＳトランジスタＮ２２をターンオンさせるので、第２駆動部４２０はディセーブルされる。ディセーブルされた第２駆動部４２０は、内部データＤＡＴＡによらず、プルダウン駆動信号ＰＤＮをローレベルに駆動する。この時、ターンオフされたＰＭＯＳトランジスタＰ２２及びターンオンされたＮＭＯＳトランジスタＮ２２によってＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３は確かにターンオフされるので、第２駆動部４２０が駆動しない時に発生する漏れ電流が遮断される。

このように、リード動作区間でない場合、プルアッププリドライバ４０はハイレベルのプルアップ駆動信号ＰＵＮＢを生成し、プルダウンプリドライバ４２はローレベルのプルダウン駆動信号ＰＤＮを生成するので、ドライバ５はＤＱパッド６へ出力される出力データＤＱの駆動を中断する。

要するに、本実施例の出力ドライバ回路は、プルアッププリドライバ４０のＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２０と、プルダウンプリドライバ４２のＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３を低いしきい電圧（Threshold Voltage）を持つＭＯＳトランジスタで具現し、リード動作区間で入力される内部データＤＡＴＡによって内部データＤＡＴＡを速い速度で駆動できるようにしている。また、本実施例の出力ドライバ回路は、リード動作区間でない場合には、プルアップ制御信号ＰＯＮ及びプルダウン制御信号ＮＯＮＢをディセーブルさせ、プルアッププリドライバ４０の第１駆動部４００及びプルダウンプリドライバ４２の第２駆動部４２０の駆動を遮断させることによって、漏れ電流の発生を防止する。

図８は、本発明の他の実施例による出力ドライバ回路の構成を示すブロック図である。

同図に示す実施例による出力ドライバ回路は、第１〜第７プリドライバ制御信号生成部７０〜７６を含むプリドライバ制御信号生成部７と、第１〜第７プリドライバ８０〜８６を含むプリドライバ８と、第１〜第７ドライバ９０〜９６を含むドライバ９と、で構成される。

第１プリドライバ制御信号生成部７０は、第１プルアップコード信号ＰＣＯＤＥＢ＜０＞、第１プルダウンコード信号ＮＣＯＤＥＢ＜０＞、リード制御信号ＲＤＣＴＲＬＢ及び第１プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ＜０＞を受信して第１プルアップ制御信号ＰＯＮ＜０＞及び第１プルダウン制御信号ＮＯＮＢ＜０＞を生成する。第１プリドライバ制御信号生成部７０は、図４に示す回路と同一に構成されることができる。

第２及び第３プリドライバ制御信号生成部７１，７２は、第２プルアップコード信号ＰＣＯＤＥＢ＜１＞、第２プルダウンコード信号ＮＣＯＤＥＢ＜１＞、リード制御信号ＲＤＣＴＲＬＢ及び第２プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ＜１＞を受信して第２及び第３プルアップ制御信号ＰＯＮ＜１：２＞と、第２及び第３プルダウン制御信号ＮＯＮＢ＜１：２＞を生成する。第２及び第３プリドライバ制御信号生成部７１，７２は、図４に示す回路と同一に構成されることができる。

第４〜第７プリドライバ制御信号生成部７３〜７６は、第２プルアップコード信号ＰＣＯＤＥＢ＜２＞、第２プルダウンコード信号ＮＣＯＤＥＢ＜２＞、リード制御信号ＲＤＣＴＲＬＢ及び第２プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ＜２＞を受信して第４〜第７プルアップ制御信号ＰＯＮ＜３：６＞及び第４〜第７プルダウン制御信号ＮＯＮＢ＜３：６＞を生成する。第４〜第７プリドライバ制御信号生成部７３〜７６は、図４に示す回路と同一に構成されることができる。

第１〜第７プリドライバ８０〜８６はそれぞれ、第１〜第７プルアップ制御信号ＰＯＮ＜０：６＞及び第１〜第７プルダウン制御信号ＮＯＮＢ＜０：６＞に応答して内部データＤＡＴＡを受けて第１〜第７プルアップ駆動信号ＰＵＮＢ＜０：６＞及び第１〜第７プルダウン駆動信号ＰＤＮ＜０：６＞を駆動し、図５及び図６に示す回路と同一に構成されることができる。

第１〜第７ドライバ９０〜９６はそれぞれ、第１〜第７プルアップ駆動信号ＰＵＮＢ＜０：６＞及び第１〜第７プルダウン駆動信号ＰＤＮ＜０：６＞を受けてＤＱパッド（図示せず）に出力される出力データＤＱを駆動し、図７に示す回路と同一に構成されることができる。

以上説明した本実施例の出力ドライバ回路は、第１プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ＜０＞がローレベルにイネーブルされる場合、第１プルアップコード信号ＰＣＯＤＥＢ＜０＞及び第１プルダウンコード信号ＮＣＯＤＥＢ＜０＞を受けて駆動される第１プリドライバ制御信号生成部７０、第１プリドライバ８０及び第１ドライバ９０が駆動される。また、本実施例の出力ドライバ回路は、第２プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ＜１＞がローレベルにイネーブルされる場合、第２プルアップコード信号ＰＣＯＤＥＢ＜１＞、第２プルダウンコード信号ＮＣＯＤＥＢ＜１＞を受けて駆動される第２及び第３プリドライバ制御信号生成部７１，７２、第２及び第３プリドライバ８１，８２、及び第２及び第３ドライバ９１，９２が駆動される。そして、本実施例の出力ドライバ回路は、第３プリドライバ選択信号ＲＯＮ＿ＳＥＬＢ＜２＞がローレベルにイネーブルされる場合、第３プルアップコード信号ＰＣＯＤＥＢ＜２＞、第３プルダウンコード信号ＮＣＯＤＥＢ＜２＞を受けて駆動される第４〜第７プリドライバ制御信号生成部７３〜７６、第４〜第７プリドライバ８３〜８６及び第４〜第７ドライバ９３〜９６が駆動される。

２コード信号生成部
２０基準電圧生成部
２１第１比較部
２２プルアップカウンタ
２３第２比較部
２４プルダウンカウンタ
３プリドライバ制御信号生成部
３０論理部
４プリドライバ
４０プルアッププリドライバ
４００第１駆動部
４０２第１スイッチ部
４２プルダウンプリドライバ
４２０第２駆動部
４２２第２スイッチ部
５ドライバ
６ＤＱパッド
７０〜７６第１〜第７プリドライバ制御信号生成部
８０〜８６第１〜第７プリドライバ
９０〜９６第１〜第７ドライバ

Claims

少なくとも一つの第１ＭＯＳトランジスタを含み、内部データを受信して駆動信号を駆動する駆動部と、
少なくとも一つの第２ＭＯＳトランジスタを含み、リード動作区間でない場合、前記駆動部の駆動を中断させるスイッチ部と、
を含み、
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも低いしきい値電圧を有するプリドライバ。
前記駆動部は、
前記内部データに応答して、前記駆動信号が出力される第１ノードをプルアップ駆動するプルアップ素子と、
前記内部データに応答して、前記第１ノードをプルダウン駆動するプルダウン素子と、
を含む、請求項１に記載のプリドライバ。
前記スイッチ部は、
前記リード動作区間でない場合にターンオンされて前記プルアップ素子をターンオフさせる第１スイッチ素子と、
前記リード動作区間でない場合にターンオンされて前記プルダウン素子をターンオフさせる第２スイッチ素子と、
を含む、請求項２に記載のプリドライバ。
プルアップコード信号、プルダウンコード信号、プリドライバ選択信号及びリード制御信号を受信してプルアップ制御信号及びプルダウン制御信号を生成するプリドライバ制御信号生成部と、
前記プルアップ制御信号及び前記プルダウン制御信号に応答して駆動され、内部データを受信してプルアップ駆動信号及びプルダウン駆動信号を駆動するプリドライバと、
前記プルアップ駆動信号及び前記プルダウン駆動信号を受信して、ＤＱパッドに出力される出力データを駆動するドライバと、
を含んでなり、
前記プルアップ制御信号及び前記プルダウン制御信号は、リード動作区間で前記プリドライバが選択され、既設定された前記コード信号の組合せが入力される場合にイネーブルされる出力ドライバ回路。
前記プリドライバ制御信号生成部は、
前記リード動作区間で前記プリドライバが選択され、既設定された前記プルアップコード信号及び前記プルダウンコード信号の組合せが入力される場合にイネーブルされる前記プルアップ制御信号を生成する第１論理素子と、
前記リード動作区間で前記プリドライバが選択され、既設定された前記プルアップコード信号及び前記プルダウンコード信号の組合せが入力される場合にイネーブルされる前記プルダウン制御信号を生成する第２論理素子と、
を含む、請求項４に記載の出力ドライバ回路。
前記第１論理素子は、前記プルアップコード信号、前記プリドライバ選択信号及び前記リード制御信号を受信して否定論理和演算を行なう、請求項５に記載の出力ドライバ回路。
前記第２論理素子は、前記プルダウンコード信号、前記プリドライバ選択信号及び前記リード制御信号を受信して論理和演算を行なう、請求項５に記載の出力ドライバ回路。
前記プリドライバは、
前記プルアップ制御信号に応答して前記内部データを受信して前記プルアップ駆動信号を駆動するプルアッププリドライバと、
前記プルダウン制御信号に応答して前記内部データを受信して前記プルダウン駆動信号を駆動するプルダウンプリドライバと、
を含む、請求項４に記載の出力ドライバ回路。
前記プルアッププリドライバは、
電源電圧と第１ノード間に連結され、前記内部データに応答してターンオンされる第１ＭＯＳトランジスタと、
前記第１ノードと第２ノード間に連結され、前記内部データに応答してターンオンされる第２ＭＯＳトランジスタと、
前記電源電圧と前記第１ノード間に連結され、前記プルアップ制御信号に応答してターンオンされる第３ＭＯＳトランジスタと、
前記第２ノードと接地電圧間に連結され、前記プルアップ制御信号に応答してターンオンされる第４ＭＯＳトランジスタと、
を含む、請求項８に記載の出力ドライバ回路。
前記第１及び第２ＭＯＳトランジスタは、前記第３及び第４ＭＯＳトランジスタよりも低いしきい電圧を有する、請求項９に記載の出力ドライバ回路。
前記プルダウンプリドライバは、
電源電圧と第１ノード間に連結され、前記プルダウン制御信号に応答してターンオンされる第１ＭＯＳトランジスタと、
前記第１ノードと第２ノード間に連結され、前記内部データに応答してターンオンされる第２ＭＯＳトランジスタと、
前記第２ノードと接地端間に連結され、前記内部データに応答してターンオンされる第３ＭＯＳトランジスタと、
前記第２ノードと接地電圧間に連結され、前記プルダウン制御信号に応答してターンオンされる第４ＭＯＳトランジスタと、
を含む、請求項８に記載の出力ドライバ回路。
前記第２及び第３ＭＯＳトランジスタは、前記第１及び第４ＭＯＳトランジスタよりも低いしきい電圧を有する、請求項１１に記載の出力ドライバ回路。
前記ドライバは、
前記プルアップ駆動信号に応答して、前記ＤＱパッドに出力される前記出力データをプルアップ駆動するプルアップ素子と、
前記プルダウン駆動信号に応答して、前記ＤＱパッドに出力される前記出力データをプルダウン駆動するプルダウン素子と、
を含む、請求項４に記載の出力ドライバ回路。