TWI254944B - Semiconductor memory device with on-die termination circuit - Google Patents

Description

1254944 九、發明說明： [發明所屬之技術領域】 本發明係關於一種半導體記憶元件（device，又稱裝置 ，下稱元件），尤指一種具有片內終結電路之半導體記憶元 件，可獲得終結電阻之所希準位且無關於加工處理、電壓 及溫度的變化。 【先前技術】 諸如中央處理單元（CPU)、記憶體、閘排列（gate array) 及其他等的各種半導體元件’係遂行積體化成爲晶片而應 用於例如個人電腦、伺服器、工作站或類似品等之內。大 部分的狀況中，半導體元件係含有一個接收電路用以接收 來自一外部電路經由複數個輸入墊所輸入的不同信號，以 及一個輸出電路用以將複數個內部信號經複數個輸出墊提 供於該外部電路。 同時，各種電氣產品之操作速度越來越快，故複數半 導體間所介面之信號的擺幅寬度（s w 1 n g w 1 d th)業已被逐漸 減縮俾可降低信號傳輸時間的延遲。但是’因信號的擺幅 寬度已被減縮，故信號更愈趨於由外部裝置所產生的各項 雜訊，且由於介面端之阻抗失配’尙有部分信號將被反射 回去。外部的雜訊，及電壓、溫度與加工處理的不同改變 將導致該種阻抗失衡。阻抗失配除了難以高速傳送資料外 ，並將使由輸出端所輸出的信號失真。因之’當配置於接 收電路中的半導體元件接收失真的信號時’通常除了將導 致調定/保持（set-uP/hold)失效外’對輸入準位亦無法檢知 1254944 因此，需求高速操作之接收電路中的半導體元件，係 採用鄰近於積體晶片之墊件的一種阻抗匹配電路。此際， 該種阻抗匹配電路稱之爲晶片內終結電路或片內終結電路 。通常，在片內終結電路的規劃上，係以一輸出電路在傳 輸側作源終結（S 〇 u r c e t e 1· m i n a t i ο η)，同時，另以一連接輸 入墊之輸入電路在接收側藉一並聯連接的終結電路作並聯 終結。 第1圖爲先前半導體記憶元件之片內終結器（ODT)電 路方塊圖。 如圖所示，先前片內終結電路包括一解碼單元1 0、一 控制信號產生單元20及一 ODT輸出驅動器單元30。解碼 單元1 〇係用以對一擴展模式暫存器組（EMRS)的設定値作解 碼。控制信號產生單元2 0係產生兩種控制信號，亦即，第 1〜第3上牽控制信號〇 D T_P U < 1 : 3 >及第1〜第3下拉控制 信號0DT_PD<1:3>，用以響應來自解碼單元10之第1〜第 3控制信號SO、S 1、S2而導通或切斷第1〜第3輸出驅動 器單元32、34、36。0DT輸出驅動器單元30係響應第1 〜第3上牽控制信號〇 d T_P U < 1 : 3 >及第1〜第3下拉控制 信號〇DT_PD<l:3>而用以調整終結電阻値。0DT輸出驅動 器單元3 0係和輸出節點n 1並聯連接，俾可用以調整終結 電阻値’其並包含具有相同電阻値的第1〜第3輸出驅動 器單兀32、34、36。 各該第1〜第3輸出驅動器單元3 2、3 4、3 6各包括一 上牽驅動器及一下拉驅動器。元件符號32A、32B、34A、 1254944 3 4 B、3 6 A、3 6 B分別表示第1上牽驅動器、第1下拉驅動 器、第2上牽驅動器、第2下拉驅動器、第3上牽驅動器 、第3下拉驅動器。第1〜第3上牽驅動器32A、34A、36A 爲一種金氧半導體（MOS)電晶體，亦即，p溝道金氧半導體 (PMOS)電晶體或N溝道金氧半導體（Nm〇s)電晶體，其規 則係響應於第1〜第3上牽控制信號0DT_PU<1 :3>而將輸 出節點N 1驅動成上牽模式。同樣地，第1〜第3下拉驅動 器3 2 B、3 4 B、3 6 B爲一種Μ 0 S電晶體，其規則爲響應於 第1〜第3下拉控制信號〇DT_PD<l:3>而將輸出節點Ν1 驅動成下拉模式。 此處’第1〜第3輸出驅動器單元3 2、3 4、3 6之電路 構造均相同，故舉示第1輸出驅動器單元3 2的構造爲代表 例加以說明。 第2圖爲第1圖所示第1輸出驅動器單元之內部電路 圖，以第1圖所示之相同元件符號表示相同之元件。 如第2圖所示，第1輸出驅動器單元3 2之第1上牽驅 動器32A包含複數個’即第1〜第4 PMOS電晶體PM1〜 P Μ 4及一上牽電阻器。此時，第1上牽控制信號〇 D T _ PU<1>係輸入於第1〜第4 PMOS電晶體ΡΜ1〜ΡΜ4之各閘 極，且第1〜第4 PMOS電晶體之各源極係連接於一第1電 源電壓VDDQ。同時，上牽電阻器R1係配設於輸出節點 N1及第1〜第4 PMOS電晶體PM1〜PM4之共同連接的洩 極節點。 第1下拉驅動器3 2B包括複數個，亦即第1〜第4 1254944 NMOS電晶體NM1〜NM4及—下拉電阻器R2。此時，第1 下拉控制信號0 D T — P D < 1 >係輸入於第i〜第4 Ν Μ Ο S電晶 體ΝΜ1〜ΝΜ4之各閘極，而第丨〜第4 NM〇s電晶體NM1 〜NM4之各源極係連接一第2電源電壓VSSQ。再者，下 拉電阻器R 2係配設於輸出節點n 1及第1〜第4 N Μ 0 S電 晶體Ν Μ 1〜Ν Μ 4之共同連接的拽極節點。 如上述’ 〇 D Τ輸出驅動器單元3 0之第1〜第3輸出驅 動器單元32、34、36乃具有共同連接的輸出節點Νι，亦 即，第1〜第3輸出驅動器單元3 2、3 4、3 6係和輸出節點 Ν 1成並聯連接。 因之’當該等響應於第1〜第3上牽控制信號〇 d T — P U < 1 : 3 >而導通之輸出驅動器單元及第丨〜第3下拉控制信 號ODT —PD<1 :3>增加時，以並聯連接之該等電阻器數量亦 成比例的增加，結果，終結電阻値即成爲較小。反之，當 導通的輸出驅動器單元的數量減少時，終結電阻値亦成爲 較大。 使用者可藉由使用E M R S的設定値而設定終結電阻値 爲5 0 Ω、7 5 Ω及1 5 0 Ω等三者中取其一。之後，此一終結 電阻値乃在考量第1〜第3輸出驅動器單元32、34、36之 導通電阻値狀況加以詳述之。 假設第1〜第3輸出驅動器單元3 2、3 4、3 6之各導通 電阻値爲1 5 0 Ω，且當第1〜第3輸出驅動器單元3 2、3 4 、3 6均導通時，則其等效値爲3個1 5 0 Ω電阻値之電阻器 並聯連接之電阻値。因此，終結電阻値爲5 0 Ω。又者，依 1254944 相同之計算，第1〜第3輸出驅動器單元3 2、3 4，3 6中的兩 個導通時，其等效値爲2個1 5 Ο Ω電阻値之電阻器並聯連 接之電阻値，故終結電阻値爲7 5 Ω。而第1〜第3輸出驅 動器單元3 2、3 4、3 6中僅有·一個導通時，其終結電阻値爲 1 5 Ο Ω。 第3圖爲第1圖例示之控制信號產生單元20的內部電 路圖。控制信號產生單元2 0包含第1〜第3控制信號產生 單元22、24、26，各爲對應於解碼單元10之各輸出信號 而用以產生控制信號，第1〜第3控制信號產生單元2 2、 24、26之電路構成相同，故以第1控制信號產生單元22 爲例說明。 如第3圖所示，第1控制信號產生單元2 2包括：一變 換器I 1，用以變換來自解碼單元1 0的一第1輸出信號S 0 ;一第5 PMOS電晶體PM5，具有一閘極，係供輸入來自 變換器11所輸出之輸出信號，並具有一源極-洩極路徑， 係形成於第1電源電壓VDDQ及一輸出節點之間，用以輸 出第1上牽控制信號0DT_PU<1>; —第5 NMOS電晶體 NM 5 ’具有一閘極，係供輸入來自變換器Π所輸出之輸出 信號’並具有一源極-洩極路徑，係形成於第 2電源電壓 VSSQ及輸出節點之間；一第6 PMOS電晶體PM6，具有一 閘極’係供輸入來自解碼單元1 0所輸出之第1輸出信號， 並具有一源極-洩極路徑，係形成於第1電源電壓V D D Q及 另一輸出節點之間，用以輸出第丨下拉控制信號〇DT_PD <1〉；及一第6NMOS電晶體NM6，具有一閘極，係供輸入 1254944 第1輸出信號S Ο，並具有一源極-洩極路徑，係形成於第2 電源電壓V S S Q及該另一輸出節點之間。 表1係用以表示以；ί E D E C規範所界定的E M R S値及終 結電阻値。 表1 Α6 Α2 Rtt(標稱） 0 0 ODT未有作用 0 1 75歐姆 1 0 1 50歐姆 1 1 50歐姆

如表1所示，關於：依使用者所輸入之EMRS値用以 設定半導體記憶元件之終結電阻値的各項程序，將於下文 說明之。 首先，當EMRS之Α6及Α2信號以”L”邏輯準位成爲 惰化（inactivated)時，解碼單元1 0即基於EMRS値而活化 輸出信號，亦即第1輸出信號SO、第2輸出信號S1及第3 輸出信號S2等而使之成爲”H”邏輯準位。因之，控制信號 產生單元20乃活化第1〜第3上牽控制信號ODT —PU<1 :3> 爲’’H”邏輯準位並惰化第1〜第3下拉控制信號ODT_PD <1:3>爲” L”邏輯準位。該惰化的結果，第1〜第3輸出驅動 器單元3 2、3 4、3 6等乃被切斷，使終結電阻値爲0 Ω。 又者，當EMRS之A6及A2信號分別爲” L”及”Η ”邏輯 準位時，解碼單元1 〇係活化第1及第2輸出控制信號S 0 、S1爲”L”之邏輯準位。控制信號產生單元20響應於第1 -10- 1254944 及第2輸出控制信號S 0及S 1乃活化：第1〜第3上牽控 制信號〇DT_PU<l:3> ;第1〜第3下拉控制信號ODT_PD <1 :3> ;亦即，第1〜第2上牽控制信號〇DT_PU<l :2> ;第 1〜第2下拉控制信號0DT_PD<1:2>;等中相關的上牽及 下拉控制信號。活化的結果，乃令第1及第2輸出驅動器 單元3 2、3 4導通，使終結電阻値爲7 5 Ω。 再者，當EMRS之A6及A2信號分別爲”H”及”L”邏輯 準位時，解碼單元1 〇即活化第2輸出信號S 1爲” L ”邏輯準 位。因此，控制信號產生單元20乃活化第2上牽控制信號 ODT —PU<2j第2下拉控制信號0DT_PD<2>。此一活化可 促使第2輸出驅動器單元（34)導通，因而使終結電阻値爲 1 50 Ω。 最後，當EMRS之A6及A2信號爲”H”之邏輯準位時 ，解碼單元10係活化第1〜第3輸出信號SO〜S2，則控制 信號產生單元20乃活化第1〜第3上牽控制信號ODT_PU <1 :3>及第1〜第3下拉控制信號0DT_PD<1 :3〉。故而，第 1〜第3輸出驅動器單元3 2、3 4及3 6被導通，結果，終結 電阻値即成爲5 0 Ω。 如上述可知，使用者可藉由A2及A6信號之活化與惰 化的組合而用以設定終結電阻値爲1 5 0 Ω或7 5 Ω或5 0 Ω。 同時，JEDEC規範除了界定有效終結電阻値中的錯誤 範圍外，並界定一 Rtt阻抗失配，用以表示：PMOS電晶體 之電阻値與上牽電阻器、及NMOS電晶體之另一電阻値與 下拉電阻器、等之間的失真。 -11- 1254944 但是，一群用於驅動片內終結電路中該等輸出驅動器 單元之複數個輸出節點的複數個上牽驅動器係建構成一種 型式的複數個Ρ Μ 0 S電晶體，同時，另一群用以驅動複數 個輸出驅動器單元之複數個輸出節點的複數個下拉驅動器 則係形成爲另一種一個型式的複數個Μ 0 S電晶體。因之， 當加工處理、電壓及溫度有改變時，Ρ Μ 0 S電晶體及Ν Μ 0 S 電晶體即顯現不同的特性。結果，如作擴展即難以控制終 結電阻値。 因爲Ρ Μ 0 S及Ν Μ 0 S電晶體各具有不同的物理性質， 故將嚴格要求：上牽驅動器之電阻値與上牽電阻器、及下 拉驅動器之電阻値與下拉電阻器、等之間的阻抗失配。故 而，由於無法滿足JEDEC規範，將導致半導體元件的失效 〇 【發明內容】 本發明之目的，係提供一種片內終結電路，可獲得穩 疋而有效的終結電阻並可穩疋化上牽驅動器之電阻値與一* 第1電阻器、及下拉驅動器之另一電阻値與一第2電阻器 、等間之阻抗失配而無關於加工處理、電壓及溫度等變化 者。 依本發明之一態樣’所提供之片內終結器（ODT)電路包 括：一解碼單元，用以對一擴展模式暫存器組（EMRS)之設 定値作解碼；一 ODT驅動器單元’含有複數個並聯連接於 一輸出節點的輸出驅動器單元，用以輸出一輸出信號，該 等輸出驅動器單元所賦與之電阻値均不同；及一控制信號 產生單元，用以產生複數個上牽及下拉控制信號，俾響應 -12- 1254944 解碼單元之輸出信號而導通/切斷該等複數個的輸出驅動 器單元。 依本發明之另一個態樣，係提供一種半導體記憶元件 ，包括：一解碼單元，用以對一擴展模式暫存器組（EMRS) 之設定値作解碼；一片內終結器（ODT)輸出驅動器單元，係 含有複數個輸出驅動器單元，各驅動器單元包含：一上牽 驅動器，具有不同型式的金氧半導體（MOS)並用以響應上 牽及下拉控制信號而驅動一輸出節點成爲上牽模式；及一 下拉驅動器，具有不同型式的金氧半導體（MOS)並用以響 應上牽及下拉控制信號而驅動輸出節點成爲下拉模式；以 及一控制信號產生單元，用以產生上牽及下拉控制信號， 俾可響應解碼單元的輸出信號而導通/切斷該等輸出驅動 器單元。 【實施方式】 依本發明具有片內終結電路之半導體記憶元件一實施 例將佐以附圖詳述之。 弟4圖爲依本發明半導體記憶兀件內之片內終結電路 方塊圖。 如圖所示，片內終結器（ODT)電路包括：一解碼單元 100、一控制信號產生單元200、及一 ODT輸出驅動器單元 3 0 0。解碼單元100係對一擴展模式暫存器（EMRS)之設定 値作解碼。〇 D T輸出驅動器單元3 0 0包含一第1及一第2 輸出驅動器單元3 2 0及3 40，各該輸出驅動器單元係分別 倂同一不同電阻値並聯連接於一輸出節點N2。控制信號產 -13- 1254944 生單元2 00係產生一第1與一第2上牽控制信號〇DT_PU <1:2>及一第1與一第2下拉控制信號〇dt_PD<1:2>俾可響 應於解碼單元100之第1〜第3輸出信號SO、SI、S2而導 通/切斷該等複數個的輸出驅動器單元3 2 0及3 40。 第1及第2輸出驅動器單元320、340包括：一第1與 一第2上牽驅動器322、342;及一第1與一第2下拉驅動 器324、344。較特別者，乃第1及第2上牽驅動器322、 342含有不同型式之P溝道金氧半導體（PM0S)電晶體及N 溝道金氧半導體（NM0S)電晶體並作爲響應於第1及第2上 牽控制信號〇〇丁_?11<1:2>而驅動輸出節點N2成爲上牽模 式的規則。再者，第1及第2下拉驅動器324、344含有不 同型式之PM0S電晶體及NM0S電晶體並作爲響應於第1 及第2下拉控制信號0DT —?0<1:2>而驅動輸出節點N2成 爲下拉模式的規則。 第5圖爲第4圖所例示之第1輸出驅動器單元的內部 電路圖。 如圖所示，該第1輸出驅動器單元3 2 0之第1上牽驅 動器322包括：複數個PM0S電晶體，亦即，第1〜第3 PM0S 電晶體PM7〜PM9; —上牽電阻器R1 ;及一第1 NM0S電 晶體NM7。此時，第1上牽控制信號0DT —?1；<1>係輸入至 第1〜第3PM0S電晶體PM7〜PM9的各閘極，而第1〜第 3 PM0S電晶體PM7〜PM9的各源極係連接一第1電源電壓 VDDQ。又者，上牽電阻器R3係配設在輸出節點N2及第i 〜第3 PM0S電晶體PM7〜PM9之共同連接的洩極節點。 1254944 另者，第1 Ν Μ 0 S電晶體Ν Μ 7包括：一閘極，供輸入第1 上牽控制信號0 D Τ __ P U < 1 > ; —洩極，係連接第1電源電壓 VDDQ;及一源極，係連接於第1〜第3 pM〇s電晶體ΡΜ7 〜Ρ Μ 9共同連接的洩極節點。 第1輸出驅動器單元3 2 0之第1下拉驅動器3 2 4包括 :複數個NMOS電晶體，亦即，第2〜第4 NMOS電晶體 ΝΜ8〜ΝΜ10; —下拉電阻器R4;及一第4 PMOS電晶體 Ρ Μ 1 0。此時，第1下拉控制信號〇 d T_P D < 1 >係輸入於第2 〜第4NM0S電晶體ΝΜ8〜ΝΜ10的各閘極，且第2〜第4 NMOS電晶體之各源極係連接一第2電源電壓VSSQ。又者 ，下拉電阻器R4係配設在輸出節點Ν2及第2〜第4 NMOS 電晶體共同連接的洩極節點之間。第4 Ρ Μ 0 S電晶體Ρ Μ 1 包括：一閘極’供輸入第1下拉控制信號〇 D T__P D < 1 > ; — 源極，係連接第2電源電壓；及一源極，係連接於第2〜 第4 Ν Μ 0 S電晶體Ν Μ 8〜Ν Μ 1 0共同連接的洩極節點。亦 即，各該第1上牽驅動器3 2 2及第1下拉驅動器3 2 4含有 不同型式的Μ 0 S電晶體。 同時，第1輸出驅動器單元3 2 0之導通電阻約爲7 5 Ω ，而第2輸出驅動器單元3 4 0之導通電阻約爲1 5 0 Ω。因 此，僅第1輸出驅動器單元3 4 0單獨導通時，終結電阻値 乃成爲約7 5 Ω ，僅第2輸出驅動器單元3 4 0單獨導通時， 終結電阻値爲約1 5 0 Ω，而當第1與第2驅動器3 2 0、3 4 0 均導通時，終結電阻値即成爲約5 0 Ω。 如上述，半導體記憶元件係設有使用PMO S電晶體及 1254944 NMOS電晶體兩者之第！與第2上牽驅動器3 2 2、3 42及第 1與第2下拉驅動器3 2 4、3 4 4。因之，即使是因爲加工處 理、操作電壓及溫度（P V T)等的改變使ρ Μ Ο S電晶體的驅動 速度慢於Ν Μ Ο S電晶體，但上牽驅動器或下拉驅動器之 Ν Μ Ο S電晶體仍可補足該種慢下的驅動速度。結果，終結 電阻値的改變將甚微小。再者，在上牽路徑之電阻値及下 拉路徑之電阻値兩者間並無偏差，故可令Rtt阻抗失配在 規範的Rtt阻抗失配範圍內。 因依本發明具有片內終結電路之半導體記憶元件對於 P V T的改變不具關聯，故可改善晶片的確實性並可使得晶 片尺寸縮小。 第6圖爲第4圖解碼單元的內部電路圖。 如圖所示，解碼單元1 0 0包括複數個的變換器及N A N D 閘。較特別的是，解碼單元1 0 0係包含：一第1變換器12 ，用以變換EMRS之A2信號；一第2變換器13，用以變 換第1變換器12所輸出之信號；一第3變換器14，用以變 換EMRS之A6信號；一第4變換器15，用以變換第3變 換器14所輸出之信號；一第1 NAND閘ND1，供輸入第2 及第3變換器Π、14之輸出信號；一第5變換器16，用以 變換第1 NAND閘ND1之輸出信號而輸出第1輸出信號SO ;一第2 NAND閘ND2，供輸入第1及第4變換器12、15 之輸出信號；一第6變換器17，用以變換第2 N A N D閘N D 2 之輸出信號而輸出第2輸出信號S1 ; —第3 NAND閘ND 3 ，供輸入第2及第4變換器13、15之輸出信號；及一第7 -16- 1254944 變換器18，用以變換第3 NAN D閘ND3之輸出信號而輸出 第3輸出信號S 2。 第7圖爲第4圖所示控制信號產生單元之內部電路圖 〇 如圖所示，控制信號產生單元200包括：一第1控制 信號產生單元220，當解碼單元100之第1輸出信號S0或 第3輸出信號S2被活化時，可用於活化第1上牽控制信號 ODT —PU<1>S第1下拉控制信號〇DT_PD<l> ;及一第2控 制信號產生單元240，當解碼單元100之第2輸出信號S1 或第3輸出信號S 2被活化時，可用於活化第2上牽控制信 號ODT_PU<2>及第2下拉控制信號ODT_PD<2> 〇 第1控制信號產生單元220包括：一第8變換器19， 用以變換解碼單元100之第2輸出信號S1 ; —第4 NAND 閘ND4，供輸入第8變換器19之輸入信號及第1輸出信號 S 0 ; —第9變換器11 0，用以變換解碼單元1 0 0之第3輸出 信號S2 ; —第5 NAND閘ND5，供輸入第4 NAND閘ND4 及第9變換器I 1 0之輸出信號；一第1 0變換器11 1，用以 變換第5 NAND閘ND5之輸出信號以輸出第1上牽控制信 號00丁_^11<1>;及一第11及一第12變換器112、113之變 換器鏈，用以延遲第5 NAND閘ND5之輸出信號以輸出第 1下拉控制信號〇DT_PD<l>。 第2控制信號產生單元2 4 0包括：一 N 0 R閘N R 1，供 輸入第2及第3輸出信號SI、S2; —第13變換器114，用 以變換NOR閘NR1之輸出信號；一第14變換器115，用 1254944 以變換第1 3變換器I 1 4之輸出信號而輸出第2上牽控制信 號00丁_卩1；<2>;及一第15及一第16變換器116、117之變 換器鏈，用以延遲第1 3變換器II 4之輸出信號以輸出第2 下拉控制信號〇DT_PD<2>。 以下，乃就由使用者基於EMRS設定値對半導體記憶 元件之終結電阻値的設定過程加以說明。 首先，使用者設定EMRS的一個預設値後，解碼單元 1〇〇即依據該EMRS設定値活化第1〜第3輸出信號SO〜 S2 〇 詳言之，當EMRS之A6及A2信號被活化爲”L”之邏 輯準位時，解碼單元1 0 0即把第1〜第3輸出信號S 0〜S 2 活化爲nL”之邏輯準位。而當A6及A2信號分別成爲”L”及 ’’H”之邏輯準位時，則係活化第1輸出信號。當A6及A2 信號分別爲"Η ”及"L ”之邏輯準位時，係活化第2輸出信號 S 1。再者，當Α6及Α2兩個信號均被活化時，亦活化第3 輸出信號S 2。 其次，控制信號產生單元2 0 0響應於解碼單元1 0 〇之 第1〜第3輸出信號S0〜S2而活化諸項控制信號、即第1 〜第2上牽控制信號0DT_PU<1 :2>及第1〜第2下拉控制 信號0DT_PD<1 :2>。此種活化作用的結果，乃可調整擬予 導通之輸出驅動器單元的數量以決定終結電阻値。 亦即，當解碼單元1 0 0之第1輸出信號被活化時，控 制信號產生單元2 0 0即活化第1上牽控制信號〇 D T_P U < 1 > 及第1下拉控制信號0 D T_P D < 1 >。結果，第1輸出驅動器 1254944 單元3 2 0被導通，此時，所設定的終結電阻値約爲7 5 〇。 又者，倘解碼單元1 0 0之第2輸出信號S 1被活化時’ 控制信號產生單元2 00係活化第2上牽控制信號0 D T - P U <2>及第2下拉控制信號ODT_PD<2>。結果’第2輸出驅 動器單元3 4 0被導通，且在此際’設定的終結電阻値約爲 1 50 Ω 。 最後，倘解碼單元1 〇 〇之第3輸出信號S 2被活化時， 控制信號產生單元2 0 0係活化第1及第2上牽控制信號 ODT —PU<1:2>與第1及第2下拉控制信號0DT__PD<1:2>， 結果，第1及第2輸出驅動器單元3 2 0、3 4 0均被導通，而 在此時，終結電阻値係設定成約爲5 Ο Ω。 因爲依本發明之具有片內終結電路的半導體記憶元件 係建構有使用不同型式MOS電晶體之複數個輸出驅動器 單元，故可補足發生PVT改變所致因不同型式MOS電晶 體在性質上的差異。因之，乃可減少因PVT改變所造成對 於終結電阻値的誤差變化，並可減少上牽路徑與上牽電阻 器間之電阻値、及下拉路徑與下拉電阻器間之電阻値、該 兩種電阻値間的偏差。因此，可容易的滿足jEPEC規範並 改善晶片的確實性。又者，可減少該等驅動器單元的數量 ，故亦可令晶片尺寸減小。 本申請案所含主題事項係對應於2 0 0 4年1 1月1日在 韓國專利局所申請之第KR 2004-0087875號專利申請案， 該案全篇內容可供參考。 此外’本發明已舉示若干實施例詳述如上，此道行家 -19- 1254944 自可作各種不同的修改及變更，惟此均不脫離本發明之技 術思想及發明精神，仍應均屬本發明專利保護範疇。 【圖式簡單說明】 第1圖爲先前半導體記憶元件之片內終結電路方塊圖 〇 第2圖爲第1圖之第1輸出驅動器單元的內部電路圖 〇 第3圖爲第1圖之控制信號產生單元內部電路圖。 第4圖爲依本發明一實施例之半導體記憶元件內之片 內終結電路方塊圖。 第5圖爲第4圖之第1輸出驅動器單元內部電路圖。 第6圖爲第4圖之解碼單元內部電路圖。 第7圖爲第4圖之控制信號產生單元內部電路圖。 【主要元件符號說明】 10,100 解碼單元 20,200 控制信號產生單元 30,3 0 0 ODT輸出驅動器單元

Claims (1)

1254944 十、申請專利範圍： 1 . 一種片內終結器（ODT)電路，包括： 一第1解碼裝置，用以對一擴展模式暫存器組（EMRS) 之設定値作解碼； 一 0 D T輸出驅動器單元，含有複數個並聯連接於一 輸出節點之輸出驅動器單元，用以輸出一輸出信號，該 等輸出驅動器單元並被分配以不同的電阻値；及 一控制信號產生裝置，用以產生複數個上牽及下拉 控制信號，可響應該解碼裝置之輸出信號而導通/切斷該 等複數個輸出驅動器單元。 2 ·如申請專利範圍第1項之〇DT電路，其中各該輸出驅動 器單元包括： 一下拉驅動器單元，係響應於該等下拉控制信號中 之一而可驅動該輸出節點成爲下拉模式；及 一上牽驅動器單元，係響應於該等上牽控制信號中 之一而可驅動該輸出節點成爲上牽模式。 3 .如申請專利範圍第2項之〇 D T電路，其中該上牽驅動器 及該下拉驅動器爲不同型式之P溝道金氧半導體（PMOS) 電晶體及N溝道金氧半導體（Nm〇S)電晶體。 4 .如申請專利範圍第3項之〇 D T電路，其中該上牽驅動器 包括： 第1〜第3 PMOS電晶體，各具有一閘極，可供輸入 該等上牽控制信號中的一個上牽控制信號，並各具有一 源極’係連接於一第1電源電壓； -21- 1254944 一上牽電阻器’係配設於第1〜第3 Ρ Μ 0 S電晶體之 一共同連接的洩極節點及輸出節點之間；及 β 一弟1 NMOS電晶體，具有一_極，可供輸入該等 下拉控制信號中之一下拉控制信號，並具有一洩極，係 連接於該第1電源電壓，尙具有一源極，係連接於第1 - 〜第3 Ρ Μ 0 S電晶體之一共同連接的洩極節點。 - 5 .如申請專利範圍第4項之〇 D Τ電路，其中該下拉驅動器 包括： 第2〜第4NMOS電晶體，各具有一閘極，可供輸入 Φ 該等下拉控制信號中的一個下拉控制信號，及一源極， 係連接於該第1電源電壓； 一下拉電阻器，係配設於第2〜第4 NMOS電晶體之 — 共同連接的洩極節點及輸出節點之間；及 、 一第4 PMOS電晶體，具有一閘極，可供輸入該等 上牽控制信號中的一個上牽控制信號·，一洩極，係連接 於一第2電源電壓；及一源極，係連接於第2〜第4 NMOS 電晶體之共同連接的洩極節點。 ® 6 .如申請專利範圍第5項之〇 D Τ電路，其中該控制信號產 生單元包括： 一第1控制信號產生單元，當一個第1輸出信號及 該解碼裝置之一第3輸出信號被激活時，可用以激活一 第1上牽控制信號及一第1下拉控制信號；及 一第2控制信號產生單元，當一個第2輸出信號及 該解碼裝置之一第3輸出信號被激活時，可用以激活一 -22- 1254944 第2上牽控制信號及一第2下拉控制信號。 7 ·如申請專利範圍第6項之ODT電路，其中該第1控制信 號產生卓兀包括： 一第1變換器，用以變換該第1輸出信號； 一第1 NAND閘，供輸入該第1變換器之一輸出信 號及該第1輸出信號； 一第2變換器，用以變換該第3輸出信號； 一第2 NAND閘，可供輸入該第1 NAND閘與該第 2 變換器所輸出之信號； 一第3變換器，用以變換該第2 NAND閘之一輸出 信號而可輸出該第1上牽控制信號；及 一第1變換器鏈，用以延遲該第2 NAND閘之輸出 信號以輸出該第1下拉控制信號。 8 .如申請專利範圍第7項之ODT電路，其中該第2控制信 號產生單元包括： 一第1 NOR閘，可供第2及第3輸出信號之輸入； 一第4變換器，用以變換第1 N 0 R閘之輸出信號； 一第5變換器，用以變換第4變換器之輸出信號而 可輸出第2上牽控制信號；及 一第2變換器鏈，用以延遲第4變換器之輸出信號 而可輸出第2下拉控制信號。 9 . 一種半導體記憶元件，包括： 一解碼裝置，用以對一擴展模式暫存器組（E M R S )之 設定値作解碼； - 23 - 1254944 一片內終結器（〇DT)輸出驅動器單元，含有複數個輸 出驅動器單元，各該輸出驅動器單元具有： 作成不同型式之金氧半導體（MOS)電晶體的一上牽 驅動器並用以響應一上牽及一下拉控制信號而將一輸出 節點驅動成上牽模式； 作成不同型式之金氧半導體（MOS)電晶體的一下拉 驅動器並用以響應該上牽及該下拉控制信號而將一輸出 節點驅動成下拉模式；及 一控制信號產生單元，用以產生該上牽及下拉控制 信號而可響應該解碼裝置的輸出信號以導通/切斷該等 輸出驅動器單元。 1 0 .如申請專利範圍第9項之半導體記憶元件，其中該上牽 驅動器及該下拉驅動器包含不同型式之PMOS及NMOS 電晶體。 1 1 ·如申請專利範圍第1 〇項之半導體記憶元件，其中該上牽 驅動器包含： 第1〜第3 PMOS電晶體，各該PMOS電晶體具有一 聞極，供輸入複數個上牽控制信號中的一個上牽控制信 號，並具有一源極，係連接於一第1電源電壓； 一上牽電阻器，係配設於第1〜第3 PMOS電晶體之 共同連接的洩極節點與該輸出節點之間；及 一第1 NMOS電晶體，具有一閘極，係連接於該等 下拉控制信號中的一個下拉控制信號；並具有一洩極， 係連接於該第1電源電壓；及具有一源極，係連接於第 -24- 1254944 1〜第3 Ρ Μ 0 S電晶體之共同連接的洩極節點。 1 2 .如申請專利範圍第丨1項之半導體記憶元件，其中該下拉 驅動器包括， 第2〜第4NM0S電晶體，各該NMOS電晶體具有 一閘極，供輸入該等下拉控制信號中之一個下拉控制信 號及一連接該第一電源電壓之源極； 一下拉電阻器，係配設於第2〜第4 N Μ 0 S電晶體之 共同連接的洩極節點及該輸出節點之間；及 一第4 Ρ Μ 0 S電晶體，其閘極可供輸入該等上牽控 制信號中的一個上牽信號，其洩極係連接一第2電源電 壓而其源極則連接於第2〜第4 Ν Μ 0 S電晶體之共同連 接的洩極節點。 1 3 .如申請專利範圍第丨2項之半導體記憶元件，其中該控制 信號產生裝置包括： 一第1控制信號產生單元，當該解碼裝置之一第1 輸出信號及一第3輸出信號兩者之一被激活時，可用以 激活一第1上牽控制信號及一第1下拉控制信號；及 一第2控制信號產生單元，當該解碼裝置之一第2 輸出信號及該第3輸出信號兩者之一被激活時，可用以 激活一第2上牽控制信號及一第2下拉控制信號。 1 4 .如申請專利範圍第1 3項之半導體記憶元件，其中該第1 控制信號產生單元包括： 一第1變換器，用以變換該第1輸出信號； 一第1 NAND閘，用以輸入第1變換器之一輸出信 1254944 號及該第1輸出信號； 一第2變換器用以變換該第3輸出控制信號； 一第2 NAND閘，用以輸入該第1 NAND閘及該第2 變換器之輸出信號； 一第3變換器，用以變換該第2 NAND閘之一輸出 信號而可輸出該第1上牽控制信號；及 一第1變換器鏈，用以延遲該第2 NAND閘之輸出 信號以輸出該第1下拉控制信號。 1 5 .如申請專利範圍第1 4項之半導體記憶元件，其中該第2 控制信號產生單元包括： 一第1 NOR閘，用以輸入該第2及該第3輸出信號； 一第4變換器，用以變換該第1 N0R閘之一輸出信 號， 一第5變換器，用以變換該第4變換器之輸出信號 以輸出該第2上牽控制信號；及 一第2變換器鏈，用以延遲該第4變換器之輸出信 號以輸出該第2下拉控制信號。 -26-