JPS59114947A - Ｃｍｉ−デコ−ダ - Google Patents
Ｃｍｉ−デコ−ダInfo
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- JPS59114947A JPS59114947A JP58231593A JP23159383A JPS59114947A JP S59114947 A JPS59114947 A JP S59114947A JP 58231593 A JP58231593 A JP 58231593A JP 23159383 A JP23159383 A JP 23159383A JP S59114947 A JPS59114947 A JP S59114947A
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- 239000003990 capacitor Substances 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
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- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
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- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
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- Physics & Mathematics (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Amplifiers (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は入力側に接続された差動増幅器を有し、ＣＭＩ
−コード化信号を２進信号に変換するＣＭＩ−デコーダ
に関する。
−コード化信号を２進信号に変換するＣＭＩ−デコーダ
に関する。
公知技術の説明
ドイツ連邦共和国特許公開第３０３３３５１号公報によ
って、ＣＭＩ−コードの信号を発生するコードは公知で
ある。このコードは２つのレベルを有するＮＲＺ−コー
ドであり、その場合０−倍信号半ビット幅のマイナスの
パレスと、それに継続する半ビット幅のプラスのパレス
との組合わせによって示され、また−１信号は交互に全
ピット幅の＋１信号または−１信号として現われる。こ
のようなＣＭＩ−コードはＣＣＩＴＴ勧告Ｇ７０３によ
るディジタル信号伝送のハイアラーキ構成において、１
４０Ｍｂｉｔ／ｓ−インターフェースに対して用いられ
ている。
って、ＣＭＩ−コードの信号を発生するコードは公知で
ある。このコードは２つのレベルを有するＮＲＺ−コー
ドであり、その場合０−倍信号半ビット幅のマイナスの
パレスと、それに継続する半ビット幅のプラスのパレス
との組合わせによって示され、また−１信号は交互に全
ピット幅の＋１信号または−１信号として現われる。こ
のようなＣＭＩ−コードはＣＣＩＴＴ勧告Ｇ７０３によ
るディジタル信号伝送のハイアラーキ構成において、１
４０Ｍｂｉｔ／ｓ−インターフェースに対して用いられ
ている。
ＣＭＩ−デコーダはヒューレット パッカード社の測定
装置“エラーデテクタア”ＨＰ３７６３Ａのサービスマ
ニュアルの第Ａ４−３図第２部によって公知である。公
知のＣＭＩ−デコーダは２つの入力側に設けられた差動
増幅器を有し、その場合１つの差動増幅器の出力側は直
接にゲート回路網に接続され、かつ他方の差動増幅器の
出力側は切換可能な走行時間素子を介してゲート回路網
に接続されている。公知のＣＭＩ−デコーダは５つのＯ
Ｒ／ＮＯＲ素子を用いて構成されるので高価であり、ま
た遠隔給電装置に用いた場合、大きな消費電力が重要な
問題になることがある。
装置“エラーデテクタア”ＨＰ３７６３Ａのサービスマ
ニュアルの第Ａ４−３図第２部によって公知である。公
知のＣＭＩ−デコーダは２つの入力側に設けられた差動
増幅器を有し、その場合１つの差動増幅器の出力側は直
接にゲート回路網に接続され、かつ他方の差動増幅器の
出力側は切換可能な走行時間素子を介してゲート回路網
に接続されている。公知のＣＭＩ−デコーダは５つのＯ
Ｒ／ＮＯＲ素子を用いて構成されるので高価であり、ま
た遠隔給電装置に用いた場合、大きな消費電力が重要な
問題になることがある。
発生する信号を時間的に正しく再生するために、受信さ
れたＣＭＩ−信号からクロック信号を形成する必要があ
る。これは公知のように、簡単にはできない。それは第
３図の行ＥとＢに示されているように、ＣＭＩ−信号は
ビット期間の０．５倍から１．５倍までの間のパレス幅
を有するからである。それ故ＣＭＩ−コード化信号から
簡単にろ波によって位相の正しいクロック周波数を有す
る信号を形成することは、できない。そのために公知の
装置においては、クロック信号を形成するためにＣＭＩ
−デコーダの端子に、更に５つのゲート回路素子と他の
回路素子とを有する高価な回路を接続する必要がある。
れたＣＭＩ−信号からクロック信号を形成する必要があ
る。これは公知のように、簡単にはできない。それは第
３図の行ＥとＢに示されているように、ＣＭＩ−信号は
ビット期間の０．５倍から１．５倍までの間のパレス幅
を有するからである。それ故ＣＭＩ−コード化信号から
簡単にろ波によって位相の正しいクロック周波数を有す
る信号を形成することは、できない。そのために公知の
装置においては、クロック信号を形成するためにＣＭＩ
−デコーダの端子に、更に５つのゲート回路素子と他の
回路素子とを有する高価な回路を接続する必要がある。
発明の目的
本発明の課題は、１４０Ｍｂｉｔ／ｓのビットレートで
使用可能でありかつ僅かな電力でも作動できかつ位相の
正しいクロック信号を簡単に形成できる余り費用のかか
らないＣＭＩ−デコーダを提供することである。
使用可能でありかつ僅かな電力でも作動できかつ位相の
正しいクロック信号を簡単に形成できる余り費用のかか
らないＣＭＩ−デコーダを提供することである。
発明の構成
本発明によればこの課題は、第１および第２および第３
の差動増幅器を有し、第１の差動増幅器の第１の回路段
の入力側を、第２の差動増幅器の第２の回路段の入力側
と第１の基準電圧源とに接続し、第１の差動増幅器の第
２の回路段の入力側と第２の差動増幅器の第１の回路段
の入力側とを相互に接続して入力接続端子に接続し、第
１０差動増幅器は第３の差動増幅器の第１の回路段と共
に第１のカスケード接続を形成し、かつ第２の差動増幅
器は第３の差動増幅器の第２の回路段と共に第２のカス
ケード接続を形成しており、第３の差動増幅器の第２の
回路段の入力側を、第１の基準電圧源に対してマイナス
の電位を有する第２の基準電圧源に接続し、第３０差動
増幅器の第１の回路段の入力側を、半ビット期間に相応
する遅延時間を有する走行時間素子を介して、ＣＭＩ−
コード化信号用の入力側に接続し、かつ第１および第２
の差動増幅器の個々の回路段の出力側が２進部分信号用
の出力側となるようにし、それらの出力側でそれぞれ２
つの部分信号をまとめることによって所望の２進ＲＺ−
信号な発生するようにしたことによって解決される。
の差動増幅器を有し、第１の差動増幅器の第１の回路段
の入力側を、第２の差動増幅器の第２の回路段の入力側
と第１の基準電圧源とに接続し、第１の差動増幅器の第
２の回路段の入力側と第２の差動増幅器の第１の回路段
の入力側とを相互に接続して入力接続端子に接続し、第
１０差動増幅器は第３の差動増幅器の第１の回路段と共
に第１のカスケード接続を形成し、かつ第２の差動増幅
器は第３の差動増幅器の第２の回路段と共に第２のカス
ケード接続を形成しており、第３の差動増幅器の第２の
回路段の入力側を、第１の基準電圧源に対してマイナス
の電位を有する第２の基準電圧源に接続し、第３０差動
増幅器の第１の回路段の入力側を、半ビット期間に相応
する遅延時間を有する走行時間素子を介して、ＣＭＩ−
コード化信号用の入力側に接続し、かつ第１および第２
の差動増幅器の個々の回路段の出力側が２進部分信号用
の出力側となるようにし、それらの出力側でそれぞれ２
つの部分信号をまとめることによって所望の２進ＲＺ−
信号な発生するようにしたことによって解決される。
更に本発明によれば上述の課題は、第１および第２およ
び第３の差動増幅器を有し、第１の差動増幅器の第１の
回路段の入力側を、第２の差動増幅器の第２の回路段の
入力側と第１の基準電圧源とに接続し、第１の差動増幅
器の第２の回路段の入力側と第２の差動増幅器の第１の
回路段の入力側とを相互に接続して反転されたＣＭＩ−
コード化信号用の入力接続端子に接続し、第１の差動増
幅器は第３０差動増幅器の第１の回路段と共に第１のカ
スケード接続を形成し、かつ第２の差動増幅器は第３の
差動増幅器の第２の回路段と共に第２のカスケード接続
を形成してかり、第３の差動増幅器の第２の回路段の入
力側を、第１の基準電圧源に対してマイナスの電位を有
する第２の基準電圧源に接続し、第３の差動増幅器の第
１の回路段の入力側を、半ビット期間に相応する遅延時
間を有する走行時間素子を介して、反転されたＣＭＩ−
コード化信号用の入力側Ｅ’に接続し、かつ第１及び第
２の差動増幅器の個々の回路段の出力側の１つの組が２
進部分信号用の出力側を形成するようにし、２進部分信
号をまとめることによって所望の２進ＲＺ−信号を発生
するようにしたことによって解決される。
び第３の差動増幅器を有し、第１の差動増幅器の第１の
回路段の入力側を、第２の差動増幅器の第２の回路段の
入力側と第１の基準電圧源とに接続し、第１の差動増幅
器の第２の回路段の入力側と第２の差動増幅器の第１の
回路段の入力側とを相互に接続して反転されたＣＭＩ−
コード化信号用の入力接続端子に接続し、第１の差動増
幅器は第３０差動増幅器の第１の回路段と共に第１のカ
スケード接続を形成し、かつ第２の差動増幅器は第３の
差動増幅器の第２の回路段と共に第２のカスケード接続
を形成してかり、第３の差動増幅器の第２の回路段の入
力側を、第１の基準電圧源に対してマイナスの電位を有
する第２の基準電圧源に接続し、第３の差動増幅器の第
１の回路段の入力側を、半ビット期間に相応する遅延時
間を有する走行時間素子を介して、反転されたＣＭＩ−
コード化信号用の入力側Ｅ’に接続し、かつ第１及び第
２の差動増幅器の個々の回路段の出力側の１つの組が２
進部分信号用の出力側を形成するようにし、２進部分信
号をまとめることによって所望の２進ＲＺ−信号を発生
するようにしたことによって解決される。
発明の効果
本発明によるＣＭＩ−デコーダは高価な調整動作を必要
とせずに構成されるので有利である。
とせずに構成されるので有利である。
それは走行時間素子が略半ビット期間の遅延時間に調節
されるだけであるからである。
されるだけであるからである。
実施例の説明
次に本発明を図示の実施例につき詳しく説明する。
第１図に示したＣＭＩ−デコーダは２つの入力側を有す
る差動増幅装置を有し、その場合１つの入力側に走行時
間素子τが前置接続されている。差動増幅装置はそれぞ
れ２つの回路段を有する第１．第２．および第３のエミ
ッタ結合差動増幅器を有し、その場合それぞれの回路段
は１つのｎｐｎ−トランジスタを有している。第１の差
動増幅器の第１の回路段は第１のトランジスタＴ１を有
し、このトランジスタのコレクタは第１の出力側Ａ１を
形成しかつ抵抗Ｒ１を介して基準電位に接続されており
、かつ電流Ｉａ１が流れる。第１の差動増幅器の第２の
回路段は第２のトランジスタＴ２を有し、このトランジ
スタのコレクタは第３の出力側Ａ３を形成しかつ第３の
抵抗Ｒ３を介して基準電位に接続されており、かつ電流
Ｉａ２が流れる。第２の差動増幅の第１の回路段は第３
のトランジスタＴ３を有し、このトランジスタのコレク
タは第２の出力側Ａ２を形成しかつ第２の抵抗Ｒ２を介
して基準電位に接続されており、かつ電流Ｉｂ１が流れ
る。第２の差動増幅器の第２の回路段は第４のトランジ
スタＴ４を有し、このトランジスタのコレクタは第４の
出力側Ａ４を形成しかつ第４の抵抗Ｒ４を介して基準電
位に接続されており、かつ電流Ｉｂ２が流れる。
る差動増幅装置を有し、その場合１つの入力側に走行時
間素子τが前置接続されている。差動増幅装置はそれぞ
れ２つの回路段を有する第１．第２．および第３のエミ
ッタ結合差動増幅器を有し、その場合それぞれの回路段
は１つのｎｐｎ−トランジスタを有している。第１の差
動増幅器の第１の回路段は第１のトランジスタＴ１を有
し、このトランジスタのコレクタは第１の出力側Ａ１を
形成しかつ抵抗Ｒ１を介して基準電位に接続されており
、かつ電流Ｉａ１が流れる。第１の差動増幅器の第２の
回路段は第２のトランジスタＴ２を有し、このトランジ
スタのコレクタは第３の出力側Ａ３を形成しかつ第３の
抵抗Ｒ３を介して基準電位に接続されており、かつ電流
Ｉａ２が流れる。第２の差動増幅の第１の回路段は第３
のトランジスタＴ３を有し、このトランジスタのコレク
タは第２の出力側Ａ２を形成しかつ第２の抵抗Ｒ２を介
して基準電位に接続されており、かつ電流Ｉｂ１が流れ
る。第２の差動増幅器の第２の回路段は第４のトランジ
スタＴ４を有し、このトランジスタのコレクタは第４の
出力側Ａ４を形成しかつ第４の抵抗Ｒ４を介して基準電
位に接続されており、かつ電流Ｉｂ２が流れる。
第２および第３のトランジスタＴ２，Ｔ３のベース端子
は相互に接続されており、かつＣＭＩ−コード化信号用
の入力側Ｅに接続されている。
は相互に接続されており、かつＣＭＩ−コード化信号用
の入力側Ｅに接続されている。
第１および第４のトランジスタＴ１，Ｔ４のペース端子
は相互に接続されかつ第１の基準電圧源Ｕｒ１に接続さ
れている。第１および第２のトランジスタのエミッタ端
子は相互に接続されており１、かつ第５のトランジスタ
Ｔ５のコレクタ端子に接続されている。第５のトランジ
スタは第３の差動増幅器の第１の回路段に設けられてい
る。第３および第４のトランジスタのエミッタ接続端子
もまた相互に接続されており、かつ第３の差動増幅器の
第２の回路段に設けられた第６のトランジスタＴ６のコ
レクタ端子に接続されている。第５および第６のトラン
ジスタＴ５、Ｔ６のエミッタ端子は相互に接続されてお
り、かつ電流工の電流源を介して作動電圧−Ｕｂが加わ
る接続端子に接続されている。第１の差動増幅器は第３
の差動増幅器の電流Ｉａが流れる第１の回路段と共に、
第１のカスケード接続を形成しており、また第２の差動
増幅器は、第３の差動増幅器の電流Ｉｂが流れる第２の
回路段と共に、第２のカスケード接続を形成している。
は相互に接続されかつ第１の基準電圧源Ｕｒ１に接続さ
れている。第１および第２のトランジスタのエミッタ端
子は相互に接続されており１、かつ第５のトランジスタ
Ｔ５のコレクタ端子に接続されている。第５のトランジ
スタは第３の差動増幅器の第１の回路段に設けられてい
る。第３および第４のトランジスタのエミッタ接続端子
もまた相互に接続されており、かつ第３の差動増幅器の
第２の回路段に設けられた第６のトランジスタＴ６のコ
レクタ端子に接続されている。第５および第６のトラン
ジスタＴ５、Ｔ６のエミッタ端子は相互に接続されてお
り、かつ電流工の電流源を介して作動電圧−Ｕｂが加わ
る接続端子に接続されている。第１の差動増幅器は第３
の差動増幅器の電流Ｉａが流れる第１の回路段と共に、
第１のカスケード接続を形成しており、また第２の差動
増幅器は、第３の差動増幅器の電流Ｉｂが流れる第２の
回路段と共に、第２のカスケード接続を形成している。
第６のトランジスタＴ６０ベース端子は第２の基準電圧
源Ｕｒ２に接続されており、また第５のトランジスタＴ
５のベース端子は接続点Ｂで走行時間素子τの出力側に
接続されている。
源Ｕｒ２に接続されており、また第５のトランジスタＴ
５のベース端子は接続点Ｂで走行時間素子τの出力側に
接続されている。
この走行時間素子は入力信号を半ビットの期間に相応す
る量だけ遅延させるように作用する。
る量だけ遅延させるように作用する。
走行時間素子τの入力端子は、第１の場合ＣＭＩ−コー
ド化信号用の入力側Ｅに接続し、かつ第２の場合は反転
されたＣＭＩ−コード化信号用の入力端子Ｅ′に接続す
ることができる。第１の場合には第３および第４の出力
側Ａ３．Ａ４に２進の部分信号が形成される。これらの
部分信号がまとめられて所望の２進ＲＺ−信号が生ずる
。
ド化信号用の入力側Ｅに接続し、かつ第２の場合は反転
されたＣＭＩ−コード化信号用の入力端子Ｅ′に接続す
ることができる。第１の場合には第３および第４の出力
側Ａ３．Ａ４に２進の部分信号が形成される。これらの
部分信号がまとめられて所望の２進ＲＺ−信号が生ずる
。
第３図にはこのような場合のパルス線図が示されている
。最も上の行にあるｌｏｇ．Ｐには行Ｅの入力信号に対
する論理レベルが示されている。
。最も上の行にあるｌｏｇ．Ｐには行Ｅの入力信号に対
する論理レベルが示されている。
行ＥはＣＭＩ−コード化信号であることがわかる。
それは０−信号が２つのパルスによって示されており、
１−信号は交番して全ビット幅に亘るパルスで与えられ
ているからである。
１−信号は交番して全ビット幅に亘るパルスで与えられ
ているからである。
行Ｂには、行Ｅの信号に対して半ビットの期間だけ遅延
した走行時間素子の出力側の信号が示されている。行Ｉ
ａと行Ｉｂはそれぞれ第３の差動増幅器の第１の回路段
および第２の回路段を流れる電流を示し、この電流は公
知のように相互に反転されている。
した走行時間素子の出力側の信号が示されている。行Ｉ
ａと行Ｉｂはそれぞれ第３の差動増幅器の第１の回路段
および第２の回路段を流れる電流を示し、この電流は公
知のように相互に反転されている。
Ｉａを形成する第１の差動増幅器の第１の回路段の電流
Ｉａ１は半ビットの幅のパルスだけを含むので、この電
流または抵抗Ｒ１に生ずる電圧から振動回路を用いて適
切な位相のクロック信号をろ波して取出すことができる
。
Ｉａ１は半ビットの幅のパルスだけを含むので、この電
流または抵抗Ｒ１に生ずる電圧から振動回路を用いて適
切な位相のクロック信号をろ波して取出すことができる
。
Ｉｂ１は第２の差動増幅器の第１の回路段を流れる電流
を示すが、本発明の場合これは用いられない。第１およ
び第２の差動増幅器の第２の回路段の電流Ｉａ２とＩｂ
２では、もとのＣＭＩ−コード化信号に含まれる論理１
のパルスがパルスとして生じ、その場合もとのプラスの
論理１−パルスは電流Ｉａ２に含まれ、かつもとのマイ
ナスの論理１−パルスは電流Ｉｂ２に含まれている。
を示すが、本発明の場合これは用いられない。第１およ
び第２の差動増幅器の第２の回路段の電流Ｉａ２とＩｂ
２では、もとのＣＭＩ−コード化信号に含まれる論理１
のパルスがパルスとして生じ、その場合もとのプラスの
論理１−パルスは電流Ｉａ２に含まれ、かつもとのマイ
ナスの論理１−パルスは電流Ｉｂ２に含まれている。
２進の部分信号が形成される対応する両出力端子Ａ３と
Ａ４を接続することによって、両方の回路段の論理１−
パルスを有する２進のＲＺ−信号が生ずる。例えばこの
信号を、後置接続されたＤ形フリップフロップ回路で、
第１のクロック信号（クロック１）を時間的にずらすこ
とによって求められた第２のクロック信号（クロック２
）を用いて、半ビット幅のパルスの中央部で読出すと、
最下行に示した２進のＮＲＺ−信号が生ずる。そしてこ
のＮＲＺ−信号はもとの信号の振幅を時間的に再生して
いる。
Ａ４を接続することによって、両方の回路段の論理１−
パルスを有する２進のＲＺ−信号が生ずる。例えばこの
信号を、後置接続されたＤ形フリップフロップ回路で、
第１のクロック信号（クロック１）を時間的にずらすこ
とによって求められた第２のクロック信号（クロック２
）を用いて、半ビット幅のパルスの中央部で読出すと、
最下行に示した２進のＮＲＺ−信号が生ずる。そしてこ
のＮＲＺ−信号はもとの信号の振幅を時間的に再生して
いる。
第２の場合には走行時間素子または遅延素子τの入力側
は反転されたＣＭＩ−コード化信号用の入力側Ｅ′に接
続されている。この場合は第４図の波形図を用いて説明
する。第４図に論理レベルｌｏｇ．Ｐ．を有する入力信
号Ｅと接続点Ｂに生ずる信号とが示されている。第３の
差動増幅器の両回路段の電流ＩａとＩｂはここでも相互
に反転されており、またこの場合図かられかるように第
１の差動増幅器の第１の回路段の電流Ｉａ１にはクロッ
ク情報が含まれていない。この場合クロック情報は、第
１および第２の差動増幅器の第２の回路段の電流Ｉａ２
とＩｂ２とに含まれており、その場合クロック情報は第
２の差動増幅器の第２の回路段に適切な位相で生ずる。
は反転されたＣＭＩ−コード化信号用の入力側Ｅ′に接
続されている。この場合は第４図の波形図を用いて説明
する。第４図に論理レベルｌｏｇ．Ｐ．を有する入力信
号Ｅと接続点Ｂに生ずる信号とが示されている。第３の
差動増幅器の両回路段の電流ＩａとＩｂはここでも相互
に反転されており、またこの場合図かられかるように第
１の差動増幅器の第１の回路段の電流Ｉａ１にはクロッ
ク情報が含まれていない。この場合クロック情報は、第
１および第２の差動増幅器の第２の回路段の電流Ｉａ２
とＩｂ２とに含まれており、その場合クロック情報は第
２の差動増幅器の第２の回路段に適切な位相で生ずる。
電流Ｉａ１とＩｂ１はもとのＣＭＩ−コード化入力信号
に含まれる論理１−パルスを再生し、両室流を組合わせ
ることによって、２進のＲＺ−信号が生ずる。２進ＲＺ
−信号は第２のクロック信号に相応して時間的にずれた
第１のクロック信号を用いて続出され、２進ＮＲＺ−信
号が生ずる。
に含まれる論理１−パルスを再生し、両室流を組合わせ
ることによって、２進のＲＺ−信号が生ずる。２進ＲＺ
−信号は第２のクロック信号に相応して時間的にずれた
第１のクロック信号を用いて続出され、２進ＮＲＺ−信
号が生ずる。
前述の第１の場合の第１図（第３図）に示す入力側Ｅに
走行時間素子τを接続して、第２図に示したデコーダが
接続されている。端子Ａ２の出力信号は余り重要でない
ので、第３のトランジスタＴ３のコレクタ端子は直接に
基準電位に接続されている。第１の抵抗Ｒ１に生ずるク
ロック情報はクロックを取出す装置ＴＡに供給される。
走行時間素子τを接続して、第２図に示したデコーダが
接続されている。端子Ａ２の出力信号は余り重要でない
ので、第３のトランジスタＴ３のコレクタ端子は直接に
基準電位に接続されている。第１の抵抗Ｒ１に生ずるク
ロック情報はクロックを取出す装置ＴＡに供給される。
装置ＴＡはクロック周波数に同期する振動回路を有する
緩衝増幅器と移相器と増幅器とを有する。第２および第
４のトランジスタＴ２とＴ４のコレクタ端子に第１およ
び第２のＤ形フリップフロップ回路ＤＦ１、ＤＦ２のＤ
−入力側が接続されており、これらのフリップフロップ
回路のクロック入力側はクロックを取出す装置ＴＡの出
力側に接続されている。これらのＤ形フリップフロップ
回路によって、クロック信号（クロック２）を用いて２
進ＲＺ−信号が時間的に再生されてから、２進ＮＲＺ−
信号が発生される。両方のＤ形フリツプフロツゾ回路の
反転出力側Ｑは相互に接続され、かつ２進出力信号用の
出力側ＢＡの接続されている。
緩衝増幅器と移相器と増幅器とを有する。第２および第
４のトランジスタＴ２とＴ４のコレクタ端子に第１およ
び第２のＤ形フリップフロップ回路ＤＦ１、ＤＦ２のＤ
−入力側が接続されており、これらのフリップフロップ
回路のクロック入力側はクロックを取出す装置ＴＡの出
力側に接続されている。これらのＤ形フリップフロップ
回路によって、クロック信号（クロック２）を用いて２
進ＲＺ−信号が時間的に再生されてから、２進ＮＲＺ−
信号が発生される。両方のＤ形フリツプフロツゾ回路の
反転出力側Ｑは相互に接続され、かつ２進出力信号用の
出力側ＢＡの接続されている。
付加的に第２図のデコーダはコード規則違反検査器ＶＭ
を有する。前の実施例ですでに述べたように、電流Ｉａ
２とＩｂ２に、もとのＣＭＩ−コード化信号に含まれる
論理１−パルスが別個に、もとの極性にしたがって、含
まれている。ＣＭＩ−コードにおいては、常にプラスの
論理１−パルスにマイナスの論理１−パルスが続くので
、電流Ｉａ２に含まれるパルスに相応して、電流Ｉｂ２
に含まれるパルスが現われ、かつその後にまた電流Ｉａ
２に含まれるパルスが現われる。
を有する。前の実施例ですでに述べたように、電流Ｉａ
２とＩｂ２に、もとのＣＭＩ−コード化信号に含まれる
論理１−パルスが別個に、もとの極性にしたがって、含
まれている。ＣＭＩ−コードにおいては、常にプラスの
論理１−パルスにマイナスの論理１−パルスが続くので
、電流Ｉａ２に含まれるパルスに相応して、電流Ｉｂ２
に含まれるパルスが現われ、かつその後にまた電流Ｉａ
２に含まれるパルスが現われる。
両方のＤ形フリップ７０ツブ回路で、もとのプラスまた
はマイナスの論理１−パルスに応じてパルスを別個に時
間的に再生した場合、これらのＤ形フリツプフロツゾ回
路の出力側に、相応するコード規則を監視するパルスが
生ずる。
はマイナスの論理１−パルスに応じてパルスを別個に時
間的に再生した場合、これらのＤ形フリツプフロツゾ回
路の出力側に、相応するコード規則を監視するパルスが
生ずる。
両方のＤ形フリップフロップ回路のＱ−出力側はそのた
めにコード規則違反検査器ＶＭの信号入力側に接続され
ており、コード規則違反検査器ＶＭは公知のＡＭＩ−コ
ード用のコード規則違反検査器相応して、電流Ｉａ２ま
たはＩｂ２のパルスの変化を監視し、かつコード規則に
違反している場合には、更に監視または警報のために、
相応する出力信号を出力側ＭＡに供給する。
めにコード規則違反検査器ＶＭの信号入力側に接続され
ており、コード規則違反検査器ＶＭは公知のＡＭＩ−コ
ード用のコード規則違反検査器相応して、電流Ｉａ２ま
たはＩｂ２のパルスの変化を監視し、かつコード規則に
違反している場合には、更に監視または警報のために、
相応する出力信号を出力側ＭＡに供給する。
第５図は第１図のデコーダの実施例を、付加装置をも設
けて詳しく示す。そしてこの場合走行時間素子τの入力
側がＣＭＩ−コード化信号用の入力側Ｅに接続されてい
る場合を示す。トランジスタＴ１〜Ｔ６は第１の集積回
路ＩＣ１として構成されており、この集積回路の入力側
ＡまたはＢは第１または第２の結合コンデンサＣＩ，Ｃ
２を介して走行時間素子τの入力側Ｅまたは出力側に接
続されている。その場合入力側Ａに第１の差動増幅器の
第２の回路段の入力側と第２の差動増幅器の第１の回路
段の入力側とが接続されており、また入力側Ｂには、第
３の差動増幅器の第１の回路段の入力側が接続されてい
る。第１の差動増幅器の第２の回路段の入力側と第２の
差動増幅器の第１の回路段の入力側とは直流的に第５の
抵抗Ｒ５を介して第１の基準電圧源Ｕｒ１に接続されて
たり、また第１の差動増幅器の第１の回路段の入力側は
第７の抵抗Ｒ７を介して、第１の基準電圧源Ｕｒ１に接
続されているので、信号が加わらない場合すべての回路
段は同じバイアス電圧を有する。基準電位と、第２の差
動増幅器の第２の回路段の入力側との間に挿入接続され
たコンデンサＣ３は、抵抗Ｒ７を交流的に短絡するため
に用いられる。第３の差動増幅器の第１の回路段は直流
的に、抵抗Ｒ６を介して第２の基準電圧源Ｕｒ２に接続
されており、かつ第３の差動増幅器の第２の回路段は抵
抗Ｒ８を介して第２の基準電圧源Ｕｒ２に接続されてお
り、また第３０差動増幅器の第２の回路段の入力側と基
準電位との間にブロックコンデンサＣ４が設けられてい
る。それ故信号が加わらない場合、第３の差動増幅器の
両方の回路段の入力側は同じ電位を有する。３つの差動
増幅器はカスケード接続されており第２の基準電圧源Ｕ
ｒ２の電位は第１の基準電圧源Ｕｒ１の電位よりマイナ
スの値を有する。
けて詳しく示す。そしてこの場合走行時間素子τの入力
側がＣＭＩ−コード化信号用の入力側Ｅに接続されてい
る場合を示す。トランジスタＴ１〜Ｔ６は第１の集積回
路ＩＣ１として構成されており、この集積回路の入力側
ＡまたはＢは第１または第２の結合コンデンサＣＩ，Ｃ
２を介して走行時間素子τの入力側Ｅまたは出力側に接
続されている。その場合入力側Ａに第１の差動増幅器の
第２の回路段の入力側と第２の差動増幅器の第１の回路
段の入力側とが接続されており、また入力側Ｂには、第
３の差動増幅器の第１の回路段の入力側が接続されてい
る。第１の差動増幅器の第２の回路段の入力側と第２の
差動増幅器の第１の回路段の入力側とは直流的に第５の
抵抗Ｒ５を介して第１の基準電圧源Ｕｒ１に接続されて
たり、また第１の差動増幅器の第１の回路段の入力側は
第７の抵抗Ｒ７を介して、第１の基準電圧源Ｕｒ１に接
続されているので、信号が加わらない場合すべての回路
段は同じバイアス電圧を有する。基準電位と、第２の差
動増幅器の第２の回路段の入力側との間に挿入接続され
たコンデンサＣ３は、抵抗Ｒ７を交流的に短絡するため
に用いられる。第３の差動増幅器の第１の回路段は直流
的に、抵抗Ｒ６を介して第２の基準電圧源Ｕｒ２に接続
されており、かつ第３の差動増幅器の第２の回路段は抵
抗Ｒ８を介して第２の基準電圧源Ｕｒ２に接続されてお
り、また第３０差動増幅器の第２の回路段の入力側と基
準電位との間にブロックコンデンサＣ４が設けられてい
る。それ故信号が加わらない場合、第３の差動増幅器の
両方の回路段の入力側は同じ電位を有する。３つの差動
増幅器はカスケード接続されており第２の基準電圧源Ｕ
ｒ２の電位は第１の基準電圧源Ｕｒ１の電位よりマイナ
スの値を有する。
集積回路ＩＣ１に設けられた差動増幅装置の電流源とし
て、第２の集積回路ＩＣ２が用いられる。
て、第２の集積回路ＩＣ２が用いられる。
この集積回路は公知のようにカレントミラー回路として
構成されており、かつ作動電圧源−Ｕｂに接続されてい
る。第１の差動増幅器の第２の回路段の出力端子と第２
の差動増幅器の第２の回路段の出力端子とは相互に接続
され、かつ抵抗Ｒ３，４を介して基□準電位に接続され
ており、またこれらの出力端子即ちコレクタ端子は第７
いる。この第７のトランジスタのコレクタ端子は基準電
位に接続されており、またエミッタ端子は、出力端子Ｄ
Ａに接続され、また抵抗Ｒ９を介して作動電圧−Ｕｂに
接続されている。トランジスタＴ７はエミッタホロワと
して接続されている。このトランジスタは、２進の部分
信号または２進のＲＺ−信号を時間的に再生するために
、図示されていない後続のＤ形フリップフロップ回路と
の電位の調整を行うために用いられる。第１の差動増幅
器の第１の回路段の出力側Ａ１は、第１の抵抗Ｒ１を介
して基準電位に接続されており、またＲＣ−素子ＲＣを
介して、ベース接地形で作動する第８のトランジスタＴ
８に接続されている。このトランジスタのコレクタ端子
は結合コンデンサＣ５を介してクロック信号用の端子Ｔ
Ｓに接続されており、また並列抵抗ＲＳによって減衰さ
れる並列振動回路を介して基準電位に接続されている。
構成されており、かつ作動電圧源−Ｕｂに接続されてい
る。第１の差動増幅器の第２の回路段の出力端子と第２
の差動増幅器の第２の回路段の出力端子とは相互に接続
され、かつ抵抗Ｒ３，４を介して基□準電位に接続され
ており、またこれらの出力端子即ちコレクタ端子は第７
いる。この第７のトランジスタのコレクタ端子は基準電
位に接続されており、またエミッタ端子は、出力端子Ｄ
Ａに接続され、また抵抗Ｒ９を介して作動電圧−Ｕｂに
接続されている。トランジスタＴ７はエミッタホロワと
して接続されている。このトランジスタは、２進の部分
信号または２進のＲＺ−信号を時間的に再生するために
、図示されていない後続のＤ形フリップフロップ回路と
の電位の調整を行うために用いられる。第１の差動増幅
器の第１の回路段の出力側Ａ１は、第１の抵抗Ｒ１を介
して基準電位に接続されており、またＲＣ−素子ＲＣを
介して、ベース接地形で作動する第８のトランジスタＴ
８に接続されている。このトランジスタのコレクタ端子
は結合コンデンサＣ５を介してクロック信号用の端子Ｔ
Ｓに接続されており、また並列抵抗ＲＳによって減衰さ
れる並列振動回路を介して基準電位に接続されている。
容量ＣｓとインダクタンスＬＳとから成る並列振動回路
はＣＭＩ−コード化信号または２通信号のクロック周波
数に同調している。トランジスタＴ８を有する増幅段は
第２図のクロックを取出す装置ＴＡに含まれている。
はＣＭＩ−コード化信号または２通信号のクロック周波
数に同調している。トランジスタＴ８を有する増幅段は
第２図のクロックを取出す装置ＴＡに含まれている。
第１図は本発明によるデコーダの原理を示す回路略図、
第２図は本発明による時間的に再生される２通信号を発
生するデコーダの原理を示す回路線図、第３図および第
４図は第１図のデコーダの動作を説明するための波形図
、第５図は本発明によるデコーダの１つの実施例を詳し
く示す回路図である。 τ・・・走行時間素子、ＴＡ・・・クロックを取出す装
置、ＶＭ・・・コード規則違反検査器、ＩＣ１、ＩＣ２
・・・集積回路 復代理人 弁理士 矢野敏雄
第２図は本発明による時間的に再生される２通信号を発
生するデコーダの原理を示す回路線図、第３図および第
４図は第１図のデコーダの動作を説明するための波形図
、第５図は本発明によるデコーダの１つの実施例を詳し
く示す回路図である。 τ・・・走行時間素子、ＴＡ・・・クロックを取出す装
置、ＶＭ・・・コード規則違反検査器、ＩＣ１、ＩＣ２
・・・集積回路 復代理人 弁理士 矢野敏雄
Claims (1)
- 【特許請求の範囲】 １、入力側に接続された差動増幅器を有し、ＣＭＩ−コ
ード化信号を２進信号に変換するＣＭＩ−デコーダにお
いて、第１および第２および第３の差動増幅器（Ｔ１，
Ｔ２；Ｔ３，Ｔ４；Ｔ５，Ｔ６）を有し、第１の差動増
幅器の第１の回路段（Ｔ１）の入力側を、第２の差動増
幅器の第２の回路段（Ｔ４）の入力側と第１の基準電圧
源（Ｕｒ１）とに接続し、第１の差動増幅器の第２の回
路段（Ｔ２）の入力側と第２の差動増幅器の第１の回路
段（Ｔ３）の入力側とを相互に接続して入力接続端子（
Ｅ）に接続し、第１の差動増幅器は第３０差動増幅器の
第１の回路段（Ｔ５）と共に第１のカスケード接続を形
成し、かつ第２の差動増幅器は第、３の差動増幅器の第
２の回路段（Ｔ６）と共に第２のカスケード接続を形成
しており、第３の差動増幅器の第２の回路段の入力側を
、前記第１の基準電圧源に対してマイナスの電位を有す
る第２の基準電圧源（Ｕｒ２）に接続し、第３の差動増
幅器の第１の回路段の入力側を、半ピット期間に相応す
る遅延時間を有する走行時間素子（τ）を介して、ＣＭ
Ｉ−コード化信号用の入力側Ｅに接続し、かつ第１およ
び第２の差動増幅器の個々の回路段の出力側（Ａ１〜Ａ
４）の１つの組（Ａ３，Ａ４）が２進部分信号用の出力
側を形成するようにし、前記２進部分信号をまとめるこ
とによって所望の２進ＲＺ−信号を発生するようにした
ことを特徴とするＣＭＩ−デコーダ。 ２、入力側に接続された差動増幅器を有し、ＣＭＩ−コ
ード化信号を２進信号に変換するＣＭＩ−デコーダにお
いて、第１および第２および第３の差動増幅器（Ｔ１，
Ｔ２；Ｔ３，Ｔ４；Ｔ５，Ｔ６）を有し、第１の差動増
幅器の第１の回路段（Ｔ１）の入力側を、第２の差動増
幅器の第２の回路段（Ｔ４）の入力側と第１の基準電圧
源（Ｕｒ１）とに接続し、第１の差動増幅器の第２の回
路段（Ｔ２）の入力側と第２の差動増幅器の第１の回路
段（Ｔ３）の入力側とを相互に接続して反転されたＣＭ
Ｉ−コード化信号用の入力接続端子（Ｅ’）に接続し、
第１の差動増幅器は第３の差動増幅器の第１の回路段（
Ｔ５）と共に第１のカスケード接続を形成し、かつ第２
の差動増幅器は第３の差動増幅器の第２の回路段（Ｔ６
）と共に第２のカスケード接続を形成しており、第３の
差動増幅器の第２の回路段の入力側を、前記第１の基準
電圧源に対してマイナスの電位を有する第２の基準電圧
源（Ｕｒ２）に接続し、第３の差動増幅器の第１の回路
段の入力側を、半ビット期間に相応する遅延時間を有す
る走行時間素子（τ）を介して、反転されたＣＭＩ−コ
ード化信号用の入力側Ｅ′に接続し、かつ第１および第
２０差動増幅器の個々の回路段の出力側（Ａ１〜Ａ４）
の１つの組（Ａ１、Ａ２）が２進部分信号用の出力側を
形成するようにし、前記２進部分信号をまとめることに
よって所望の２進ＲＺ−信号を発生するようにしたこと
を特徴とするＣＭＩ−デコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE32458452 | 1982-12-10 | ||
| DE19823245845 DE3245845A1 (de) | 1982-12-10 | 1982-12-10 | Cmi-decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114947A true JPS59114947A (ja) | 1984-07-03 |
| JPH0470819B2 JPH0470819B2 (ja) | 1992-11-12 |
Family
ID=6180386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231593A Granted JPS59114947A (ja) | 1982-12-10 | 1983-12-09 | Ｃｍｉ−デコ−ダ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4556868A (ja) |
| EP (1) | EP0111309B1 (ja) |
| JP (1) | JPS59114947A (ja) |
| AT (1) | ATE42879T1 (ja) |
| DE (2) | DE3245845A1 (ja) |
| NO (1) | NO164509C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114637A (ja) * | 1984-11-06 | 1986-06-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｃｍｉ‐コード変換器監視用回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2598050B1 (fr) * | 1986-04-28 | 1992-10-23 | Telecommunications Sa | Dispositif de decodage pour code cmi |
| US4860009A (en) * | 1988-02-12 | 1989-08-22 | Paradyne Corporation | Bidirectional multiframe converter for data communications systems |
| US4951050A (en) * | 1988-11-08 | 1990-08-21 | Tandem Computers Incorporated | 2:1 Voltage matrix encoded I/O transmission system |
| KR920005364B1 (ko) * | 1989-12-12 | 1992-07-02 | 한국전기통신공사 | Nrz/cmi(ii) 부호 변환장치 |
| US5113187A (en) * | 1991-03-25 | 1992-05-12 | Nec America, Inc. | CMI encoder circuit |
| US5505687A (en) * | 1992-05-14 | 1996-04-09 | The United States Of America As Represented By The Department Of Health And Human Services | Device for measuring incident light in a body cavity |
| US6028540A (en) * | 1997-07-23 | 2000-02-22 | Tut Systems, Inc. | Encoding/detection method for digital data |
| US5942995A (en) * | 1997-12-30 | 1999-08-24 | Intel Corporation | Return-to-zero receiver |
| US7912143B1 (en) | 1998-12-23 | 2011-03-22 | And Yet, Inc. | Biphase multiple level communications |
| US6473252B1 (en) | 1998-12-23 | 2002-10-29 | And Yet, Inc. | Biphasic multiple level storage method |
| US8000412B1 (en) * | 2006-06-01 | 2011-08-16 | Netlogic Microsystems, Inc. | Low power serial link |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3627907A (en) * | 1968-11-15 | 1971-12-14 | Hasler Ag | Binary pulse train transmission systems |
| JPS5342546A (en) * | 1976-09-30 | 1978-04-18 | Oki Electric Ind Co Ltd | Cmi coder and decoder circuit |
| JPS5597639A (en) * | 1979-01-18 | 1980-07-25 | Nec Corp | Data selection circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1489177A (en) * | 1973-10-16 | 1977-10-19 | Gen Electric Co Ltd | Digital data signalling systems and apparatus therefor |
| FR2276744A1 (fr) * | 1974-06-28 | 1976-01-23 | Cit Alcatel | Procede et dispositif de telesurveillance et telelocalisation de repeteurs-regenerateurs d'impulsions |
| US3967061A (en) * | 1975-03-05 | 1976-06-29 | Ncr Corporation | Method and apparatus for recovering data and clock information in a self-clocking data stream |
| DE2525533C2 (de) * | 1975-06-07 | 1985-12-05 | Vdo Adolf Schindling Ag, 6000 Frankfurt | Einrichtung zum Decodieren eines Code |
| FR2432246A1 (fr) * | 1978-07-26 | 1980-02-22 | Cit Alcatel | Procede et circuit de decodage d'un signal binaire code en cmi |
| DE3031579C2 (de) * | 1980-08-21 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | CMI-Codierer |
| JPS5745763A (en) * | 1980-09-01 | 1982-03-15 | Fujitsu Ltd | Cmi decoding circuit |
| DE3033351A1 (de) * | 1980-09-04 | 1982-04-15 | Siemens AG, 1000 Berlin und 8000 München | Cmi-codierer |
| FR2495408A1 (fr) * | 1980-11-28 | 1982-06-04 | Lignes Telegraph Telephon | Dispositif de decodage d'une information numerique exprimee selon un code a inversion de marque |
| EP0063886B1 (en) * | 1981-04-27 | 1985-12-18 | Sumitomo Electric Industries Limited | A method of and a system for pulse communication |
-
1982
- 1982-12-10 DE DE19823245845 patent/DE3245845A1/de not_active Withdrawn
-
1983
- 1983-11-25 US US06/555,309 patent/US4556868A/en not_active Expired - Fee Related
- 1983-11-25 NO NO834329A patent/NO164509C/no unknown
- 1983-12-07 DE DE8383112317T patent/DE3379825D1/de not_active Expired
- 1983-12-07 AT AT83112317T patent/ATE42879T1/de not_active IP Right Cessation
- 1983-12-07 EP EP83112317A patent/EP0111309B1/de not_active Expired
- 1983-12-09 JP JP58231593A patent/JPS59114947A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3627907A (en) * | 1968-11-15 | 1971-12-14 | Hasler Ag | Binary pulse train transmission systems |
| JPS5342546A (en) * | 1976-09-30 | 1978-04-18 | Oki Electric Ind Co Ltd | Cmi coder and decoder circuit |
| JPS5597639A (en) * | 1979-01-18 | 1980-07-25 | Nec Corp | Data selection circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114637A (ja) * | 1984-11-06 | 1986-06-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｃｍｉ‐コード変換器監視用回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0111309B1 (de) | 1989-05-03 |
| DE3245845A1 (de) | 1984-06-14 |
| EP0111309A3 (en) | 1987-05-06 |
| NO164509C (no) | 1990-10-10 |
| ATE42879T1 (de) | 1989-05-15 |
| US4556868A (en) | 1985-12-03 |
| EP0111309A2 (de) | 1984-06-20 |
| JPH0470819B2 (ja) | 1992-11-12 |
| DE3379825D1 (en) | 1989-06-08 |
| NO834329L (no) | 1984-06-12 |
| NO164509B (no) | 1990-07-02 |
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