KR900004624B1 - 디지탈 오디오 테이프 레코더의 디지탈출력 동기신호 발생회로 - Google Patents

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내용 없음.

Description

디지탈 오디오 테이프 레코더의 디지탈출력 동기신호 발생회로

제1도는 디지탈 오디오 테이프 레코더의 디지탈출력의 서브프레임 및 프레임 포맷 구성도.

제2도는 디지탈 데이터의 Bi-Phase변조 파형도.

제3도는 디지탈 오디오 테이프 레코더의 디지탈출력의 각 채널 동기신호 파형도.

제4도는 본발명에 동기신호 발생회로.

제5도는 제4도의 채널 선택신호 발생부의 동작파형도.

제6도는 제4도의 라스트데이터상태 검출부의 동작파형도.

제7도는 선택된 동기신호의 쉬프트 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 채널선택신호 발생부 200 : 라스트 데이터상태 검출부

300 : 채널동기신호 선택부 400 : 동기신호 쉬프트출력부

500 : 동기신호 발전선택부

본 발명은 디지탈 오디오 테이프 레코더(Digital Audio Tape Recorder : 이하 DAT-R이라 함)의 채널 동기신호 발생회로에 관한 것으로, 특히 DAT-R과 DAT-R간의 디지탈 데이터 전송시 디지탈 데이터의 서브프레임 및 블럭의 동기신호를 발생시키는 회로에 관한 것이다.

통상적으로 디지탈 송수신으로는 위성통신, PCM방송, PCM프로세서, 컴퓨터의 데이터저장 및 재생시 마이크로프로세서간의 데이터송수신등이 있으며, 상기와 같은 데이터전송에 있어서는 동기신호를 붙여서 전송을 하고 있다.

즉, 데이터의 편집단위 비트 또는 편집단위의 시작부분에 동기신호를 붙여주어서 수신측에서 데이터의 수신편집이 송신측과 동일하도록 하는 기준이 되게한다.

상기와 같이 붙여주는 동기신호는 데이터중의 어떤 형태의 데이터와도 중복되는 형태가 없도록하여 데이터를 동기신호로 잘못감지하는 일이 없도록 하고 있다.

이와같이 동기신호를 부여하여 이용하는 기술은 이미 많은 기술분야에서 활용되고 있으며, 데이터의 상태에 따라 채택된 동기신호의 형태는 각각의 데이터 송수신방식에 의해 실현성이 우수한 동기 생성방식이 채용됨으로써 모두가 다른 형태들로 되어있다.

현재 아나로그 음성신호를 디지탈 신호처리하여 기록/재생 하는 DAT-R의 디지탈 데이터 출력은 재생시 디지탈/아나로그 변환기를 거치기전 디지탈 오디오 데이터를 또다른 DAT-R로 전송하여 디지탈 데이터를 그대로 기록하므로써 원음의 복재가 가능하도록 설계되어 있다.

이때 상기의 DAT-R에서 출력되어지는 디지탈 오디오 데이터의 출력형태는 샘플링 주파수(Sampling Frequency)의 하나의 펄스구간에 64비트 단위정보로 변조된 32비트의 데이터를 하나의 서브-프레임(SUB-Frame : SUB-FRA)로하여 연속적으로 전송되어야 하는데 DAT인터페이스 포맷 구성도는 제1도(a)와 같다.

상기와 같이 총 32비트로 되어진 서브-프레임(SUB-FRA)중 0-3비트의 구간은 오디오 데이터가 L-CH(Left Channel), R-CH(Right Channel)의 데이터 또는 총192프레임의 스타트 블럭을 나타내는 동기프리앰블(Sync'Preamble)이며, 4비트-11비트의 구간은 2진코드 데이터인 서브코드(SUB-Code)이고, 12비트-27비트의 구간은 실질적인 오디오 데이터 영역이다.

또한 28비트의 영역은 유효플래그, 29비트는 유저데이터, 30비트는 채널상태의 정보, 마지막인 31비트는 패리티 비트로서 구간4-31까지의 논리 "1"인 비트수를 짝수로 맞추어 주는 비트이다.

제1도(b)는 제1도(a)와 같은 32비트의 서브-프레임(SUB-FRA)이 DAT인터페이스 포맷의 동기 프리앰블의 동기신호상태 "B""M""W"에 따라서 L-CH, R-CH로 되어진 것을 보인 1블럭단위의 프레임 포맷구성도이다.

상기 프레임 포맷구성은 (L-CH)+(R-CH)의 64비트를 하나의 기본프레임으로 하여 총 192개의 프레임을 1블럭 데이터라 칭하며, 동기 프리앰블 "B"는 1블럭데이터의 스타트 프레임(0Frame)의 서브프레임(SUB-FRA)임을 나타냄과 동시에 음성데이터가 L-CH의 데이터임을 나타내는 신호이고, "M"은 스타트 프레임이 아닌 기본프레임(SUB-FRA)에 실린 음성데이터가 L-CH의 데이터임을 나타내는 신호이며, "W"는 각 프레임의 서브프레임(SUB-FRA)에 실린 음성데이터가 R-CH의 데이터임을 나타내는 동기신호이다.

상기와 같이 구성된 프레임 포맷의 디지탈 데이터들이 재생출력될 때에는 Bi-Phase로 변조되어 출력된다.

Bi-Phase 변환은 제2도에 도시된 바와같이 데이터클럭(64FS)의 하강에지(falling edge)에서 데이터의 상태가 반전되는 것을 기본으로 하여 데이터가 "1"일때에는 데이터클럭(64FS)의 상승에지(Rising edge)에서 반전하고, 데이터가 "0"일때에는 데이터클럭(64FS)의 하강에지에서 반전하고 데이터가 "0"일때에는 데이터클럭(64FS)의 상승 에지에서는 반전하는 상태가 존재치 않게 된다.

그러므로 어떠한 데이터의 형태라도 Bi-Phase 변조를 행한후에는 데이터클럭(64FS)의 1.5클럭 구간동안 같은 논리상태를 유지하는 상태는 발생하지 않게된다.

따라서 Bi-Phase 변조된 데이터의 프리앰블에 붙이는 동기신호는 Bi-Phase 변조된 데이터와 달리 데이터클럭(64FS)의 1.5클럭구간동안 같은 상태를 유지하는 형태로서 붙여준다.

현 DAT포맷의 데이터 입출력 동기신호는 전술한 바와같이 "B""M""W"의 3가지 형태가 있으며 이는 제3도의 파형도의 논리상태를 갖는다.

제3도의 FS는 샘플링주파수, 64FS는 데이터클럭, 128FS는 32비트의 서브-프레임(SUB-FRA)의 비트 데이터를 64비트단위 정보로 변조하기위한 샘플링클럭이고, "B""M""W"는 전술한 바와같이 1블럭의 스타트 서브프레임 동기신호 및 각 서브프레임의 채널상태를 나타내기 위한 동기신호이다.

이와같이 DAT-R에서의 디지탈 입출력시의 동기는 크게 "B""M""W"의 3종류이나 각 동기신호마다 +, -의 두가지의 형태를 갖고 있어 실제로는 6가지의 동기형태가 존재하게 된다.

제3도와 같이 각 동기신호 "B""M""W"Sync에 +, -의 두가지 형태가 존재하는 것은 앞선 서브프레임(N-1 SUB-FRA)의 Bi-Phase변조 데이터중 마지막 비트의 논리상태에 따라 좌우되기 때문이다.

즉, Bi-Phase변조 데이터의 최종 데이터의 논리가 "1"일때 "+"형태의 동기신호가 뒤따르고, "0"일때 "-"형태의 동기신호가 뒤따르게 된다.

따라서 DAT-R에서 재생시 Bi-Phase 변조되어 출력되는 디지탈 오디오 데이터를 또다른 DAT-R에서 복재하기 위해서는 전술한 바와같은 DAT인터페이스 포맷에 맞는 동기신호가 삽입되어야 수신측의 DAT-R세트에서 디지탈 오디오를 복재하게 된다.

이와같이 DAT-R에서 디지탈 데이터가 출력시 디지탈 오디오 데이터에 동기신호를 붙이는 종래의 회로는 커스텀 집적회로로만 판매되고 있어 DAT-R세트 제작시 원가상승의 문제가 있었다.

따라서 본발명의 목적은 간단한 로직회로로서 DAT인터페이스 포맷에 제시된 동기신호를 송신 오디오 데이터의 형태에 맞추어 채널코딩 데이터인 동기프리앰블 신호를 발생하는 동기신호 발생회로를 제공함에 있다.

이하 본발명을 첨부한 도면을 참조하여 상세히 설명한다.

제4도는 본발명에 따른 회로도로서, 하나의 프레임 주기를 갖는 샘플링클럭(FS)을 1블럭의 프레임수를 192진 카운팅하는 카운터(1)와, 상기 카운터(1)의 출력을 논리곱하여 192개 프레임인 1블럭 데이터중 스타트프레임(Start Frame : 0th Frame)의 신호(SFR)을 출력하는 노아게이트(2)와 32비트의 서브-프레임의 데이터를 64비트 단위정보로 샘플링하기 위한 제3샘플링클럭(128FS)으로 상기 제1샘플링 클럭(FS)을 래치하여 소정지연된 샘플링클럭(DFS1)을 출력하는 제1래치(3)와 상기 샘플링클럭(FS)와 지연된 샘플링클럭(DFS)을 배타적 논리합하여 동기신호 위치를 캐치하는 제1캐치클럭(Catch Clock)(CHC1)을 출력하는 EX-OR(4)와 샘플링클럭(FS)을 반전하는 인버터(5)와 상기 샘플링클럭(FS)와 제1캐치클럭(CHC1)을 논리곱하여 제1선택신호(SEL1)를 출력하는 앤드게이트(6) 및 반전 샘플링 클럭(

)와 제1캐치클럭(CHC1)을 논리곱하여 제2선택신호(SEL2)를 출력하는 앤드게이트(7)와 상기 스타트프레임(SFR)과 제1선택신호(SEL1)을 논리곱하여 블럭의 스타트 동기선택신호(BSF)를 출력하는 앤드게이트(8)와 상기 스타트 동기선택신호(BSF)와 제2선택신호(SEL2)를 논리합하여 제3선택신호(SEL3)을 출력하는 오아게이트(9) 및 제1, 제3선택신호(SEL1)(SEL3)를 논리합하여 제4선택신호(SEL4)를 출력하는 오아게이트(10)으로 구성된 채널선택신호발생부(100)와, 상기 제1샘플링클럭(FS)을 상기 제3샘플링클럭(128FS)로 래치하여 소정 지연된 샘플링클럭(DFS2)을 출력하는 제2래치(11)와 상기 제3샘플링클럭(128FS)을 반전하는 인버터(12)와 상기 인버터(12)의 출력(128FS)로 변조된 Bi-Phase데이터를 래치하여 지연출력하는 제3래치(13)와 상기 지연 샘플링클럭(DFS2)와 제1샘플링클럭(FS)을 배타적 논리합하여 동기신호의 위치를 캐치하는 제2캐치클럭(CHC2)을 출력하는 EX-OR(14)과 상기 제3래치(13)의 지연출력 데이터를 제2캐치클럭(CHC2)로 래치하여 서브프레임(SUB-FRA)의 최종데이터의 논리상태를 유지하여 동기신호의 반전여부를 선택하는 제5선택신호(SEL5)를 출력하는 제4래치(15)로 구성된 라스트 데이터 상태 검출부(200)와, 전술한 제3도의 동기프리앰블 "B""M""W"의 d1데이터와, d0데이터와, d0데이터인 앤드신호 "E"를 각각의 입력단자(X3,X2,X1,X0)로 입력하여 상기 제1-2선택신호(SEL1)(SEL2)의 논리상태에 따라 이를 선택출력하는 제1멀티플랙서(Multiplexer : MUX)(16)와 동기프리앰블 "B""M""W"의 d2 데이터와 직렬 쉬프트 데이터를 각각의 입력단자(X3-X0)으로 입력하여 상기 제1, 제2선택신호(SEL1)(SEL2)의 선택논리에 따라 선택출력함과 동시에 직렬 쉬프트 데이터의 쉬프트 채널을 제공하는 제2, 제3 MUX(17)(18)와 동기 프리앰블 "B""M""W"의 공통논리인 d4,d5,d6,d7의 데이터를 각각의 입력단자(X1)로 입력하고 직렬 쉬프트 데이터를 입력단자(X0)로 입력하여 상기의 제4선택신호(SEL4) 논리상태에 따라 동기 데이터를 선택출력함과 동시에 직렬 쉬프트 데이터의 쉬프트채널을 제공하는 제4-제7MUX(19-22)로 구성된 채널동기신호 선택출력부(300)와, 상기 제1-제7MUX(16-22)에서 각각 선택출력되는 동기데이터를 제2샘플링클럭(128FS)에 의해 각각 래치하고 이를 상기 제1-제7MUX(16-22)의 각 쉬프트채널로 쉬프트 출력하는 제5-제10래치(23-28)로 구성된 동기신호 쉬프트출력부(400)와, 상기 제7MUX(22)에서 출력되는 직렬 동기데이터를 입력단자(X1)로 입력하고 인버터(29)에 의해 반전된 직렬 동기데이터 입력하여 상기 제5선택신호(SEL5)에 의해 선택 출력하는 제8MUX(30)으로 된 동기신호 반전선택부(500)로 구성된다.

제5도는 제4도의 채널선택신호 발생부(100)의 각부분 동작파형도로서 블럭스타트 동기신호 "B" 채널동기신호"M""W"를 선택하도록 하는 제1,제3,제4선택신호(SEL1)(SEL3)(SEL4) 출력함을 나타낸 파형도이다.

제6도는 제4도의 라스트 데이터상에 검출부(200)의 각부분 동작파형도로서 각 서브-프레임(SUB-FRA)의 최종 데이터상태 논리를 래치하여 동기프리앰블 앞 데이터형태의 최후 데이터상태에 따라 동기신호를 반전, 비반전 형태로 선택하기 위한 제5선택신호(SEL5)가 출력함을 보인 신호이다.

제7도는 제4도의 채널선택신호 발생부(100)에서 동기 프리앰블 "M"을 선택하는 신호를 출력한후 쉬프트 채널을 선택하는 신호를 출력시에 "M"의 채널코딩 데이터를 동기신호 쉬프트 출력부(400)가 쉬프트 출력함을 나타낸 파형도이다.

이하 본발명에 따른 제4도의 동작을 상술한 제5도 내지 제7도를 참조하여 상세히 설명한다.

지금 제1샘플링클럭(FS)와 제3샘플링클럭(128FS)이 입력되어지면, 카운터(1)는 제1샘플링클럭(FS)을 0-191까지 192진 증가 카운팅하여 노아게이트(2)로 출력함으로써, 노아게이트(2)는 카운터(1)에서 카운팅 계수 "0"를 출력시에 제5도와 같이, "하이"상태의 블럭데이터중 스타트 프레임을 나타내는 스타트프레임신호(SFR)를 출력한다.

한편 제1래치(3)와 제2래치(11)는 제1샘플링클럭(FS)을 제3샘플링클럭(128FS)로 래치하여 소정지연된 샘플링클럭(DFS1)(DFS2)을 각각 제5도 및 제6도같이 출력한다.

이때 배타적 논리합 게이트(이하 EX-OR이라함)(4)(14)가 입력되는 프레임 샘플링클럭(FS)과 소정시간 지연된 샘플링클럭(DFS1)을 배타적으로 논리조합하여 동기 프리앰블의 위치를 캐치하는 제1,2캐치클럭(CHC1)(CHC2)을 각각 제5도 및 제6도와 같이 출력한다.

따라서 앤드게이트(6)는 샘플링클럭(FS)와 제1캐치클럭(CHC1)을 논리적으로 동기신호를 선택할 수 있는 제1선택신호(SEL1)를 출력하고 앤드게이트(7)는 인버터(5)에 의해 반전된 샘플링클럭(FS)와 상기 제1캐치클럭(CHC1)을 논리적하여 동기신호를 선택할수 있는 제2선택신호(SEL2)을 제5도와 같이 출력한다.

앤드게이트(8)는 노아게이트(2)에서 "하이"상태의 스타트프레임신호(SFR)이 제5도와 같이 출력되는 상태에서 상기의 앤드게이트(6)에서 제1선택신호(SEL1)를 출력시에는 "하이"상태의 블럭스타트 동기선택신호(BSF)를 제5도 시간 T1에서 오아게이트(9)에서 입력시킨다.

따라서 상기의 시간 T1점에서 오아게이트(9)의 출력인 제3선택신호(SEL3)는 앤드게이트(8)에서 출력되는 블럭스타트 동기신호(BSF)가 출력됨을 알수있다.

한편 Bi-Phase 변조된 데이터를 데이터입력단(D)으로 입력하는 제3래치(13)는 인버터(12)에서 반전출력하는 제3샘플링클럭(128FS)에 의해 Bi-Phase 데이터를 소정 지연하여 제6도와 같은 지연데이터(Delayed-Bi-Phase)(D-Bi-Phase)를 제4래치(15)에 입력시킨다.

이때 제4래치(15)는 EX-OR(14)에서 출력하는 제2체크클럭(CHC2) 즉, 동기프리앰블 신호가 삽입되는 위치를 나타내는 신호를 클럭으로 입력함으로써 지연된 Bi-Phase 데이터(D-Bi-Phase를 차기의 제2체크블럭(CHC2)가 입력될때까지 래치하여 제6도와 같이 제5선택신호(SEL5)로 출력한다.

그러므로 제4래치(15)에서 래치출력되는 제5선택신호(SEL5)는 제6도에 도시된 바와같이 동기프리앰블을 나타내는 제2체크클럭(CHC2)에 의해 소정 지연된 Bi-Phase 데이터(D-Bi-Phase)를 출력함으로써 앞서 서브프레임(SUB-FRA)의 최종 데이터임을 알수있으며 이로인해 최종데이터 논리상태에 따른 차기의 동기프리앰블의 채널코딩 데이터를 선택할수 있는 신호로써 사용할수 있음을 알수있다.

따라서 전술한 노아게이트(2)에서는 "하이"상태의 스타트프레임(SFR)의 신호가, 앤드게이트(6)(7)에서는 각 서브프레임의 동기프리앰블 위치를 선택하기 위한 선택신호(SEL1)(SEL2)가 제5도와 같이 각각 출력 되어지면, 스타트 프레임 기간 0FRA에서는 제1선택신호(SEL1)과 제3선택신호(SEL3)가 제5도의 시간 T1점에서와 같이 각각 "하이"상태 신호로서 제1-3MUX(16-18)의 데이터 선택(A)(B)로 입력되는 동시에 오아게이트(10)에 입력된다.

이때 제1-3MUX(16-18)은 상기와 같은 "하이"-"하이"상태인 데이터 선택신호(SEL1)(SEL3)에 의해 각 입력단자(X3)로 입력되는 신호를 각각 선택하여 각각의 출력단자(Y1)(Y2)(Y3)를 통해 제3샘플링클럭(128FS)을 클럭단으로 입력하는 제5-7래치(25)에 로드(load)한다.

또한 제4-6MUX(19-21)는 오아게이트(10)에서 출력되는 "하이"상태의 제4선택신호(SEL4)에 의해 각각의 입력단자(X1)로 입력되는 동기 프리앰블의 공통신호를 선택하여 각각 출력단자(Y4-Y6)를 통해 제3샘플링클럭(128)을 클럭단으로 입력하는 제8-10래치(26-28)의 데이터단자에 입력시키어 로딩시키며, 제17MUX(22)는 입력단자(X1)에 입력되는 동기 프리앰블의 공통신호인 d7의 데이터 "0"을 제8MUX(30)의 입력단(X1)에 입력시킴과 동시에 인버터(29)를 통해 반전시키어 또다른 입력단(X0)에 입력시킨다.

상기와 같이 반전된 동기신호와 비반전된 동기신호가 입력되는 상태에서 전술한 제4래치(15)의 제5선택신호(SEL5) 논리가 "하이"상태로 출력되는 경우에는 제8MUX(30)는 비반전된 동기신호를 논리가 "로우"인 경우에는 인버터(29)에 의해 반전된 동기신호를 선택하여 출력단자(SYNC-OUT)로 출력한다.

이때 제5-제10래치(23-28)는 상기 제1-제6MUX(16-21)에서 선택출력한 "B"형태의 동기데이터를 제3샘플링클럭(128FS)로 래치하여 각각의 출력단(DO1-DO6)을 통해 상기 제2-제7MUX(17-22)의 각 입력단자(X0)에 입력시키게 된다.

상기와 같은 상태에서 제5도의 시간 T1기간에 출력되는 제1,제3,제4선택신호(SEL1)(SEL3)(SEL4)의 논리가 제5도의 시간T1이 지난후 시간T2의 구간에서와 같이 모두 "로우"의 상태로 천이되어지면 제2-7MUX(17-22)는 각각의 입력단자(X0)로 입력되는 신호를 선택하여 각각의 출력단자(Y1-Y6)로 출력되도록 되어짐으로써 제5-10래치(23-28)의 데이터는 제5도의 시간 T2의 구간에서 상기 제2-7MUX(17-22)의 쉬프트 채널을 통해 직렬 쉬프트 출력되어지며, 이는 제8MUX(30)의 비반전 채널선택 통로를 위해 출력단자(SYNC-OUT)로 출력된다.

상기와 같은 DAT-R의 "B"동기신호가 출력되어진후 제5도의 시간 T3에서와 같이 제1선택신호(SEL1)과 제3선택신호(SEL3)가 "로우-하이"로 천이되어지면 제1-7MUX(16-22)는 "W"상태의 동기신호를 선택하여 제7도 A와같은 데이터를 제5-10래치(23-28)로 로딩시킴과 동시에 상기 데이터인 d7의 데이터는 출력한다.

또한 제1,제3선택신호(SEL1)(SEL3)가 시간T4의 구간에서 "로우"상태로 천이되어 제1-7MUX(16-22)는 직렬 쉬프트 채널을 제공함으로 상기 제5-10래치(23-28)는 d7-d0의 데이터를 제7도 3-C와같이 직렬 쉬프트 출력한다.

따라서 채널선택신호 발생부(100)의 제1선택신호(SEL1)과 제3,제4선택신호(SEL3)(SEL4) 및 서브프레임의 마지막 데이터상태에 따라 동기신호를 반전 또는 비반전하는 제5선택신호(SEL5)에 의해서 데이터 상태에 따른 DAT 인터페이스 포맷의 동기데이터가 출력되어짐을 알수있다.

상술한 바와같이 본발명은 간단한 로직회로의 구성으로 디지탈 오디오 테이프 레코더에서 출력되는 디지탈 오디오 데이터에 DAT인터페이스 포맷에 맞는 각 동기신호를 정확하게 실을수 있어 디지탈 오디오 테이프 레코더세트 상호간에 디지탈 오디오 데이터를 복제할수 있는 제품을 저렴한 가격으로 제공할수 있는 이점이 있다.

Claims (1)

1. 디지탈 오디오 테이프 레코더의 동기신호 발생회로에 있어서, 하나의 프레임 주기를 갖는 제1샘플링클럭(FS)을 일 블럭의 데이터 기간동안 카운팅하여 일 블럭의 스타트프레임신호(SFR)를 발생함과 동시에 제3샘플링클럭(128FS)으로 상기 제1샘플링클럭(FS)을 래치하여 소정 지연된 샘플링클럭(DFS1)을 출력하고 상기 제1샘플링클럭(FS)과 스타트 프레임신호(SFR)와 지연 샘플링클럭(DFS1)신호의 논리조합으로서 서브프레임의 동기프리앰블 위치의 동기신호를 선택하도록 하는 제1,제3,제4선택신호(SEL1)(SEL3)(SEL4)를 출력하는 채널동기 선택신호 발생수단과, 상기 제1샘플링클럭(FS)을 상기 제3샘플링클럭(128FS)에 의하여 래치하여 소정 지연된 샘플링클럭(DFS2)을 출력함과 동시에 상기 제3샘플링클럭(128FS)을 반전하여 입력되는 Bi-Phase데이터를 래치하여 소정 지연된 Bi-Phase데이터(D-Bi-Phase)를 출력하고 상기 지연샘플링클럭(DFS2)와 제1샘플링클럭(FS)을 배타적 논리합하여 서브프레임의 동기프리앰블의 위치를 캐치하는 캐치클럭(CHC2)을 발생하여 상기 지연된 Bi-Phase데이터(D-Bi-Phase)의 최종데이터논리를 제5선택신호(SEL5)로 출력하는 라스트 데이터상태 검출수단과, 서로다른 다수 동기신호의 병렬입력을 상기 출력된 제1,제3선택신호(SEL1)(SEL3) 및 제4선택신호(SEL4)의 선택논리에 따라 선택적으로 출력하며, 상기 제1,제3,제4선택신호(SEL1)(SEL3)(SEL4)의 논리천이에 의해 직렬쉬프트 채널통로를 형성하여 이를 출력하는 채널동기신호 선택수단과, 상기 채널동기신호 선택수단에서 선택적으로 출력되는 병렬동기신호를 상기 제3샘플링클럭(128FS)로써 래치하여 상기 채널동기신호 선택수단에 형성된 직렬 쉬프트 채널로 이를 직렬데이터로 쉬프트하여 출력하는 동기신호 쉬프트 출력수단과, 상기 채널동기신호 선택출력 수단에서 출력되는 직렬동기 데이터를 상기 출력된 제5선택신호(SEL5)의 논리에 따라 반전 또는 비반전상태의 신호를 선택출력하는 동기신호 반전선택 수단으로 구성함을 특징으로 하는 회로.

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