CN1204893A - 接口电路和设定其确定电平的方法 - Google Patents

Abstract

一种接口电路包括第一和第二电流镜像电路,第一和第二输入电路,和一个参考设定单元。第一和第二电流镜像电路各具有一个电流输入端和一个电流输出端。第一输入电路的第一晶体管具有输入输入信号的栅极和连接到第一电流镜像电路电流输出端的漏极。第二输入电路的第二晶体管具有输入预定参考电压的栅极和连接到第二电流镜像电路电流输出端的漏极。参考设定单元连接到电流输入端,以设定第一晶体管的逻辑确定电平。还公开了为接口电路设定确定电平的方法。

Description

接口电路和设定其确定电平的方法

本发明涉及用于处理小幅度信号的接口电路。

近年来，CPU的工作速度正在提高，经常在CPU和存储器或外部设备之间传送数百MHz的信号。然而，在0-5V系统的现有逻辑电路中，输出不能跟随输入，或需要高功率来跟随，导致大量不希望的噪声辐射或终端反射波。为解决该问题，需要设置被称为LVTTL(低压晶体管晶体管逻辑电路)或SSTL(短系列终端逻辑电路)的接口电路用来在设备的输入／输出部分处理小幅度高速信号并将其连接到内部逻辑电路。基于LVTTL的信号具有以1．4V参考电压为中心的±0．6V的幅度。基于SSTL标准的信号具有以1．5V参考电压为中心的±0．2V的幅度。

象CPU或存储器这样的设备目前经常用在诸如便携式个人计算机之类的电池驱动设备中。这种装置的电池电压通常为6V，近来降低到4．5V或3V。因此，也需要该设备在低压下工作，因此必须设计该设备即使在设备中稳定的内部电源电压低到3．3V或2V时也能工作。

图8示出这种接口电路(下文称之为现有技术1)的结构。参考图8，参考符号P1至P4表示p型晶体管；N1至N3表示N型晶体管。在图8中，3．3V的电压作为电源电压Vcc。设定1．4V的参考电压VREF。将要输入的输入信号IN的幅度是VREF±0．6V。

下面将描述图8所示电路中的连接关系。

p型晶体管P1和P3的源极连接到电源，栅极连接到省电信号PD，漏极分别连接到构成电流镜像的p型晶体管P2和P4的源极。构成电流镜像的p型晶体管P2和P4的栅极连接到晶体管P2的漏极。n型晶体管N1的漏极连接到晶体管P2的漏极，栅极连接到参考电压，源极接地。n型晶体管N2的漏极连接到晶体管P4的漏极和输出端OUT，栅极连接到输入端IN，源极接地。n型晶体管N3的漏极连接到输出端OUT，栅极连接到省电信号PD，源极接地。

下面描述图8所示电路的工作。

晶体管P1、P3、和N3防止该接口电路在不工作或备用状态流过电流。这些晶体管的控制信号从CPU(未示出)或类似装置输出。当省电信号PD为高电平时，晶体管P1和P3截止，而晶体管N3导通。没有电流流过接口电路，输出端OUT被设定在低电平。另一方面，当省电信号PD为低电平时，晶体管P1和P3导通，而晶体管N3截止。跟随输入信号IN的信号从输出端OUT输出接入例如存储电路(未示出)。在下面的描述中，假设省电信号PD为低电平，即晶体管P1和P3导通，而晶体管N3截止，除非另外指明。

将例如1．4V的参考电压VREF输入到晶体管N1的栅极，与该电压对应的电流流入漏极。晶体管P2和P4的栅极连接到晶体管P2的漏极以构成所谓的电流镜像电路。通过该结构，从晶体管P4的漏极输出与晶体管N1的漏极电流成正比的电流。

输入信号IN输入到晶体管N2的栅极。当输入信号IN具有等于或低于1．4V参考电压VREF的电压时，晶体管N2的电流引出能力低于晶体管P4的电流供给能力。因此，输出端OUT设定在高电平。当接收的输入信号IN的电平等于或高于1．4V参考电压VREF时，晶体管N2的电流引出能力高于晶体管P4的电流供给能力。因此输出端OUT设定在低电平。

在图8所示的接口电路中，内部电源电压Vcc趋于约2V，以便即使在相对低的电池电压下也允许工作。

在现有技术1中，晶体管P1和P2串联在晶体管N1的漏极和电源之间。这样产生与晶体管P1和P2的阈值VT总和对应的电压降，因此晶体管N1的漏极电压低于电源电压。另一方面，根据该标准将参考电压VREF设定在1．4V并且不能改变。如果晶体管P1和P2的阈值VT改变并超过0．3V，晶体管N1的漏极电压则变得低于1．4V，晶体管N1不能工作，这种情况同样适应于晶体管N2。

为允许在这种情况下工作并同时满足接口电路的DC特性，必须增加晶体管P2与晶体管N1的门信号(门区)宽度比和晶体管P4与晶体管N2的门信号宽度比。

然而，当晶体管P4的门区增加以使DC工作点最佳时，晶体管N2漏极侧的寄生电容增加，使得接口电路不能高速工作。

这样会延迟从接口电路对诸如存储电路之类的内部电路的存取。当输入200MHz的高速信号作为输入信号IN时，接口电路不能工作。还提出了另一个问题。

输入信号的参考电压依据该线路结构改变并设定在1V、1．4V、或1．5V。常规地，在一个设备中形成了各种线路结构的接口电路并根据需要切换。然而，必须在输入／输出端的单元中设置接口电路。当在具有许多输入／输出端的设备中形成对应于各种线路结构的电路时，芯片尺寸增加。因此，需要使接口电路可与任何线路结构兼容。

为满足该要求，在日本专利特开No．7-240679(下文称之为现有技术2)中，响应参考电压中的变化改变差动放大电路的恒定电流量，从而防止即使在参考电压升高时电路电流增加。

日本专利特开No．5-67951(下文称之为现有技术3)中公开了另一种已知装置，通过低通滤波器对来自接口电路的输出积分，并反馈积分电压。该结构即使在输入信号的DC电平或输入电路的阈值电压变化时也允许进行自校正。

虽然现有技术2公开了即使在参考电压改变时保持电流消耗恒定的技术，但没有公开针对电源电压降低的测量。一般来说，当电源电压降低时，恒流电路的电流降低，差动放大电路的增益下降，高频特性的响应时间也延长。

在现有技术3中，即使在参考电压下降时允许校正到最佳工作点。然而，在该设备工作时，低通滤波器或反馈电路必须保持工作，导致能耗增加。

本发明的第一个目的是提供一种接口电路，用于即使在接口电路的内部电源电压降低时也能输出跟随高速输入信号的输出信号。

本发明的第二个目的是提供一种接口电路，即使在晶体管特性改变时也能允许自校正到最佳工作点。

本发明的第三个目的是提供一种接口电路，即使在采用不同参考电压的多个传输线路中也能允许自校正到最佳工作点。

本发明的第四个目的是提供一种接口电路，即使在自校正时也能防止功耗增加。

为实现上面的目的，根据本发明提供一种接口电路，包括：分别具有一个电流输入端和一个电流输出端的第一和第二电流镜像电路；一个具有第一晶体管的第一输入电路，第一晶体管具有输入输入信号的栅极和连接到第一电流镜像电路的电流输出端的漏极；一个具有第二晶体管的第二输入电路，第二晶体管具有输入预定参考电压的栅极和连接到第二电流镜像电路的电流输出端的漏极；和连接到电流输入端的参考设定装置，用于将流入电流输出端的电流量设定为第一晶体管的逻辑确定电平。

图1是根据本发明第一实施例的接口电路的电路图；

图2是根据第二实施例的接口电路的方框图；

图3是图2所示接口电路的电路图；

图4A至4P是图3所示电路各个部分的工作定时图。

图5是根据第三实施例的接口电路的电路图；

图6A至6P是图5所示电路各个部分的工作定时图。

图7是根据第四实施例的接口电路的方框图；

图8是常规接口电路的电路图。

下面将参考附图描述本发明。

图1示出根据本发明第一实施例的接口电路。在图1所示的电路中，一对p型晶体管P2和P4构成一个电流镜像电路。晶体管P2和P4的源极连接到电源。晶体管P2和P4的栅极相互连接并且还连接到晶体管P2的漏极。晶体管P2的漏极被称为电流输入端，晶体管P4的漏极被称为电流输出端。

下面将描述图1所示电路中的连接关系。

p型晶体管P2和P4的漏极分别连接到一对n型晶体管N1和N2的漏极。晶体管N2的漏极也连接到输出端OUT。晶体管N1的栅极连接到参考电压VREF端。晶体管N2的栅极连接到输入信号IN端。晶体管N1和N2的源极分别连接到n型晶体管N11和N12的漏极。n型晶体管N11和N12的源极接地，这些晶体管的栅极通过一个倒相器IN1连接到省电信号PD端。p型晶体管P5的漏极连接到电源，栅极连接到晶体管N12的栅极，源极连接到输出端OUT。晶体管P2、N1、和N11构成第一串联电路(第一电路)，晶体管P4、N2、和N12构成第二串联电路。

在该接口电路中，用于根据信号PD设定接口电路为工作或不工作状态的电路电流截止晶体管N11和N12串联(级连的)到分别用于接收参考电压VREF和输入信号IN的n型晶体管N1和N2。晶体管N11和N12的每一个由一个n型晶体管构成。

参考标号P5表示p型晶体管；IN1表示倒相器。图1中，信号PD设定电路处在不工作状态并被称为备用信号，电流截止信号，或省电信号。该信号PD在设备中或设备外，即CPU侧产生。

下面将描述图1中所示接口电路的工作。

当省电信号PD为高电平时，来自倒相器IN1的输出被设定为低电平，以使晶体管N11和N12截止，没有电流流过第一和第二串联电路。结果是，可降低不工作状态下的电流消耗。此时，p型晶体管P5导通以防止来自处在不工作状态中的输出端OUT的输出中的变化。

另一方面，当省电信号PD为低电平时，来自倒相器IN1的输出被设定为高电平，以使晶体管N11和N12二者导通。所希望的电流流过第一和第二串联电路。由于p型晶体管P5截止，来自第二串联电路的输出直接输出到输出端OUT。下面说明其操作，除非另有说明，否则即假设省电信号PD处在低电平，即处在工作状态下。

当参考电压VREF输入到晶体管N1的栅极时，与晶体管N1的特性对应的漏极电流流过。该电流输入到由晶体管P2和P4构成的电流镜像电路的电流输入端n1，并从电流输出端n2输出与该电流成正比的电流。通过改变晶体管P2与晶体管P4的尺寸比可自由选择电流输入端n1处的电流i1与电流输出端n2处的电流i2之比。这种情况下，假设流过具有相同值的电流。

接下来，输入信号输入到输入端IN。当输入信号的电压低于参考电压VREF时，流入晶体管N2的电流小于电流i2，因此输出设定在高电平。反之，当输入电压IN高于参考电压VREF时，流入晶体管N2的电流高于电流i2，因此输出设定在低电平。

通过该结构，即使由晶体管P2、N1、和N11构成的第一电路的电源电压(内部电源电压)Vcc变为例如约2V这样低，晶体管N1的漏极电压仅下降p型晶体管P2的阈值电压VT。为此，即使在阈值VT改变为0．3V时，可确保1．7V的电压作为晶体管N1的漏极电压，并可防止栅极和漏极之间的电压倒相。这也适用于晶体管N2。因此，可输出跟随高速输入信号IN的输出信号OUT。

由于n型晶体管N1和N11组以及n型晶体管N2和N12组的每一个具有n级联结构，可降低构成第一电路的晶体管P2与晶体管N1的门信号宽度比。因此，可获得跟随高速输入信号IN的输出信号，应指出，电源电压Vcc被设定为3．3或2V。

在SSTL中，将要提供给第一电路的晶体管N1的参考电压VREF必须设定在1．5V，在1．3至1．7V的范围内。另外，将要输入的输入信号IN的幅度必须是VREF±0．2V。

晶体管N1和N2不采用差动放大线路，但分别通过独立晶体管N11和N12接地。在晶体管N1和N2的源极共同连接到低电流晶体管的结构中，当噪声叠加在输入到晶体管N2的输入端IN的信号上时，噪声通过晶体管N1和N2的源极传送到晶体管N1的栅极，然后通过参考电压互连线传送到另一个接口电路。这样改变了参考电压，导致错误工作。在该实施例的接口电路中，由于晶体管N1和N2独立接地，噪声很难传送到参考电压侧，因此不容易产生错误操作。

另外，晶体管P2和P4或晶体管N1和N2不必具有相同尺寸。由于与输出驱动能力无关的晶体管P2和N1可比晶体管P4和N2小，可减小芯片尺寸。此外，由于晶体管N1和N2独立接地。与差动放大线路相比可便于设计。

图2示出根据第二实施例的接口电路。通过设定接口电路的最佳工作点，即使在电源电压降低或参考电压与另一种信号线路相对应改变时可输出跟随高速输入信号的信号。

在图2的方框图中，参考标号1表示作为接口电路的输入电路(第一输入电路)；2表示仿真输入电路(第二输入电路)；3表示校正电路；4表示调节电路；5表示参考电压产生电路；6表示控制电路；7表示用于产生时钟信号的振荡电路；8表示最佳值保持电路；9表示缓冲电路。用于产生所希望电压VREF2的参考电压产生电路5与第一实施例中的参考电压VREF起不同作用。具体地说，电压VREF2提供给仿真输入电路2的输入端作为预定参考电压。然而，参考电压VREF2还输入到校正电路3和调节电路4以限定流入每个晶体管阵列(后面描述)的电流量。因此，电压VREF2不必总是后面电路的参考电压。

调节电路4不必总是具有与校正电路3相同的结构。

仿真输入电路2具有几乎与输入电路1相同的结构。由仿真输入电路2、缓冲电路9、最佳值保持电路8、校正电路3、和调节电路4构成的电路组向输入电路1提供最佳校正电流值REFFL2作为工作电流。

接收到输入信号SGIN时，输入电路1根据由校正电路3校正的电流值REFFL2在输入信号SGIN的高电平和低电平之间辨别，并输出一个输出信号SGOUT。

接口电路有三个工作步骤。

在第一步骤，接口电路在操作开始找到最佳工作点。在第二步骤中，为校正电路设定最佳工作点。在第三步骤，仿真输入电路2停止其工作，输入电路1开始正常工作。

下面将描述第一步骤。

当电源接通时，复位信号RST反相，控制电路6截止时钟停止信号CLKST，以使振荡电路7开始其工作，输出时钟信号CLKIN。控制电路6开始向最佳值保持电路8提供时钟CLK并反相省电信号PD1以便将仿真输入电路2设定在工作状态中。

最佳值保持电路8由n个数据锁存电路构成并具有n个二进制输出端DFF1至DFFn。最佳值保持电路8初始设定在随机输出状态。调节电路4根据最佳值保持电路8的输出值确定从仿真输入电路2的电流输入端流入的电流量REFFL1。

与输入信号SGIN的信号线路图对应的参考电压VREF2输入到仿真输入电路2的输入端，由调节电路4调节的电流量REFFL1输入到仿真输入电路2的电流输入端。仿真输入电路向输出端INFL1输出高电平或低电平信号。例如，当规定参考电压VREF2输入到晶体管N2′的栅极，并且经调节的电流量REFFL1大于在最佳工作点的电流值时，输出一高电平信号；否则，输出低电平信号。对输出INFL1倒相并通过缓冲电路9放大和输入到最佳值保持电路8作为信号DFFIN。当时钟CLK升高时，由最佳值保持电路8保持信号DFFIN，输出DFF1至DFF7分别移位到DFF2至DFF8。

用信号DFFIN重写最佳值保持电路8的n个二进制输出DFF1至DFFn之一，在该状态下，再次设定调节电路4以改变电流量REFFL1。在该状态下，再次确定来自仿真输入电路2的输出INFL1是高电平还是低电平，将所调节的信号DFFIN通过缓冲电路9输入到最佳值保持电路8。在时钟CLK的上升沿存储校正的信号DFFIN。

通过重复该操作至少n次，工作点可集中到最佳工作点，第一步骤结束。通过对时钟CLK计数预定次数产生结束信号。作为替换，在存储器中，电源接通后检测到信号RAS中第一次改变时可产生结束信号。

在第二步骤中，在第一步骤中获得的来自最佳值保持电路8的输出被传送到校正电路3，与电流量REFFL1相等的电流量REFFL2流到校正电路3。

在第三步骤中，为校正电路3设定的最佳电流量REFFL2提供给输入电路1，在最佳工作点确定输入信号SGIN的逻辑电平，并从输出端SGOUT输出该结果。控制电路6倒相时钟控制信号CLKST，以使振荡电路7停止振荡并且还倒相省电信号PD1，以便将仿真输入电路2设定在不工作状态。

为重新开始第一至第三步骤，从CPU或类似装置输入与复位信号RST对应的信号。通过该操作，可对时钟停止信号CLKST和省电信号PD1倒相以再次进行校正操作。

如上所述，当根据给定的电源电压或参考电压将工作点校正到最佳点时，可由高频信号满意地操作接口电路。

在现有技术3中，由于是进行模拟校正，反馈电路必须一直保持工作，导致电路的功耗增加。在第二实施例中，在限定的电源接通周期中进行检测校正量的操作或从备用状态恢复。在剩余周期中，由省电功能截止流到仿真输入电路2的电流，故此几乎不增加电流消耗。另外，曾经检测的校正量数字化地存储在最佳值保持电路8中并且在整个时间中不改变。

图3示出图2所示接口电路的细节。在图3中，除由p型晶体管P2和P4构成的第一电流镜像电路的电流输入端连接到校正电路3的输出REFFL2外，输入电路1与图8所示的常规接口电路具有相同结构。输入电路1具有四个p型晶体管P1至P4、两个n型晶体管N1和N2、和一个倒相器IN2。电源电压Vcc提供给晶体管P1和P3的源极。省电信号PD2提供给晶体管P1的栅极。参考电压VREF2提供给晶体管N1的栅极，从晶体管N1的漏极输出预定电流。由校正电路3将该漏极，即电流镜像电路的电流输入端校正到最佳电流量REFFL2。通过该操作，校正了电流镜像电路的电流量，流到晶体管P2的电流量为最佳。即使施加到第一电路的晶体管N1的内部电压降低，晶体管P4导通，以便向晶体管N2提供工作电压。这种情况下，当信号SGIN输入到晶体管N2的栅极时，晶体管N2根据校正电流量REFFL2确定输入信号SGIN的电平。可通过倒相器IN2从漏极，即晶体管P4和N2之间的连接点输出跟随输入信号SGIN的信号SGOUT。

仿真输入电路2具有四个p型晶体管P1′至P4′和两个n型晶体管N1′和N2′，与输入电路1一样。而在该仿真输入电路2中，电源电压Vcc提供给晶体管P1′和P3′的源极，省电信号PD1提供给P1′和P3′的栅极。晶体管P1′和P3′的漏极分别连接到晶体管N1′和N2′的漏极。参考电压VREF2提供给晶体管N1′和N2′的栅极，并从漏极输出预定电流。由调节电路4调节构成具有晶体管P2′和P4′的第二电流镜像电路的晶体管P2′的漏极电流并作为电流量REFFL1给出。经校正的电流还流到电流镜像电路的电流输出端，即晶体管P4′的漏极，然后流到晶体管N2′。一般来说，晶体管P2′或P4′的源极和漏极之间的电压降取决于漏极电流，并随着漏极电流变大而变小。因此，当电源电压Vcc降低，并且流到电流镜像电路的电流较小时，晶体管N1′和N2′的漏极电压降低以停止电路的工作。该状态下，当所调节的电流量REFFL1为0时，由于参考电压VREF2连接到晶体管N2′的栅极，从晶体管N2′的漏极引出一些电流。由于来自晶体管P4′漏极的电流供给量比电流引出量小，输出INFL1降低。来自缓冲器9的输出DFFIN倒相成高电平。

反之，当经调节的电流量REFFL1太大时，来自晶体管P4′的电流供给量比晶体管N2′的电流引出量大，输出INFL1升高。来自缓冲器9的输出DFFIN设定在低电平。信号DFFIN提供给最佳值保持电路8并保持。

在该实施例中，校正电路3和调节电路4具有相同结构。两个n型晶体管串联以形成一串联电路，八个串联电路并联。每个串联电路上边的晶体管N21和N21′的漏极分别连接到电流输出端，以确定从漏极到输入电路1或2的校正电流量REFFL1或REFFL2。参考电压VREF2提供给每个串联电路上边晶体管的漏极，以确定流到晶体管的电流量。在该实施例中，使用参考电压VREF2。然而，该电压不必总是参考电压，只要它是一个预定电压。而只要最佳值保持电路8的输出电压不改变，可省略上边的晶体管。这种情况下，下边的晶体管N22和N22′的漏极分别连接到电流输出端。

最佳值保持电路8由八个D型触发电路(下文称之为FF电路)FF1至FF8构成。FF电路的每个输出端DFF1至DFF8连接到对应于校正电路3和调节电路4中的晶体管串联电路的下边晶体管的栅极。在该实施例中使用FF电路。然而，也可使用移位寄存器或类似电路。

来自最佳值保持电路8中FF电路FF1至FF7的输出DFF1至DFF7分别输入到FF电路FF2至FF8。FF电路FF2至FF8与时钟CLK同步锁存这些输入。同时，从缓冲电路9接收信号DFFIN时，FF电路FF2至FF8的每一个锁存与输入信号对应的电平的信号。从FF电路FF1至FF8的每一个的输出分别输入到校正电路3和调节电路4中相应的晶体管串联电路的下边电路的栅极。通过这种结构，控制校正电路3和调节电路4中下边晶体管通／断。此时，由参考电压VREF2设定校正电路3和调节电路4中的上边晶体管处在允许流过预定电流的状态。因此，校正电路3和调节电路4中每个晶体管串联电路的通／断取决于来自对应FF电路的输出是高电平还是低电平。因此，由校正电路3和调节电路4中处在导通或截止状态的晶体管串联电路的数量确定分别将要从校正电路3和调节电路4提供给输入电路1和2的电流量REFFL2和REFFL2。随着导通晶体管的数量增加，流到校正电路3和调节电路4的电流量REFFL2和REFFL1增加。

图4A至4P示出图2和3中所示接口电路各个部分的工作波形。下面参考定时图描述接口电路的工作。

在时间T0，当电路通电时，电源电压Vcc逐渐增加(图4A)。刚好在T1之前，假设来自最佳值保持电路8的所有输出为低电平，调节电路4所有下边的晶体管截止，调节电流量REFFL1是0。由于参考电压VREF2正输入到晶体管N2′的栅极，晶体管N2′的电流引出量大于晶体管P4′的电流供给量，因此输出INFL1设定在低电平。该输出被缓冲电路9倒相成高电平(图4E中的时间T0)。

复位电路(未示出)响应电源电压Vcc的增加开始工作并产生复位信号RST(图4B)。由复位信号RST复位控制电路6，然后中止时钟停止信号CLKST和省电信号PD1，以便将振荡电路7和仿真输入电路2设定在工作状态。从振荡电路7接收到时钟CLKIN时，控制电路6向最佳值保持电路8输出时钟CLK(图4C)。

在时间T1，当时钟CLK上升时，由最佳值保持电路8的第一FF电路DFF1保持来自缓冲电路9的输出DFFIN，并将输出DFF1设定在高电平(图4G)。当时钟在时间T1达到高电平时，来自FF电路FF1至FF7每一个的输出Q传送到对应于后面的FF电路FF2至FF8之一的输入端D并锁定。结果是，FF电路FF1保持在高电平，FF电路FF2至FF8保持在低电平。

来自FF电路的输出DFF1至DFF8送到调节电路4和校正电路3。仅有八个晶体管串联电路之一，即对应于输出DFF1的晶体管串联电路导通。设ia是流到一个晶体管，即晶体管N1′的电流，ib是流到晶体管N2′的电流。结果是，作为经调节的电流量REFFL1，流过与一个晶体管串联电路相应的电流ia(图4D)。从电流镜像电路的电流输入端流过的电流具有通过将晶体管N1′的漏极电流ia加到经调节的电流量REFFL1=ia获得的值，即2^*ia。因此，在电流镜像电路的电流输出端的电流，即晶体管P4′的漏极电流是2^*ia，输出电压INFL1的电平略有上升(图4E)。然而，由于晶体管N2′的电流引出量ib仍占优势(2^*ia＜ib)，来自仿真输入电路2的输出保持在低电平，来自缓冲电路9的输出保持在高电平(图4F)。

在时间T2，当时钟CLK再次达到高电平时，到FF电路FF1至FF7的输入移位到后面的FF电路，如同在时间T1。来自FF电路FF1和FF2的输出设定在高电平，而来自FF电路FF3至FF8的输出设定在低电平。这些输出送到调节电路4和校正电路3以将八个晶体管串联电路中的两个导通。结果是，晶体管P4′的漏极电流增加到3^*ia，输出电压INFL1的电平也略有升高(图4E)。然而，由于晶体管N2′的电流引出量ib仍占优势(3^*ia＜ib)，来自仿真输入电路2的输出保持在低电平，来自缓冲电路9的输出保持在高电平(图4F)。

从时间T3到时间T5重复该操作。在时间T6，来自FF电路的八个输出DFF1至DFF8中的六个为高电平，剩余的两个输出是低电平。结果是，具有对应于六个晶体管串联电路的6^*ia值的电流作为经调节的电流量REFFL1流过。由于正在流到晶体管N1′的电流ia增加，晶体管P4′的漏极电流也增加到6^*ia。由于漏极电流超过了晶体管N2′的电流引出量(6^*ia＞ib)，输出电压INFL1的电平有较大增加(图4E)。为此，来自仿真输入电路2的输出变为高电平，来自缓冲电路9的输出变为低电平(图4F)。

从时间T6至时间T8，来自FF电路的输出DFF1至DFF8中的两个保持低电平，剩余的六个输出保持高电平。

从时间T9起，三个输出保持低电平，剩余的五个输出保持高电平(未示出从时间T12起的波形)。

在该实施例中，经调节的电流量REFFL1的最佳值出现在5^*ia和6^*ia之间，如所示出的那样。(图4D)。

在时间T10，当输入调节结束信号DFFST时，时钟停止信号CLKST输出到振荡电路7以停止振荡，因此振荡电路7停止输出时钟CLK。另外，省电信号PD1设定在高电平并输入到仿真输入电路2，从而终止流到仿真输入电路2和调节电路4的电流。

在检测到来自振荡电路7的时钟CLK计数到预定次数时产生调节结束信号DFFST。在DRAM中，可将通过第一次倒相行地址选择信号RAS获得的信号作为调节结束信号DFFST。

甚至在时间T11之后，来自最佳值保持电路8的输出DFF1至DFF8中的三个连续保持低电平，剩余的五个输出保持高电平，在下一个调节操作前不改变该状态。

来自最佳值保持电路8的输出DFF1至DFF8还输出到校正电路3，以导通八个晶体管串联电路中的五个并流过等于5^*ia的电流作为校正电流量REFFL2。流过等于6^*ia的电流作为构成输入电路1的电流镜像电路的晶体管P2和P4的漏极电流。

在该实施例中，可省略晶体管N1和N1′或用校正电路3或调节电路4中的晶体管阵列代替。与信号图对应的参考电压仅需要施加到晶体管N2′的栅极。将要提供给剩余电路的参考电压VREF2不必总是预定参考电压，只要具有预定值即可。在该实施例中，校正电路3或调节电路4中的每个晶体管阵列组成元件具有两级结构，其中上和下边的两个晶体管串联，在来自最佳值保持电路8的输出提供给下边晶体管的同时参考电压提供给上侧晶体管的栅极。然而，参考电压可提供给下边晶体管的栅极，来自最佳值保持电路8的输出可提供给上边晶体管。每个晶体管阵列组成元件可由一个晶体管组成，晶体管的栅极可连接到来自最佳值保持电路8的输出端，同时漏极连接到电流输入端。

这样，可调节流到作为接口电路的输入电路1的电流镜像电路的电流量。通过该结构，即使在输入电路1的电源Vcc从3．3V降低到例如2．0V，可向输入电路1提供适应于电源电压的最佳电流量REFFL2。即使在输入信号图改变时该结构也能有效地起作用，以改变参考电压或改变晶体管特性。

由于最佳电流提供给输入电路1中晶体管P2的漏极，晶体管P4和N2设定在最佳工作点，晶体管N2可输出跟随高速输入信号SGIN的高速输出信号SGOUT。

图5示出根据本发明第三实施例的接口电路。

在该接口电路中，减少了构成图3所示校正电路3的晶体管数量以及校正电路3和最佳值保持电路8之间的连接信号线的数量。

在图5所示电路中，由缓冲电路9、最佳值保持电路8、调节电路4构成的电路组与图3中所示的相同。最佳电流量REFFL1可提供给仿真输入电路2，如图3中一样。

在该实施例中，输入电路1和仿真输入电路2与第一实施例中的结构相同。加入倒相器IN3和IN4，以使省电信号PD1和PD2的极性与第二实施例中的匹配。

该实施例的校正电路3A使用三个晶体管串联电路。通常，设n是最佳值保持电路8的FF电路的数量，m是校正电路3A中并联的晶体管串联电路的数量，需保持关系n=2^m。

第一和第二开关电路121和122连接在缓冲电路9和最佳值保持电路8之间。第一开关电路121在来自缓冲电路9的输出和来自FF电路FF8的输出之间切换，并将选择的信号输入到FF电路FF1作为DFFIN。第二开关电路122在时钟CLK和来自N时钟产生电路11的输出之间切换并将所选择的时钟提供给最佳值保持电路8和类似电路。

N时钟产生电路11产生数量等于最佳值保持电路8中FF电路的数量n的时钟。在该实施例中，N时钟产生电路11产生八个时钟。当第二开关电路122切换到端子d侧时，来自N时钟产生电路11的输出提供给最佳值保持电路8和加法器电路10。

来自最佳值保持电路8的输出连接到调节电路4和加法器电路10。加法器电路10对来自最佳值保持电路8的高电平输出的数量进行二进制加法运算。来自加法器电路11的输出连接到校正电路3A。

最佳值保持电路8中的每个FF电路与时钟NCLK同步从输出端Q输出与输入到端子D的输入信号电平一致的信号。输出数据移到图5中所示的左侧。加法器电路10对来自第一FF电路DFF1的高电平输出计数，并每当输入时钟NCLK时将其相加。加法器电路10输出与晶体管串联电路的下边晶体管栅极的总和对应的代码输出，晶体管的栅极分别连接到校正电路3A中的输出端A0至A2。具体地说，加法器电路10从最佳值保持电路8中的FF电路FF1至FF8连续接收八次高电平输出的数量，对高电平输出的数量计数，并将计数结果作为二进制数输出。

在该实施例中，可省略晶体管N1和N1′或用校正电路3A或调节电路4中的晶体管阵列代替。与信号图对应的参考电压仅需施加到晶体管N2′的栅极。将要提供给剩余电路的参考电压VREF2不必总是预定参考电压，只要具有预定值即可。在该实施例中，校正电路3A或调节电路4中的每个晶体管阵列组成元件具有两级结构，其中上和下边的两个晶体管串联，在来自最佳值保持电路8的输出提供给下边晶体管的同时参考电压提供给上边晶体管的栅极。然而，参考电压可提供给下边晶体管的栅极，来自最佳值保持电路8的输出可提供给上边晶体管。每个晶体管阵列组成元件可由一个晶体管组成，晶体管栅极可连接到来自最佳值保持电路8的输出端，而漏极可连接到电流输入端。

如上所述，在该实施例中，由于最佳值保持电路8由八个FF电路FF1至FF8构成，加法器电路10可将一个3比特代码输出作为与FF电路数量对应的八种输出之一从输出端A0至A2提供给校正电路3A。因此，与图3所示的结构相比，可减少电路间的互连线数量，并易于设计电路布局。

校正电路3A中连接到加法器电路10的输出端A0至A2的晶体管串联电路的晶体管具有不同尺寸。假设连接到输出端A0的晶体管串联电路的晶体管尺寸是″1″，连接到输出端A1的晶体管串联电路的晶体管尺寸设定为″2″，连接到输出端A2的晶体管串联电路的晶体管尺寸设定″4″。这样，晶体管尺寸(区域)按顺序改变一倍。通过该结构，可将与从图3中的校正电路3输出的校正电流量REFFL2相等的电流REFFL3提供给输入电路1。

图6A至6P示出图5所示接口电路各个部分的操作。

图6A至6L中从时间T1到时间T10的操作与参考图4A至4L描述的那些操作相同，下面省略其详细描述。

在时间T11，当完成最佳值的检测时，到最佳值保持电路8的调节结束信号DFFST变为低电平(图6K)，时钟停止信号CLKST送到振荡电路7以停止振荡电路7的振荡。到仿真输入电路2的省电信号PD1设定为高电平以停止流到仿真输入电路2的电流(图6L)。第一开关电路121和122分别从端子a和c侧切换到端子b和d侧，以便将时钟NCLK从N时钟产生电路11提供给最佳值保持电路8中的FF电路和加法器电路10(图6M)。此时，到最佳值保持电路8的第一FF电路FF1的输入被从来自缓冲电路9的输出切换到来自最终FF电路FF8的输出。通过该操作，设定在FF电路FF1至FF8中的电平通过第一FF电路FF1的输出端输出到加法器电路10。每当输入时钟CLK，和当来自第一FF电路FF1的输出为高电平时，加法器电路10加1。就是说，加法器电路10对FF电路FF1至FF8中设定的高电平信号的数量计数，并从输出端A0至A2输出与计数结果对应的值(图6N至6P)。在该实例中，由于到时间T18为止八个FF电路中的五个输出高电平信号，从输出端A0至A2向校正电路3A输出值″101″。

在该实施例中，最佳值保持电路8有八个FF电路，校正电路3A有三组晶体管。然而，可按2^m阶数改变FF电路或晶体管的数量。

在该实施例中，来自FF电路FF1的输出连接到加法器电路。然而，来自FF电路FF8的输出可直接连接到加法器电路而不使用第一开关电路121的端子a和b。

图7示出根据第四实施例的接口电路。将并／串行转换电路13和串／并行电路14加到图3所示的接口电路中以进一步减少最佳值保持电路8和校正电路3之间的连接信号线数量。由并／串行转换电路13将从最佳值保持电路8的FF电路分别输出的n个信号比特转换成串行数据并通过一条传输线传送到串／并行转换电路14。串／并行转换电路14将串行数据转换成m个信号比特的并行数据并将该信号比特提供给m-比特校正电路3。通过该结构，由于最佳值可从最佳值保持电路8传送到校正电路3作为串行数据，可大量减少最佳值保持电路8和校正电路3之间的互连线数量，并易于设计电路布局。

当校正电路3和调节电路4具有与第一实施例相同的结构时，n=m。这种情况下，最佳值保持电路8也可作为并／串行转换电路13。

当校正电路具有与第三实施例的校正电路3A相同的结构时，由加法器电路10对来自最佳值保持电路8的输出计数，然后进行并／串行转换。通过该结构，可在短时间内传送数据。另外，并／串行转换电路13和串／并行转换电路14的规模可做得较小。

图2至7所示的输入电路1和仿真输入电路不限于这种类型，而可以是不同放大类型。

输入电路1和仿真输入电路2分开设置，校正电路3和调节电路4也是这样。然而，一个电路可用于两种应用目的。例如，在输入电路1的输入端和输出端之间插入一个转换开关。在最佳值检测期间，输入端连接到参考电压VREF2，而输出端连接到缓冲电路9。在稳定状态，输入端和输出端分别连接到输入SGIN和输出SGOUT。

最佳值保持电路8由八个FF电路构成。然而，可根据需要改变FF电路的数量。上面已经描述了接口电路用作存储电路接口的假设。然而，接口电路不限于存储电路，并可应用于以高速工作的另一种电路。

如上所述，根据本发明，用于接口电路省电的第二和第四n型晶体管分别串联到用于输入参考电压的第一n型晶体管和用于输入／输出信号的第三n型晶体管，并且还接地。通过该结构，即使接口电路的内部电源电压降低，第三晶体管可确保足够的工作电压并产生跟随高速输入信号的高速输出信号。

设置第一输入电路(接口电路)、用于校正第一输入电路电流量的校正电路、和具有与第一输入电路相同结构的第二输入电路。对于第二输入电路，最佳值保持电路和调节电路检测最佳工作电流量并设定校正电路中的电流量。通过该结构，即使第一输入电路的电源电压降低，第一输入电路工作在不同的参考电压，或是第一输入电路的晶体管特性改变，也可获得最佳工作电流，并可输出跟随高速输入信号的信号。

Claims (19)

1．一种接口电路，其特征在于包括：

分别具有一个电流输入端(n1)和一个电流输出端(n2)的第一和第二电流镜像电路(P2，P4，P2′，P4′)；

一个具有第一晶体管(N2)的第一输入电路(1)，所述第一晶体管具有输入输入信号的栅极和连接到所述第一电流镜像电路的所述电流输出端的漏极；

一个具有第二晶体管(N2′)的第二输入电路(2)，所述第二晶体管具有输入预定参考电压的栅极和连接到所述第二电流镜像电路的所述电流输出端的漏极；和

连接到所述电流输入端的参考设定装置(3，4，8，N1)，用于将流入所述电流输出端的电流量设定为所述第一晶体管的逻辑确定电平。

2．根据权利要求1所述的电路，其中所述电流镜像电路包括一个第三晶体管(P2，P2′)和一个第四晶体管(P4，P4′)，

所述第三晶体管的栅极连接到所述第四晶体管的栅极；

所述电流输入端连接到所述第三晶体管的一个栅极和漏极；和

所述电流输出端连接到所述第四晶体管的一个漏极。

3．根据权利要求1所述的电路，其中所述参考设定装置包括：

电流量设定装置(3，4，8)，和

逻辑电平确定装置(N1，N1′)，用于确定来自所述电流量设定装置的输出并向所述电流量设定装置反馈一个结果。

4．根据权利要求3所述的电路，其中所述电流量设定装置包括：

一个最佳值保持电路(8)，用于根据来自所述逻辑电平确定装置的一个输出结果校正将要保持的信息，和

一个调节电路(3，4)，用于根据来自所述最佳值保持电路的一个输出增加／降低电流量。

5．根据权利要求4所述的电路，其中所述最佳值保持电路(8)包括多个锁存电路(DFF)。

6．根据权利要求4所述的电路，其中所述最佳值保持电路(8)包括多个移位寄存器。

7．根据权利要求5所述的电路，其中所述多个锁存电路的数量是2^m(m是正整数)。

8．根据权利要求6所述的电路，其中所述多个移位寄存器的数量是2^m。

9．根据权利要求4所述的电路，其中所述调节电路(3，4)包括通过并联多个晶体管组成元件形成的一个晶体管阵列，和

所述晶体管阵列的漏极并联到所述电流输入端，栅极分别连接到所述最佳值保持电路的输出端。

10．根据权利要求9所述的电路，其中所述所述晶体管组成元件的每一个包括第五和第六晶体管(N21，N22，N21′，N22′)，

所述第五晶体管的一个漏极连接到所述电流输入端，

所述第五晶体管的一个源极连接到所述第六晶体管的一个漏极，和

所述第五和第六晶体管之一的一个栅极连接到所述最佳值保持电路的对应输出之一，而将一个预定电压提供给另一个晶体管的一个栅极。

11．根据权利要求3所述的电路，其中所述逻辑电平确定装置包括：

所述第二输入电路(2)，用于输出在根据由所述电流量设定装置设定的电流量确定预定参考电压时获得的结果，和

一个缓冲电路(9)，用于放大来自所述第二输入电路的输出并将该输出反馈到所述电流量设定装置。

12．一种接口电路，其特征在于包括：

一个电流镜像电路(P2，P4)，具有一个电流输入端(n1)和一个电流输出端(n2)；

一个第一晶体管(N2)，具有一个输入输入信号的栅极和一个连接到所述电流输出端的漏极，以确定输入信号的逻辑电平；和

连接到所述电流输入端(n1)的参考设定装置(N1)，用于设定流到所述电流输出端(n2)的电流量作为所述第一晶体管的逻辑确定电平。

13．一种接口电路，其特征在于包括：

一个第一电路，由源极连接到电源而栅极和漏极相互连接的一个第一p型晶体管(P2)，漏极连接到所述第一p型晶体管(P2)的所述漏极和栅极被提供参考电压的一个第一n型晶体管(N1)，和漏极连接到所述第一n型晶体管(N1)的源极而源极接地的一个第二n型晶体管(N11)构成；和

一个第二电路，由源极连接到所述电源而栅极连接到所述第一p型晶体管的所述栅极的一个第二p型晶体管(P4)，漏极连接到所述第二p型晶体管(P4)的漏极以及从栅极接收信号并从所述漏极产生输出信号的一个第三n型晶体管(N2)，和漏极连接到所述第三n型晶体管(N2)，源极接地，栅极连接到所述第二n型晶体管(N11)的栅极的一个第四n型晶体管(N12)构成，

其中导通／截止所述第二和第四n型晶体管，以便对所述第一和第二电路的工作进行导通／截止控制。

14．一种为接口电路设定确定电平的方法，该接口电路包括：

分别具有一个电流输入端(n1)和一个电流输出端(n2)的第一和第二电流镜像电路(P2，P4，P2′，P4′)；

一个具有第一晶体管(N2)的第一输入电路(1)，所述第一晶体管具有输入输入信号的栅极和连接到所述第一电流镜像电路(P2，P4)的所述电流输出端的漏极，以便根据在所述电流输入端设定的电流量确定输入信号的逻辑电平，和

一个具有第二晶体管(N2′)的第二输入电路(2)，所述第二晶体管具有输入预定参考电压的栅极和连接到所述第二电流镜像电路(P2′，P4′)的所述电流输出端的漏极，该方法特征在于包括：

步骤S1，设定一个预定电流量作为在所述第二电流镜像电路的所述电流输入端的电流；

步骤S2，向所述第二晶体管输入一个预定参考电压；

步骤S3，使该预定电流量流到所述第二晶体管，以便在输入该预定参考电压时确定一个输出；

步骤S4，将步骤S3中的确定结果存储在最佳值保持装置(8)中；

步骤S5，根据该存储结果复位在所述电流镜像电路的所述电流输入端的电流量；和

步骤S6，把从步骤S2到步骤S5的处理重复至少与所述最佳值保持电路(8)的数量相等的次数。

15．根据权利要求14所述的方法，其中当所述电路接通电源时执行从步骤S1到步骤S6的处理。

16．根据权利要求14的所述方法，其中当从备用状态重新开始工作时执行从步骤S1到步骤S6的处理。

17．根据权利要求14的所述方法，进一步包括，在步骤S6之后，阻止电流流向所述第二输入电路的步骤。

18．根据权利要求14的所述方法，其中步骤S5包括二进制转换设定数据和将该数据传送到所述第一输入电路的校正电路(3)。

19．根据权利要求14的所述方法，其中步骤S5包括串行转换设定数据和将该数据传送到所述第一输入电路的校正电路(3)。

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