JPH0567951A - デジタルクロツク信号のインタフエース回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は入力信号の波形や直流レベルがバラ
ついても、またこの入力信号を受けるインバータのスレ
ッショールド電圧がバラついても２値化動作によって得
られるデジタルクロック信号のデューティ比を一定に
し、これによって次段のデジタル回路の動作マージンを
大きくして誤動作の発生率を低くする。 【構成】 差動増幅回路８および抵抗９によってインバ
ータ５から出力されるデジタルクロック信号と、基準電
源７から出力される基準電圧値との差信号に基づいた直
流帰還信号を生成してこれを前記インバータ５の入力側
に供給することにより、直流帰還をかけた状態でインバ
ータ５を動作させて予め設定されているスレッショール
ド電圧で入力信号をレベル弁別させてデジタルクロック
信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は水晶発振器から出力され
るアナログ信号からデジタルクロック信号を生成すると
きやデジタル回路間で送受信されるデジタルクロック信
号の波形を整えるときなどに使用されるデジタルクロッ
ク信号のインタフェース回路に関する。

【０００２】

【従来の技術】水晶発振器から出力されるアナログ信号
からデジタルクロック信号を生成するインタフェース回
路として、従来、図６に示す回路が知られている。この
図に示すインタフェース回路１０２は伝送路１０３を介
して水晶発振器１０１からのアナログ信号を受けるイン
バータ１０４を備えており、このインバータ１０４のス
レッショールド電圧によって前記アナログ信号を２値化
してデジタルクロック信号を生成し、これを次段のデジ
タル回路（図示は省略する）に供給する。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のインタフェース回路１０２においては、図７
（ａ）に示す如くインバータ１０４のスレッショールド
電圧が一定であっても、水晶発振器１０１から出力され
るアナログ信号の直流レベルが変化すると、図７（ｂ）
に示す如く２値化動作によって得られるデジタルクロッ
ク信号のデューティ比“Ｔ1／（Ｔ1＋Ｔ2）×１００
〔％〕”が変化してしまい、次段のデジタル回路に対し
て悪い影響を与えてしまうという問題があった。

【０００４】そこで、このような問題を解決する回路と
して図８に示すインタフェース回路１０５が開発されて
いる。この図に示すインタフェース回路１０５は伝送路
１０３に介挿される直流成分カット用のコンデンサ１０
６と、このコンデンサ１０６を介して供給される水晶発
振器１０１からのアナログ信号を受けるインバータ１０
７と、このインバータ１０７の入出力端子間に介挿され
る波形成形用の抵抗１０８とを備えており、コンデンサ
１０６によって前記水晶発振器１０１から出力されるア
ナログ信号の直流分をカットした後、インバータ１０７
のスレッショールド電圧によって前記アナログ信号を２
値化してデジタルクロック信号を生成し、これを次段の
デジタル回路に供給する。これによって、前記水晶発振
器１０１から出力されるアナログ信号の直流レベルが変
動しても、２値化動作によって得られたデジタルクロッ
ク信号のデューティ比が変化しないようにしている。

【０００５】しかしながら、このようなインタフェース
回路１０５でも、水晶発振器１０１から出力されるアナ
ログ信号の波形が歪んだときなどに、２値化動作によっ
て得られたデジタルクロック信号のデューティ比が変化
してしまう。そこで、このような場合にも、２値化動作
によって得られたデジタルクロック信号のデューティ比
が変化しないインタフェース回路として、図９に示す回
路が開発されている。

【０００６】この図に示すインタフェース回路１１０は
伝送路１０３に介挿される直流成分カット用のコンデン
サ１１１と、このコンデンサ１１１を介して供給される
水晶発振器１０１からのアナログ信号を受けるインバー
タ１１２と、このインバータ１１２の入出力端子間に介
挿される波形成形用の抵抗１１３と、電源ライン１１４
と接地点との間に介挿され、可動片位置に応じた直流電
圧を生成して前記インバータ１１２の入力端子をバイア
スする可変抵抗１１５とを備えており、可変抵抗１１５
によって得られた直流電圧によってインバータ１１２の
入力側をバイアスしながら、コンデンサ１１１によって
前記水晶発振器１０１から出力されるアナログ信号の直
流分をカットした後、インバータ１１２のスレッショー
ルド電圧によって前記アナログ信号を２値化してデジタ
ルクロック信号を生成し、これを次段のデジタル回路に
供給する。これによって、前記水晶発振器１０１から出
力されるアナログ信号の直流レベルが変動しても、２値
化動作によって得られたデジタルクロック信号のデュー
ティ比が変化しないようにしている。

【０００７】しかしながら、このようなインタフェース
回路１１０においては、可変抵抗１１５から出力される
直流電圧の値を変更することによって、２値化動作によ
って得られるクロック信号のデューティ比を任意に設定
することができるものの、入力波形が変われば、これに
応じて可変抵抗１１５の可動片位置を変更しなければな
らないという問題があった。また、上述した各インタフ
ェース回路１０２、１０５、１１０、例えば図６に示す
インタフェース回路１０２では、図１０に示す如く前段
のデジタル回路１２０から出力されるデジタルクロック
信号を受ける場合、前段のデジタル回路１２０から出力
されるデジタルクロック信号のデューティ比がずれてい
ると、これに対応してインタフェース回路１０２から出
力されるデジタルクロック信号のデューティ比がずれて
しまい、次段のデジタル回路に対し悪い影響を与えてし
まうという問題があった。

【０００８】本発明は上記の事情に鑑み、入力信号の波
形や直流レベルがバラついても、またこの入力信号を受
けるインバータのスレッショールド電圧がバラついても
２値化動作によって得られるデジタルクロック信号のデ
ューティ比を一定にすることができ、これによって次段
のデジタル回路の動作マージンを大きくして誤動作の発
生率を低くすることができるデジタルクロック信号のイ
ンタフェース回路を提供することを目的としている。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに本発明によるデジタルクロック信号のインタフェー
ス回路は、入力信号を予め設定されているスレッショー
ルド電圧によってレベル弁別してデジタルクロック信号
を生成するデジタルクロック信号のインタフェース回路
において、予め設定されているスレッショールド電圧に
よって入力信号をレベル弁別してデジタルクロック信号
を生成するレベル弁別回路と、このレベル弁別回路から
出力されるデジタルクロック信号と予め設定されている
基準電圧値との差信号に基づいた直流帰還信号を生成し
て前記レベル弁別回路の入力側に供給する直流帰還回路
とを備えたことを特徴としている。

【００１０】

【作用】上記の構成において、直流帰還回路によって前
記レベル弁別回路から出力されるデジタルクロック信号
と予め設定されている基準電圧値との差信号に基づいた
直流帰還信号が生成されて前記レベル弁別回路の入力側
に供給され、これによって直流帰還がかけられた状態で
このレベル弁別回路により予め設定されているスレッシ
ョールド電圧で入力信号がレベル弁別されてデジタルク
ロック信号が生成される。

【００１１】

【実施例】図１は本発明によるデジタルクロック信号の
インタフェース回路の第１実施例を示す回路図である。
この図に示すデジタルクロック信号のインタフェース回
路３はコンデンサ４と、Ｃ−ＭＯＳ型のインバータ５
と、ローパスフィルタ回路６と、基準電源７と、差動増
幅回路８と、抵抗９とを備えており、伝送路２を介して
水晶発振器１からのアナログ信号を取り込むとともに、
直流帰還をかけながら前記アナログ信号を２値化してデ
ジタルクロック信号を生成し、これを次段のデジタル回
路（図示は省略する）に出力する。

【００１２】コンデンサ４は前記水晶発振器１から送出
されるアナログ信号を受けてこのアナログ信号中に含ま
れている直流成分を除去した後、インバータ５の入力端
子に供給する。インバータ５は前記抵抗９を介して供給
されるバイアス電圧と、前記コンデンサ４から供給され
るアナログ信号とを加算して得られた信号（アナログ信
号）の値がスレッショールド電圧より高いときには、出
力端子から“０”レベル電圧を出力し、前記アナログ信
号の値がスレッショールド電圧より低いときには、出力
端子から“１”レベル電圧を出力して前記アナログ信号
の値に応じたデジタルクロック信号生成し、これを前記
ローパスフィルタ回路６に供給するとともに、出力信号
として次段のデジタル回路に供給する。ローパスフィル
タ回路６は前記インバータ５から出力されるデジタルク
ロック信号を積分してこのデジタルクロック信号の平均
電圧値に対応した電圧値を持つ出力電圧値信号を生成
し、これを差動増幅回路８の正入力端子に供給する。ま
た、基準電源７は予め設定されている値の基準電圧値信
号を生成し、これを前記差動増幅回路８の負入力端子に
供給する。差動増幅回路８は前記ローパスフィルタ回路
６の出力電圧値信号から前記基準電源７の基準電圧値信
号を減算してこの減算動作によって得られた信号を予め
設定されている増幅率で増幅して直流の帰還信号を生成
し、これをバイアス電圧として抵抗を介して前記インバ
ータ５の入力端子に供給する。

【００１３】次に、図１を参照しながらこの実施例の動
作を説明する。まず、図１に示すインバータ５は図２に
示す如く直流的にはスレッショールド電圧をバイアスと
するコンパレータ１０と等価であると見なすことがで
き、また差動増幅回路８および抵抗９はローパスフィル
タ回路６から出力される出力電圧値信号と、基準電源７
から出力される基準電圧値信号との差を演算する減算器
１１と、直流ゲインが“βDC”である直流帰還路１２と
の組み合わせと見なすことができるので、図１に示すイ
ンタフェース回路３は図２に示す等価回路によって表わ
すことができる。そして、この等価回路において、コン
パレータ１０から出力されるデジタルクロック信号のデ
ューティ比“Ｘ”次式に示す範囲に入り、

【００１４】

【数１】 Ｃ−ＭＯＳ型のインバータ５では、出力電圧の“Ｈ”レ
ベルの値が電源電圧値と等しいと見なすことができるこ
とから、ローパスフィルタ回路６から出力される出力電
圧値信号の値は次式によって表わすことができる。

【数２】 これよって、減算器１１から出力される差信号の値は次
式で表わすことができ、

【数３】 直流帰還路１２から出力される帰還信号の値は次式で表
わすことができる。

【数４】

【００１５】この後、この（４）式をコンパレータ１０
から出力されるデジタルクロック信号のデューティ比
“Ｘ”で整理すれば、次式が得られる。

【数５】

【００１６】そして、この（５）式から明らかなよう
に、この実施例においては、インバータ５のスレッショ
ールド電圧がバラついても、インバータ５から出力され
るデジタルクロック信号のデューティ比“Ｘ”対して
は、これが“１／βDC”に圧縮されるので、事実上、基
準電源７から出力される基準電圧値信号の値“ＶREF”
の安定度によってインバータ５から出力されるデジタル
クロック信号のデューティ比“Ｘ”が決まる。これによ
って、基準電源７から出力される基準電圧値信号の値
“ＶREF”を安定化させるだけで、水晶発振器１から出
力されるアナログ信号が不安定になっても、またインバ
ータ５のスレッショールド電圧の値が不安定になって
も、インバータ５から出力されるデジタルクロック信号
のデューティ比“Ｘ”を予め設定された値にすることが
できる。

【００１７】このようにこの実施例においては、水晶発
振器１から出力されるアナログ信号を取り込んで直流帰
還をかけながら前記アナログ信号を２値化してデジタル
クロック信号を生成するようにしたので、入力信号の波
形や直流レベルがバラついても、またこの入力信号を受
けるインバータのスレッショールド電圧がバラついても
２値化動作によって得られるデジタルクロック信号のデ
ューティ比を一定にすることができ、これによって次段
のデジタル回路の動作マージンを大きくして誤動作の発
生率を低くすることができる。

【００１８】図３は本発明によるデジタルクロック信号
のインタフェース回路の第２実施例を示す回路図であ
る。この図に示すインタフェース回路１５はコンデンサ
１６と、インバータ回路１７と、出力電圧抽出回路１８
と、基準電圧発生回路１９と、差動増幅回路２０とを備
えており、水晶発振器１から出力されるアナログ信号を
取り込んで直流帰還をかけながら前記アナログ信号を２
値化してデジタルクロック信号を生成し、これを次段の
デジタル回路に出力する。コンデンサ１６は前記水晶発
振器１から送出されるアナログ信号を受けてこのアナロ
グ信号中に含まれている直流成分を除去した後、インバ
ータ回路１７の入力端子に供給する。インバータ回路１
７は前記差動増幅回路２０から出力されるバイアス電流
を電圧信号に変換する抵抗２１と、この抵抗２１によっ
て得られたバイアス電圧と前記前記コンデンサ１６から
供給されるアナログ信号とを加算し、この加算値がスレ
ッショールド電圧より高いときには、出力端子から
“０”レベル電圧を出力し、前記加算値がスレッショー
ルド電圧より低いときには、出力端子から“１”レベル
電圧を出力して前記アナログ電圧を２値化するＣ−ＭＯ
Ｓ型のインバータ２２とを備えており、前記差動増幅回
路２０から出力されるバイアス電流と、スレッショール
ド電圧とに基づいて前記コンデンサ１６を介して供給さ
れるアナログ信号を２値化してこの２値化動作によって
得られたデジタルクロック信号を次段のデジタル回路に
出力するとともに、前記出力電圧抽出回路１８に供給す
る。

【００１９】出力電圧抽出回路１８は一端が前記インバ
ータ２２の出力端子に接続される分圧用の抵抗２３と、
一端が電源ライン２４に接続され他端が前記抵抗２３の
他端に接続される分圧用の抵抗２５と、一端が前記各抵
抗２３、２５の接続点に接続され、他端が接地点に接続
される電圧安定用のコンデンサ２６とを備えており、電
源ライン２４の電圧と、前記インバータ２２から出力さ
れるデジタルクロック信号の電圧との分圧電圧信号を生
成し、これを出力電圧値信号として差動増幅回路２０の
第１入力端子に供給する。

【００２０】また、基準電圧発生回路１９は一端が接地
点に接続される分圧用の抵抗３０と、一端が電源ライン
２４に接続され他端が前記抵抗３０の他端に接続される
分圧用の抵抗３１と、一端が前記各抵抗３０、３１の接
続点に接続され、他端が接地点に接続される電圧安定用
のコンデンサ３２とを備えており、各抵抗３０、３１に
よって電源ライン２４の電圧を分圧して基準電圧値信号
を生成し、これを差動増幅回路２０の第２入力端子に供
給する。差動増幅回路２０は一端が電源ライン２４に接
続される共通エミッタ構成用の抵抗３５と、エミッタが
前記抵抗３５の他端に接続され、ベースが前記第１入力
端子に接続され、コレクタが接地点に接続されるトラン
ジスタ３６と、エミッタが前記抵抗３５の他端に接続さ
れ、ベースが前記第２入力端子に接続されるトランジス
タ３７とを備えており、前記第１入力端子に入力される
出力電圧値信号と前記第２入力端子に入力される基準電
圧値信号との差信号を抽出するとともに、この差信号を
予め設定されている増幅率で増幅してバイアス電流を生
成し、これを前記インバータ回路１７に供給する。

【００２１】次に、図３を参照しながらこの実施例に動
作を説明する。まず、電源ライン２４の電圧が“５
Ｖ”、インバータ２２から出力されるデジタルクロック
信号の周波数が“ｆ”、図４に示す如く前記デジタルク
ロック信号のデューティ比が“５０％”であるとき、次
式がなり立つように各抵抗２３、２５およびコンデンサ
２６の値を設定する。

【００２２】

【数６】 このとき、インバータ２２から出力されるデジタルクロ
ック信号のデューティ比“Ｘ”が“５０％”に設定され
ていることから、次式が成り立ち、

【数７】 出力電圧抽出回路１８から出力される出力電圧値信号の
値“ＶA”は次式で示す値になる。

【数８】 これによって、差動増幅回路２０の各トランジスタ３
６、３７のエミッタ電圧“ＶB”は次式に示す値にな
る。

【数９】 但し、ＶBE：トランジスタ３６、３７のベース・エミッ
タ間電圧 このとき、抵抗３５の値を“４７ＫΩ”とすると、この
抵抗３５には次式に示す値ＩCの電流が流れる。

【００２３】

【数１０】 一方、基準電圧発生回路１９から出力される基準電圧値
信号の値“ＶREF”は次式に示す値になる。

【数１１】 そして、差動増幅回路２０の直流帰還ゲイン“βBC”は
次式で表わされ、

【数１２】 この（１１）式のエミッタ抵抗“ｒe”が次式で表わさ
れ、

【数１３】 抵抗２５の値が“３３０ＫΩ”、抵抗２３の値が“２２
０ＫΩ”、抵抗２１の値が“２２０ＫΩ”であるとする
と、これら抵抗２１、２３、２５の各値および前記（１
２）式で示されるエミッタ抵抗“ｒe”の値を前記（１
１）式に代入したとき、差動増幅回路２０の直流帰還ゲ
イン“βBC”は次式に示す値となる。

【００２４】

【数１４】 したがって、インバータ２２のスレッショールド電圧
“ＶT”が“０．２〔Ｖ〕”バラついても、前記（５）
式から明らかなように次式に示す如くインバータ２２か
ら出力されるデジタルクロック信号のデューティ比
“Ｘ”の変化“ΔＸ”を“０．８３％”程度に押さえる
ことができる。

【数１５】 このようにこの実施例においては、水晶発振器１から出
力されるアナログ信号を取り込んで直流帰還をかけなが
ら前記アナログ信号を２値化するようにしているので、
上述した実施例と同様に基準電圧発生回路１９から出力
される基準電圧値信号の値“ＶREF”を安定化させるだ
けで、水晶発振器１から出力されるアナログ信号が不安
定になっても、またインバータ２２のスレッショールド
電圧の値が不安定になっても、インバータ２２から出力
されるデジタルクロック信号のデューティ比“Ｘ”を予
め設定された値にすることができる。

【００２５】図５は本発明によるデジタルクロック信号
のインタフェース回路の第３実施例を示す回路図であ
る。なお、この図において図１に示す各部と同じ部分に
は同じ符号が付してある。この図に示すインタフェース
回路３ａが図１に示すインタフェース回路３と異なる点
はコンデンサ４の前段に抵抗４１およびコンデンサ４２
から構成されるローパスフィルタ回路４３を設け、この
ローパスフィルタ回路４３によって前段に設けられたデ
ジタル回路４０から出力されるデジタルクロック信号の
波形をなまらせてインバータ５から出力されるデジタル
クロック信号のデューティ比“Ｘ”を任意の値に設定す
ることができるようにしたことである。

【００２６】このようにすることにより、上述した各実
施例と同様に基準電源７から出力される基準電圧値信号
の値“ＶREF”を安定化させるだけで、デジタル回路４
０から出力されるデジタルクロック信号のデューティ比
が不安定になっても、またインバータ５のスレッショー
ルド電圧の値が不安定になっても、インバータ５から出
力されるデジタルクロック信号のデューティ比“Ｘ”を
予め設定された任意の値にすることができる。

【００２７】

【発明の効果】以上説明したように本発明によれば、入
力信号の波形や直流レベルがバラついても、またこの入
力信号を受けるインバータのスレッショールド電圧がバ
ラついても２値化動作によって得られるデジタルクロッ
ク信号のデューティ比を一定にすることができ、これに
よって次段のデジタル回路の動作マージンを大きくして
誤動作の発生率を低くすることができる。

【図面の簡単な説明】

【図１】本発明によるデジタルクロック信号のインタフ
ェース回路の第１実施例を示す回路図である。

【図２】図１に示すデジタルクロック信号のインタフェ
ース回路の等価回路例を示す回路図である。

【図３】本発明によるデジタルクロック信号のインタフ
ェース回路の第２実施例を示す回路図である。

【図４】図３に示すデジタルクロック信号のインタフェ
ース回路によって生成されるデジタルクロック信号の一
例を示す波形図である。

【図５】本発明によるデジタルクロック信号のインタフ
ェース回路の第３実施例を示す回路図である。

【図６】従来から知られているデジタルクロック信号の
インタフェース回路の第１例を示す回路図である。

【図７】図６に示すインタフェース回路の動作例を示す
波形図である。

【図８】従来から知られているデジタルクロック信号の
インタフェース回路の第２例を示す回路図である。

【図９】従来から知られているデジタルクロック信号の
インタフェース回路の第３例を示す回路図である。

【図１０】従来から知られているデジタルクロック信号
のインタフェース回路の第４例を示す回路図である。

【符号の説明】

３ インタフェース回路 ５ インバータ（レベル弁別回路） ７ 基準電源 ８ 差動増幅回路（直流帰還回路） ９ 抵抗（直流帰還回路）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号を予め設定されているスレッシ
   ョールド電圧によってレベル弁別してデジタルクロック
   信号を生成するデジタルクロック信号のインタフェース
   回路において、 予め設定されているスレッショールド電圧によって入力
   信号をレベル弁別してデジタルクロック信号を生成する
   レベル弁別回路と、 このレベル弁別回路から出力されるデジタルクロック信
   号と予め設定されている基準電圧値との差信号に基づい
   た直流帰還信号を生成して前記レベル弁別回路の入力側
   に供給する直流帰還回路と、 を備えたことを特徴とするデジタルクロック信号のイン
   タフェース回路。