JP2002280890A - 混合信号集積回路装置 - Google Patents
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Abstract
な発生源を持つノイズに起因する給電状態変化からなお
重大なジッターが生じるという課題がある。 【解決手段】 混合信号集積回路装置100は、受信され
た入力信号D1〜Dmに応じて出力信号OUTを生成する信号
処理回路部分120〜170と、少なくとも1つの内部電源電
圧レギュレータ110とを備える。出力信号の生成は、タ
イミング信号CLKにより決められた時点で開始し、タイ
ミング信号に関して遅延時間分だけ遅延された時点で終
了する。信号処理回路部分は、少なくとも1つの遅延関
与部120,130,150,160を含み、該遅延関与部は、これに
印加された電源電圧VDDの変化により影響された遅延時
間に関与する。内部電源電圧レギュレータは、外部電源
電圧から遅延関与部に加えられる調整後の内部電源電圧
VDD(REG)を導出し、調整後の内部電源電圧以外の電圧が
供給される少なくとも1つの回路部分140,170を含む。
Description
装置、例えば、ディジタル/アナログ変換器(DAC)
に関し、特に、ジッターを低減させることのできる混合
信号集積回路装置に関する。このような集積回路装置
は、ディジタル回路とアナログ回路の混合体を含む。
steering)”タイプの従来型DACの各構成部分を示
す。DAC1は、mビットのディジタル入力ワード(D
1〜Dm)を対応するアナログ出力信号に変換すべく構
成されている。
21〜2nを含み、ここに、n=2m−1である。各電流
源2は、ほぼ一定の電流Iを通過させる。アナログ回路
は、さらに、n個の電流源21〜2nにそれぞれ対応する
複数個の差動スイッチ回路4 1〜4nを含む。各差動スイ
ッチ回路4は対応する電流源2に接続されており、その
電流源により生成された電流Iを、上記変換器の第1接
続ラインAに接続された第1端子、または、上記変換器
の第2接続ラインBに接続された第2端子のいずれかに
切り換える。
T1〜Tn(以下に説明される理由により“サモメタコ
ード化信号[thermometer-coded signal]”と呼ぶ)の
1つを受信し、当該信号の値に従って自らの第1端子か
第2端子かいずれかを選択する。DAC1の第1出力電
流IAは上記各差動スイッチ回路の各第1端子に供給さ
れた電流の総和であり、且つ、DAC1の第2出力電流
IBは上記各差動スイッチ回路の各第2端子に供給され
た電流の総和である。
出力電流IAを抵抗Rに吸い込むことにより生成された
電圧VAと、該変換器の第2出力電流IBを別の抵抗Rに
吸い込むことにより生成された電圧VBの間の電圧差VA
−VBである。
信号T1〜Tnは、2進式サモメタデコーダ6を含むデ
ィジタル回路により2進入力ワードD1〜Dmから導出
される。デコーダ6は次のとおり作動する。
るとき、サモメタコード化信号T1〜Tnは、差動スイ
ッチ回路41〜4nの各々がその第2端子を選択し、それ
で、電流源21〜2nの全てが第2接続ラインBに接続さ
れることになるような状態にある。この状態において、
VA=0且つVB=nIRである。アナログ出力信号V A
−VB=−nIRである。
増加するにつれて、デコーダ6により生成されたサモメ
タコード化信号T1〜Tnは、(差動スイッチ回路41
から開始して)上記差動スイッチ回路の多くがそれぞれ
の第1端子を選択するような状態にあり、このとき、自
身の第1端子を既に選択した差動スイッチ回路がその第
2端子に戻ることはない。2進入力ワードD1〜Dmが
値iを有するとき、最初のi個の差動スイッチ回路41
〜4iはそれぞれの第1端子を選択するが、残りの(n
−i)個の差動スイッチ回路4i+1〜4nはそれぞれの第
2端子を選択する。アナログ出力信号VA−VBは、(2
i−n)IRに等しい。
D3に対して生成されたサモメタコード化信号の一例を
示す(すなわち、本例ではm=3)。この場合、7個の
サモメタコード化信号T1〜T7が必要とされる(n=
2m−1=7)。
ダ6により生成されたサモメタコード化信号T1〜Tn
は、r次の信号Trがアクティブ化された(“1”に設
定された)とき、より低次の信号T1〜Tr−1も全て
アクティブ化されることが知られているいわゆるサモメ
タコードに従う。
ド化が一般的であるのは、2進入力ワードが増大するに
つれて、既に第1接続ラインAに切り換えられた電流源
が他方のラインBに切り換えられることなく、さらに、
多くの電流源がラインAに切り換えられるからである。
従って、上記DACの入出力特性は単調であり、入力ワ
ードにおける1の変化から生ずるグリッチインパルスは
小さい。
うなDACを極めて高い速度(例えば、100MHz以
上)で動作させることが望まれる場合、第1接続ライン
Aと第2接続ラインBの一方もしくは両方にグリッチが
起こり、これがDACアナログ出力信号VA−VBの瞬時
誤差を生じさせるかもしれないことが分かっている。こ
のアナログ出力信号におけるグリッチは、コードに依存
し、結果的に出力スペクトルに調波歪みを生じさせ、も
しくは非調波歪みすら生じさせることがあり得る。かか
るグリッチの起こる幾つかの原因を次のとおりまとめ
る。
6、および、その他のディジタル回路)は、極めて素早
く切り換えられることが要求され、そのゲートカウント
は極めて高い。従って、ディジタル回路の電流消費は、
高速動作時で100MHz当たり20mAほどであろ
う。この高い切り換え速度と高い電流消費の組み合わせ
により、かなりの程度のノイズが電源ラインに不可避的
に導入される。アナログ回路のための電源(例えば、図
1に示す電流源21〜2nと差動スイッチ回路41〜4n)
をディジタル回路のための電源から分離させることは以
前考えられたことがあるが、最高レベルの性能が要求さ
れるときにこの策だけで十分満足できるということは分
かっていない。特に、2進式サモメタデコーダ6の動作
から生じるノイズは、ディジタル入力ワードD1〜Dm
の異なる変化に応答してサモメタコード化信号T1〜T
nが変化するタイミングのスキューにつながる可能性が
ある。このスキューは例えば、数百ピコ秒になり得ると
見積もられる。この大きさのスキューが原因で、DAC
の性能は著しく低下し、しかも、データ依存タイプであ
るから、この性能低下を予測することが難しい。
れサモメタコード化信号T1〜Tnに対応する1組のラ
ッチ回路、詳記すれば、それぞれの出力が同時に変化す
るようにラッチが共通のタイミング信号によりアクティ
ブ化させられる1組のラッチ回路をディジタル回路とア
ナログ回路の間に設けることが考えられた。しかしなが
ら、スキューをサモメタコード化信号から除去するのに
この策だけでは十分効果的でないことが分かっている。
例えば、データ依存のジッターはラッチ回路の出力に依
然留まったままで、最悪ケースのジッターはサモメタコ
ード化信号の数にほぼ比例して増大することが分かって
いる。よって、(例えば、)64のサモメタコード化信
号を使用する場合、最悪ケースのジッターはおそらく2
0ピコ秒ほどであり、高性能が要求される場合、これは
大きすぎる。
日本国特開平11−317667号公報(英国特許公開
GB−A−2335097号に対応)において指摘され
ており、その全体の内容をここに言及することにより援
用する。英国特許公開GB−A−2335097号で
は、ディジタル回路とアナログ回路の間に1組のラッチ
が設けられており、ディジタル回路部分、ラッチ回路部
分およびアナログ回路部分の各々が、相異なるオフチッ
プ電源に接続できるように独自の電源端子を備えてい
る。英国特許公開GB−A−2335097号は、ま
た、相異なる回路部分の電源相互間の結合を減じるため
にシールドを使用すること、および、トリプルウェル構
造を使用することを開示している。
しても、最も要求の厳しい用途において、様々な発生源
を持つノイズに起因する給電状態変化からなお重大なジ
ッターの生じることが、本発明者により明らかにされ
た。
れているのは混合信号集積回路装置、詳記すれば、受信
された入力信号に応じて出力信号を生成するように動作
し、該出力信号の生成を、タイミング信号により決めら
れた時点で開始し、該タイミング信号に関して遅延時間
分だけ遅延された時点で終了させる信号処理回路で、少
なくとも1つの遅延関与部を含み、該遅延関与部が、こ
れに印加された電源電圧の変化により影響された遅延時
間に関与するようになっている前記信号処理回路、装置
が外部電圧電源を使ってそこから外部電源電圧を受け取
ろうとするときに接続される少なくとも1つの内部電源
電圧レギュレータで、その外部電源電圧から前記遅延関
与部に加えられる調整後の内部電源電圧を導出する前記
内部電源電圧レギュレータ、および、装置内にあって、
前記調整後の内部電源電圧以外の電圧を供給される少な
くとも1つの更なる回路部分を備える前記混合信号集積
回路装置である。
の実施例を詳述する。
源状態変化に起因するジッターに関して上述した問題に
関連する更なる考察について先ず述べる。
いジッター特性を示すことが要求される回路のために
は、極めてノイズの低い電源が必要とされる。これは特
に、遅延が電源電圧の平方根にほぼ比例し、高い動作周
波数において低いジッターを示し(例えば、高速のAD
CおよびDACの場合)、クロックから出力までの遅延
がさほど小さくない(例えば、クロック信号がトリー形
回路を通して分配され、結果的に遅延となる場合)CM
OS回路にとって真実である。
幅と100MHzの周波数Foutを有する正弦波を生成
するDACで、そのクロック入力から差動スイッチ回路
(図1における4)までの全遅延が1nsであるDAC
のケースを考える。そのような出力信号は、2п(F
out)もしくは0.63V/nsの最大スキューレート
を有する。遅延Dは電源電圧Vの平方根に比例し、電源
電圧が1%変化すると遅延が0.5%変化すると仮定す
る(D=aV1/2であるから、dV=1/2aV-1/2dV=
1/2aV1/2dV/V、従って、dD/D=1/2dV/
V)。よって、遅延は、この電源電圧の1%の変化によ
り5psだけ変化させられる。その結果、0.63V/
nsのスキューレートにおいてアナログ出力信号の振幅
に3.1mVの誤差、すなわち、約−50dBc(すな
わち、主信号に相対して−50dB)の誤差が生じるこ
とになる。
プルが生じると、周波数Fout±Fsにおいて側波帯が生
じ、これがスプリアスフリーダイナミックレンジ(SF
DR:Spurious-Free Dynamic Range)における減衰に
つながる。SFDR目標値90dBcとすると、電源電
圧リップルが0.01%を超えてはならないが、ノイズ
が様々な電源からの電源電圧に結合するとすれば、この
数字を以前考えられたDACにおいて達成することは困
難である。通常、クリーンな低ノイズの電源電圧を提供
することが推奨されるが、電源電圧変化が実に危機的で
あるそのようなケースでは、それすら十分でないかもし
れない。
路装置100の各要素を示す。この実施例における混合
信号集積回路装置100は、ディジタル2進入力ワード
D1〜Dm(入力信号)を受信するための入力102、
クロック(タイミング)信号CLKを受信するためのク
ロック入力104、および、アナログ出力信号OUTを
出力するための出力108を備えるディジタル/アナロ
グ変換器(DAC)である。
信号処理回路部分、すなわち、クロック入力回路12
0、クロック分配回路130、デコーダ回路140、ラ
ッチ回路150、スイッチドライバ回路160、およ
び、スイッチ回路170を備える。DAC100は、ま
た、信号処理回路部分120〜170の各々への給電に
使用される電源電圧VDDを受け取るための電源電圧端
子106、および、接地(GND)端子107を備え
る。
0、ラッチ回路150およびスイッチドライバ回路16
0は、また、それぞれ、下に詳述するとおりの、VDD
端子およびGND端子に印加された外部電源電圧を調整
するための独自のオンチップ電源電圧レギュレータ11
0A、110Bおよび110Cを備えている。各調整器
は、後述するとおりの対応する接続端子109A〜10
9Cを有する。
プリング速度)FDACにおいて一連の動作サイクル(変
換サイクル)を実行する。FDACは、例えば、1億サン
プル/秒(100Mサンプル/秒)である。
力でタイミングクロック信号CLKを受信し、該タイミ
ングクロック信号CLKから導出された修正クロック信
号CKを出力する。クロック入力回路120は、例え
ば、デューティサイクル約50%のクロック信号CKが
クロック入力回路120から確実に出力されるようにす
るために、クロックバッファ回路、および/または、受
信されたクロック信号CLKをクリーンアップする回路
を含んでいてもよい。デューティサイクル約50%のク
ロック信号を提供するのに適した回路は、我々の同時係
属中の日本国特開2001−144617号公報(英国
特許公開GB−A−2356301号に対応)に記述さ
れており、その全体の内容をここに言及することにより
援用する。その代わりとして、もしくはそれに加えて、
クロック入力回路120は、修正クロック信号CKとし
て、受信されたクロック信号CLKより高い周波数もし
くはより低い周波数の信号を提供するための周波数逓倍
回路もしくは周波数分割回路を含んでいてもよい。
路装置(例えば、図3のデコーダ回路140およびラッ
チ回路150)の様々な要素にオンチップクロック信号
CKを分配するための、扇形配置の更なるクロックバッ
ファ回路を含んでいてもよい。クロック分配回路の一例
が、我々の同時係属中の日本国特開2001−1566
36号公報(英国特許公開GB−A−2356750号
に対応、例えば、図10を参照)に記述されており、そ
の全体の内容をここに言及することにより援用する。
に示す。デコーダ回路140は、上述のmビットディジ
タル入力ワードD1〜Dmを受信するために接続されて
いる。この実施例では、デコーダ回路140は、例え
ば、上で論じた図2の表に従い、それぞれディジタル入
力ワードに基づいてサモメタコード化信号T1〜Tnを
生成するn個のディジタル回路DC1〜DCnで構成さ
れた出力段階を有する。ラッチ回路150は、1組n個
のラッチ回路部分L1〜Lnを備える。各ラッチ回路部
分は、デコーダ回路140により生成されたサモメタコ
ード化信号T1〜Tnのそれぞれ対応する1つを受信す
るために接続されている。各ラッチ回路部分L1〜Ln
はまた、クロック信号CKを受信する。各ラッチ回路部
分L1〜Lnは、その出力において、デコーダ回路14
0により生成されたサモメタコード化信号T1〜Tnに
対応する刻時サモメタ信号TCK1〜TCKnの各々を
生成する。デコーダ回路140は、任意に、クロック信
号CKにより刻時される1組の入出力ラッチを具備でき
る。
チ回路170は、共に1組n個のアナログ回路AC1〜
ACnを備える。アナログ回路AC1〜ACnの各々
は、スイッチドライバと、さらに、以下に図6を参照し
て述べるとおりのスイッチを備え、刻時サモメタ信号T
CK1〜TCKnのそれぞれ対応する1つを受信する。
アナログ回路AC1〜ACnは各々、1つ以上のアナロ
グ出力端子を有し、該アナログ出力端子で生成された信
号が、1つ以上のアナログ出力信号を生成できるように
適宜組み合わされる。例えば、図1に示すとおり接続ラ
インを総和することにより電流が総和され得る。このよ
うなアナログ出力信号OUTAおよびOUTBが図1に
例示されている。これらの信号は、図3に、出力端子1
08に供給される信号OUTとして概略的に表されてい
る。
おけるセル1個のラッチ回路Lおよびアナログ回路AC
の構成例を示す。
マスター/スレーブ構成を有する差動Dタイプである。
図5の回路は、NANDゲート62および64で構成さ
れたマスターフリップフロップ60と、NANDゲート
68および70で構成されたスレーブフリップフロップ
66を有する。NANDゲート72および74は各々、
その一方の入力においてクロック信号CKを受信する
(図4)。ゲート72および74の他方の入力は、それ
ぞれ該回路のT入力および/T入力に接続されている。
T入力は、当該セルのディジタル回路DCにより生成さ
れたサモメタコード化信号Tを受信する。/T入力は、
サモメタコード化信号Tと相補的な信号/Tを受信す
る。ここで、信号/Tは、信号Tの反転信号であり、符
号”/”は各図面におけるバー(オーバー・バー)に対
応している。相補信号Tおよび/Tがこの実施例におい
て使用されるのは、信号Tの変化が信号/Tの相補的な
変化を伴うからで、それにより、入力ワードが変化する
ときに電源ラインに加えられるノイズは減じられる。但
し、望まれる場合、図5は、単独のT入力を有するよう
に変更でき、その場合には、該単独入力とゲート74の
関連入力の間に補助インバータ(図示されていない)が
設けられることになろう。
ロップ60の出力Mおよび/Mとスレーブフリップフロ
ップ66の入力の間に接続されたNANDゲート76お
よび78を含む。これらのゲート76および78は、イ
ンバータ80により生成されたクロック信号CKの反転
信号/CKを受信する。スレーブフリップフロップの出
力は、それぞれ相補的な出力信号TCKおよび/TCK
を生成する。
HIGHのとき、ゲート72および74は使用可能とな
り、マスターフリップフロップ60の出力Mおよび/M
はそれぞれ入力Tおよび/Tと同じ論理値を取らされ
る、すなわち、M=T、/M=/Tとなる。ゲート76
および78は使用不能となり、スレーブフリップフロッ
プ66は以前の状態に留まる。クロック信号CKがHI
GHからLOWに変わると、マスターフリップフロップ
60の入力がT入力および/T入力との接続を断たれる
と同時に、スレーブフリップフロップ66の入力はマス
ターフリップフロップ60の出力Mおよび/Mに結合さ
せられる。マスターフリップフロップ60は、そこで自
身の状態をスレーブフリップフロップ66に移転する。
マスターフリップフロップ60はこれで効果的に使用不
能にされるので、出力信号TCKおよび/TCKに更な
る変化は起こりえない。クロック信号CKの次の立ち上
がり縁において、スレーブフリップフロップ66はマス
ターフリップフロップ60との結合を断たれ、以前の状
態に留まり、マスターフリップフロップ60の方はもう
一度入力信号Tおよび/Tに追従する。
ナログ回路ACの各要素を示す。このアナログ回路AC
は、定電流源90および差動スイッチ回路92を備え
る。定電流源90および差動スイッチ回路92は、図3
に示すスイッチ回路170の一部を形成する。差動スイ
ッチ回路92は、第1および第2のPMOS電界効果形
トランジスタ(FET)S1およびS2を備える。トラ
ンジスタS1およびS2のそれぞれのソースは共通のノ
ードCNに接続されており、該ノードには電源90も接
続されている。トランジスタS1およびS2の各ドレイ
ンは、該回路の第1および第2の総和出力端子OUTA
およびOUTBに接続されている。この実施例では、全
てのセルの出力端子OUTAが相互接続されており、全
てのセルの出力端子OUTBが相互接続されている。
に、それぞれ対応するスイッチドライバ回路951およ
び952が接続されている。スイッチドライバ回路951
および952は、図3に示すスイッチドライバ回路16
0の一部を形成する。セルのラッチ回路Lにより生成さ
れた刻時サモメタ信号TCKおよび/TCK(例えば、
図5)は、それぞれスイッチドライバ回路951および
952の入力に加えられる。各スイッチドライバ回路
は、その受信した入力信号TCKおよび/TCKを緩衝
し、反転させ、それで、その関連するトランジスタS1
もしくはS2のためのスイッチング信号SW1もしくは
SW2を生成し、定常状態において該トランジスタS1
およびS2の一方がオン、他方がオフになるようにす
る。例えば、図2に示すとおり、入力信号TCKが高レ
ベル『H』を有し、入力信号/TCKが低レベル『L』
を有するとき、トランジスタS1のためのスイッチング
信号SW1(ゲートドライブ電圧)は低レベル『L』に
あって、該トランジスタがONであるように動作し、他
方、トランジスタS2のためのスイッチング信号SW2
(ゲートドライブ電圧)は高レベル『H』にあって、該
トランジスタがOFFであるように働く。従って、この
状態のとき、共通のノードCNに流れ込む電流Iは全
部、第1出力端子OUTAに通され、第2出力端子OU
TBにはまったく電流が向かわないということになる。
す状態から相補的に変化すると、トランジスタS1はO
FFに切り替わり、同時にトランジスタS2はONに切
り替わる。
などんな2進式サモメタデコーダ回路も使用することが
できる。いわゆるグローバルデコーダが入力ワードを2
組(または、二次元)以上のサモメタコード化信号(行
信号および列信号、または、行信号、列信号および深さ
信号と呼ぶ)にデコードする形の2段階デコードプロセ
スを使用してよい。その2組以上の信号を、それぞれセ
ルに対応する複数のローカルデコーダに供給するのであ
る。各ローカルデコーダは、グローバルデコーダにより
生成された組単位の小さい数(例えば、2組または3
組)の信号を受信し、デコードすることしか必要としな
い。かかるローカルデコーダは、それぞれサモメタコー
ド化信号の組に対応する2つ以上の次元において論理的
に(必ずしも、その上物理的に、とは限らない)配列さ
れたものとみなすことができる。ローカルデコーダは、
サモメタコード化信号の組によりアドレス指定され、単
純な組み合わせ論理素子を使って、それぞれ対応するセ
ルのための“ローカル(local)”サモメタコード化信
号を導出する。図4のディジタル回路DC1〜DCn
は、例えば、このようなローカルデコーダだけで構成さ
れていてよく、グローバルデコーダはこのディジタル回
路DC1〜DCnに対して外部の装置であってよい。2
段階サモメタデコードプロセスの詳細は、例えば、我々
の同時係属中の日本国特開平11−274935号公報
(英国特許公開GB−A−2333171号に対応)、
および、我々の同時係属中の欧州特許出願第01307
719.3号に記述されており、その全体の内容をここ
に言及することにより援用する。
は、我々の同時係属中の日本国特開平11−31766
7号公報(英国特許公開GB−A−2335097号に
対応)に詳述されている。
て、図3のDACの信号処理回路部分120A170
は、ともに受信された2進入力ワードD1〜Dm(入力
信号)に応じて出力信号OUTを生成する。出力信号の
生成は、クロック入力104で受信された(すなわち、
アナログ出力端子108で使用できる)タイミングクロ
ック信号CLKにより決められた時点で開始され、該ク
ロック信号CLKに関して遅延された時点で終了させら
れる。かかる遅延を、ここではクロック対サンプル(C
TS)遅延と呼び、次に図7のタイミングチャートを参
照して説明する。
されたタイミングクロック信号CLKは、図7の最上段
に示されている。DAC100は、クロック信号CLK
の連続サイクルに基づいて動作する。各サイクルは、C
LK信号の立ち上がり縁において始まる。これは、図7
に示すとおりで、CLK信号の第1の立ち上がり縁にお
いてサイクルi−1が終わって、次のサイクルiが始ま
り、CLK信号の第2の立ち上がり縁においてサイクル
iが終わって、次のサイクルi+1が始まる。
図3のクロック入力回路120およびクロック分配回路
130により処理、緩衝され、そこで、オンチップクロ
ック信号CKが生成され、該信号がデコーダ回路140
とラッチ回路150に分配される。この緩衝、処理およ
び分配により、クロックCKの立ち上がり縁は、受信さ
れたクロックCLKの立ち上がり縁に関してd1の分だ
け遅延させられ、クロックCKの立ち下がり縁は、受信
されたクロックCLKの立ち下がり縁に関してd1の分
だけ遅延させられる。
デコーダ回路140は、ディジタル入力端子102に存
在するディジタル入力ワードD1〜Dmをデコードする
デコード動作を開始し、そこで、サモメタコード化信号
T1〜Tnが生成されるようにする。デコード動作は、
代表的に、クロック周期相当分の処理時間を必要とし、
各動作の結果(すなわち、サモメタコード化信号T)
を、関連の入力ワードが受信されたのと同じクロックサ
イクルにおいて使用してはならない。また、デコーダ1
40がn個の相異なるサモメタコード化信号T1〜Tn
の各々をレディ状態で有する時間に不可避的に若干のず
れ、すなわちスキューがある。そのため、図7に示すと
おり、サモメタコード化信号Tは、最も速いT信号がレ
ディ状態である時点Fで始まって、最も遅いT信号がレ
ディ状態である時点Sで終わるまでのデータ遷移周期の
間に変化するであろうということしか分かっていない。
りに図3のデータ入力端子102にあるデータ入力ワー
ドD(i)は、オンチップクロック信号CKの立ち上が
り縁Aにおいてデコーダ回路140により処理され始め
るが、処理の結果は、次のクロックサイクルi+1にま
たがって時間Sだけレディ状態であることしか保証され
ない。図7のサイクルiにおいて生成された結果T(i
−1)は、クロックサイクルi−1において受信された
データ入力ワードD(i−1)に相関する。見て分かる
とおり、本例では、デコーダがデータ入力ワードD
(i)のデコードを終える前に、オンチップクロック信
号CKの立ち上がり縁Bの作用によりデコーダ回路14
0がデータ入力ワードD(i+1)のデコードを始めさ
せられるが、これが可能であるのは、デコーダが、我々
の同時係属中の日本国特開平11−250146号公報
(英国特許公開GB−A−2341287号に対応)に
記述されたとおりのパイプラインタイプ、すなわち、第
1パイプライン段階でグローバルデコーダを採用し、第
2パイプライン段階でローカルデコーダを採用するパイ
プラインタイプだからである。
サイクルi+1において、オンチップクロック信号CK
の立ち下がり縁Cの作用により、ラッチ回路150は、
デコーダ回路140により生成されたサモメタコード化
信号T(i)をラッチさせられ、短い時間d3の後、刻
時サモメタコード化信号TCK(i)がラッチ回路15
0の出力において使用可能となる。この遅延時間d3
は、図5を参照して上述したラッチ回路内のゲート動作
の遅延に起因する。新たな刻時サモメタコード化信号T
CK1〜TCKnがスイッチドライバ回路160の入力
において使用可能となった後、短い時間d4の遅れで、
新たなアナログ出力信号OUTがスイッチ回路170か
ら出力される。この遅延時間d4は、図6を参照して上
述したスイッチドライバ回路160内のスイッチドライ
バ951および952の動作の遅延とスイッチ回路170
内のスイッチS1およびS2の動作の遅延に起因する。
AC100には、全体のクロック対サンプル(CTS)
遅延に影響を及ぼす幾つかの信号処理回路部分がある。
本実施例では、かかる信号処理回路部分は次のとおりで
ある。(a)ともに遅延d2をCTS遅延に関与させる
クロック入力回路120およびクロック分配回路13
0、(b)遅延d3をCTS遅延に関与させるラッチ回
路150、および、(c)ともに遅延d4をCTS遅延
に関与させるスイッチドライバ回路160および、スイ
ッチ回路170。これで、CLK信号、および/また
は、CK信号が固定的なデューティサイクルを有すると
仮定し、サイクルiの始まりからクロック信号CLKの
立ち下がり縁(縁Cに相当)までの11/2クロックサイ
クル分の遅延が固定的な遅延であり、従って、いかなる
ジッターにも関与しないから、これは度外視できるとい
うように仮定すれば、合計CTS遅延時間はd2+d3
+d4である。
は、CK信号を発生させるのに使用される技術次第で
は、CLK信号、および/または、CK信号が実際には
固定的なデューティサイクル(例えば、50%)を有し
ないかもしれず、従って、遅延d2がサイクルごとによ
り大きい変動を見せるかもしれない。この理由から、ラ
ッチ回路150は、クロック信号CLK(または、該信
号から導出されたCKのような信号)の立ち上がり縁で
しか刻時されないのが望ましい。加えて、図7のタイミ
ングチャートでは、デコーダ回路140の出力に有効且
つ安定したサモメタコード化信号が出現するたびにクロ
ック信号CKの立ち下がり縁が都合よく現れるが、これ
は、あらゆる構成のデコーダ回路について、また、あら
ゆるクロック周波数について保証し得ることではない。
について図8および図9を参照して述べる。図8では、
図3を参照して先に述べた素子に対応する素子が、図3
におけるのと同じ参照番号により表されている。図8の
ラッチ回路150’は、以下に述べるとおり、図3のラ
ッチ回路150にわずかな変更を加えたものである。図
8の装置にはまた、オンチップクロック信号CKを受信
し、この受信したクロック信号CKを所定の量Δだけ遅
延させ、それで、遅延クロック信号CKDが生成される
ようにする、図9に示すとおりの遅延素子145が設け
られている。遅延クロック信号CKDの立ち上がり縁
は、図7のタイミングチャートを参照して述べた基本ク
ロック信号CKそのものの立ち下がり縁の代わりにサモ
メタコード化信号Tをラッチするのに使用される。遅延
素子145により導入された遅延Δは、ラッチ回路15
0’の所要のセットアップ時間とホールド時間が満たさ
れるようにセットすることができ、そうすることによ
り、サモメタコード化信号T1〜Tnの一貫した信頼で
きるラッチ動作が保証されることになる。
は、図5のラッチ回路におけるような受信クロック信号
の立ち下がり縁の代わりに、受信クロック信号の立ち上
がり縁でサモメタコード化信号T1〜Tnをラッチする
のに必要とされる。
0は、図7を参照して上述したとおりのCK信号の立ち
下がり縁よりむしろ(遅延)オンチップクロック信号C
Kの立ち上がり縁で刻時される利点を有するが、ラッチ
回路150’のための遅延クロック信号CKDがCK信
号の遅延により生成されることから、この場合、望まし
くないジッターがなおラッチ回路150’によりTCK
信号に導入される欠点がある。このジッターが生じるの
は、遅延時間Δが一定でなく、回路内のどこかで発生す
る電力の揺らぎ、ノイズ、寄生信号などに応じて変化す
るからである。ジッターの量は遅延時間Δの長さにほぼ
比例し、遅延時間Δの方はデコーダ回路140の伝搬時
間により決定される。遅延時間Δは数百ピコ秒程度であ
り得るから、結果的に生じるジッターは30ピコ秒程度
であり得る。
つが、図10に示すとおりの2段階のラッチ回路を設け
ることである。図10では、図8および図9を参照して
先に述べた素子に対応する素子が、図8および図3にお
けるのと同じ参照番号により表されている。図10の回
路は、図8の回路のラッチ回路150’に対応する第1
ラッチ回路を備える。本実施例における第1ラッチ回路
150’は、クロック信号CK2を受信するためのクロ
ック入力を有する。刻時されたサモメタ信号TCKは、
図8の回路におけると同様、第1ラッチ回路150’の
出力から送給される。
過半ラッチを備える第2ラッチ回路154を有する(代
わりに、エッジトリガ式の全ラッチを使用することも可
能であろう)。この第2ラッチ回路154は、第1ラッ
チ回路150’の出力からの刻時サモメタ信号を受信す
るための入力を有し、これが該第1ラッチ回路150’
の出力に接続されている。
号CK3を受信するために接続された入力も有する。ス
イッチドライバ回路160に加えられるサモメタ信号
は、第2ラッチ回路154の出力から送給される。第2
ラッチ回路154は、クロック信号CK3が高論理レベ
ル(H)にあるとき、透過状態である。
K2およびCK3を発生させるためのクロック発生回路
152を備える。クロック発生回路152は、図8の回
路の遅延素子145を含む。クロック発生回路152
は、さらに、インバータ155、第1NANDゲート1
56、第2NANDゲート157、第1バッファ15
8、および、第2バッファ159を含む。第2バッファ
159は反転バッファである。
を介してクロック信号CKを受信する。これで、遅延素
子145において、反転された上で、該クロック信号C
Kに関して遅延時間Δだけ遅延させられる遅延クロック
信号/CKDが生成される。この遅延クロック信号/C
KDは、NANDゲート156および157の各一方の
入力に送給される。第1NANDゲート156の他方の
入力は、高論理レベルHに永久的に結び付けられてい
る。第1NANDゲート156の出力信号はバッファ1
58で受信され、そこで緩衝されることによりCK2信
号が生成される。
CK信号を受信するために接続されている。第2NAN
Dゲート157の出力信号は、第2バッファ159で受
信され、そこで反転されることによりCK3信号が生成
される。
照して説明する。第1ラッチ回路150’は、各サイク
ルにおいてCK2の立ち上がり縁でトリガされる。第1
NANDゲート156の第2入力がHレベルに永久的に
結び付けられていることから、該ゲートは単純にインバ
ータとして機能し、従って、CK2は/CKD信号の反
転バージョンということになる。そこで、さかのぼって
図8を参照して述べると、CK2信号は単純に図8の回
路におけるCKD信号に対応する。従って、図8の回路
におけると同様、第1ラッチ回路150’の出力信号T
CKは、新たな入力ワードが受入れられた後の次のサイ
クルが開始した後、時間Δが経過するまで、変化しな
い。
59から該第2ラッチ回路に与えられたクロック信号C
K3により制御される。CK3信号は、CK信号と/C
KD信号が両方同時にHIGHであるとき、Hレベルに
なる。これは、各サイクルの始めの周期Δの間に起こ
る。従って、第2ラッチ回路154は、各サイクルの始
めの該周期Δの間だけ透過状態で、サイクルの残りの周
期の間は非透過状態である。
路154は、各サイクルにおいて第1ラッチ回路15
0’の出力信号TCKが遷移させられるときまで、決し
て透過状態にはならない。従って、CK3信号が立ち上
がる次のサイクルが始まるまで、かかる遷移は第2ラッ
チ回路154により記録されない。
0’の出力信号TCKは、図8の回路におけるとまった
く同じ仕方で遅延素子145の動作から生じるジッター
をこうむる。但し、このジッターは、以下に述べる理由
から、第2ラッチ回路154の出力信号TSに影響を及
ぼさない。第2ラッチ回路154は、CK3信号の立ち
上がり縁で透過状態になる。この信号が立ち上がる時期
を決定するのは、遅延素子145の動作でなく、CK信
号の立ち上がりである。CK3信号が立ち下がる時期だ
けは、遅延素子145が生成した遅延クロック信号/C
KDにより決定される。従って、CK3信号の立ち上が
り縁にはなおさらジッターは存在しないということにな
る。
在し、これが不可避的に第2ラッチ回路154の入力信
号TCKにジッターを生じさせる。しかしながら、信号
TCKが遷移させられる前、第2ラッチ回路154はホ
ールド状態に置かれているので、このジッターはまった
く無意味である。従って、該信号におけるジッターはT
S信号に伝わらない。第2ラッチ回路154が再び透過
状態にされるときまでに(次サイクルの始めに)、TC
K信号は沈静化し、第2ラッチ回路154が透過状態に
される瞬間には安定した状態にある。このときジッター
が生じないのは、TCK信号が固定されているのに対
し、CK2がLOWのまま留まるからである。
0の回路で同じ速度性能が得られるが、ジッター性能の
方も、遅延素子145がまったく存在しない場合と同じ
くらい良好である。更なる詳細は、第2ラッチ回路15
4の構成例を含めて、我々の同時係属中の日本国特開平
11−250146号公報(英国特許公開GB−A−2
341287号に対応)に開示されており、その全体の
内容をここに言及することにより援用する。図10およ
び図11の回路はなお、第2ラッチ回路154の動作か
ら生じる不可避の遅延d3’を伴う(但し、第2ラッチ
回路におけるラッチは全ラッチより高速の透過(半)ラ
ッチであり得るので、遅延d3’は図7の遅延d3より
小さい)。素子157および159(クロックゲート回
路)も、遅延d3’に関与する。また、遅延d1および
d4は、なお不可避的に存在するので、d1+d3’+
d4のCTS遅延全部が存在する。
々(または、図10および図11の回路の場合における
遅延d1、d3’およびd4の各々)は、当該回路部分
への給電に使用される電圧に左右される。CTS遅延に
関与する回路部分のどれか1つが供給電力を他の回路部
分のどれかと分け合うとき(たとえ、他の回路部分がそ
れ自体はCTS遅延に関与しなくても)、不可避的に、
CTS遅延は、そこで生じる電源電圧の何らかの変化、
例えば、前記他の回路部分の動作(特に高速スイッチン
グ動作)に起因する変化により影響されるという結果に
なる。
けるように)各々、CTS遅延に関与する回路部分が2
つ以上あるとき、さらに悪化する。この遅延に関与する
回路部分のどれか1つが他の回路部分のどれかと電源を
分け合うと、CTS遅延にとって変化する余地ができ
る。その上、遅延に関与する2つ以上の回路部分が同じ
電源を分け合うと、そのうちの1つの回路部分の動作に
起因する何らかの電源変化が不可避的に、同じ電源を分
け合う他の回路部分の各々に伝わり、その結果、CTS
遅延変化の点で深刻な“ノックオン(knock-on)”効果
が増大することになる。
の幾つかがセグメント化されてはいるが、各回路部分内
の相異なるセグメントが同じ電源を分け合うとき、事態
は特に深刻である。
クルへと変化していくと、どのような変化であれ、アナ
ログ出力信号にジッターを生じさせることになる。この
ジッターを減じるために、以下に述べるとおり様々な方
策がこれまで考えられてきたが、最も厳しいジッター性
能要件を満たす上で十分に効果的と言える方策は1つも
なかった。
して上述したように、CTS遅延の大きさ全体、および
/または、CTS遅延に関与する回路部分の数を減じよ
うというものである。上に指摘したとおり、この方策で
無くすことのできるジッターの範囲はもとより限られて
いる。
めの電力を、残りのIC部分の給電に使用される電源と
別個の外部電源から供給しようというものである。さら
に、トリプルウェル構造の採用により、ラッチ回路を、
残りの回路部分が中に形成されるウェルから物理的に切
り離して、それ独自のウェルの中に形成し、それで、ラ
ッチ回路への供給電力の絶縁を向上させることが可能で
ある。例えば、英国特許公開GB−A−2341287
号では、第2ラッチ回路の各要素は、第1ラッチ回路、
および、デコーダ回路のための電源と別個の外部(オフ
チップ)電源から給電される。しかしながら、クロック
分配回路は第2ラッチ回路と同じ電源を分け合うので、
遅延に関与する回路部分で、同じ電源を分け合うものが
少なくとも2つ存在することになる。また、第2ラッチ
回路の幾つかの要素は、第1ラッチ回路、および、デコ
ーダ回路と同じ外部電源から給電され、相当の数のゲー
トを有し、従って、該要素に供給される電力の電位に相
対的に大きい変化が生じることになる。
電源端子の数を増やす必要があることである。電源端子
の数が多いと、他の目的に使用できる端子の数が制限さ
れる上、ICパッケージの物理的サイズを大きくするこ
とが必要となる。また、相異なる電源が全て、代表的に
同じ外部電源から導出されることになり、IC端子に供
給される相異なる電力を別々に保つために、例えば、嵩
張る減結合コンポーネント、グラウンドプレーンもしく
は他の手間も費用もかかる方策を含めて、複雑な構成の
プリント回路基板が必要とされる。
ターの問題は、以前考えられた方策の欠点を伴うことな
く、供給された電圧をチップ内部で調整する独自のオン
チップ電源電圧レギュレータをもってCTS遅延に関与
する信号処理回路部分を少なくとも1つ設けることによ
り解消される。
回路130への給電を調整するために第1の内部電源電
圧レギュレータ110Aが設けられており、ラッチ回路
150への給電を調整するために第2の内部電源電圧レ
ギュレータ110Bが設けられており、スイッチドライ
バ回路160への給電を調整するために第3の内部電源
電圧レギュレータ110Cが設けられている。
チ回路150(または、150’)、および、スイッチ
ドライバ回路160が関与した遅延(図7の回路におけ
るd2、d3およびd4、もしくは、図10および図1
1の回路におけるd1、d3’およびd4)が電源変化
により受ける影響は著しく小さくなり、その結果、ジッ
ター性能は著しく向上する。
0およびスイッチ回路170も、それぞれジッター性能
をさらに向上させるために独自の別個の内部調整器を具
備することができよう。デコード結果の使い方次第で
は、デコーダ回路140に独自の別個の内部調整器を備
え付けることもまた有利であるかもしれない。例えば、
デコーダ回路140とスイッチドライバ回路160の間
に確固たるラッチ回路150がなく、代わりにデコーダ
回路自体がラッチ式出力を有するならば、デコーダ回路
140(または、その出力ラッチ)はその独自の別個の
内部調整器から利益を得ることになろう。
9(クロックゲート回路)がCTS遅延時間全体に関与
するので、両方の要素とも、ジッター性能をさらに向上
させるために独自の別個の内部調整器を具備することが
できよう。
ことが要求される回路(例えば、基準電圧用の予備調整
器)のために、もしくは、小さい信号を高い信号/ノイ
ズ比(SNR)で増幅する回路(例えば、低ノイズの可
聴周波数/無線周波数前置増幅器)のために、もしく
は、調整度の低い電源もしくはノイズの大きい電源を使
用する回路(例えば、可聴周波数/無線周波数増幅器)
のために内部(すなわちオンチップ)電源調整を設ける
ことは以前考えられていた。しかしながら、このような
内部電源調整を、データ変換器(例えば、ディジタル/
アナログ変換器やアナログ/ディジタル変換器)のよう
な高速混合信号回路のクロック/切り換えパスに応用す
ることは考えられていなかった。なぜなら、そのような
装置は、電源電圧に対する感度が一般的に低い(例え
ば、ECLの場合)、および/または、性能要件が低い
(例えば、ある種のCMOS装置の場合)からである。
電源電圧レギュレータ110の一例を示す。調整器11
0は、図12では点線で示されたとおりの2つの部分に
分割されている。点線の左側の部分は、集積回路装置1
00に含まれている(オンチップ)。点線の右側の部分
は、集積回路装置100の外部である(オフチップ)。
源電圧VDDから導出され、この基本調整電圧は次に緩
衝され、必要に応じてさらに調整され、それで、調整器
の出力ノードBにおいて所望の電流駆動能を有する調整
内部電源電圧VDD(reg)が生成される。基本調整
電圧は、図12に電圧源として概略的に示されている。
実際、これは例えば、周知の仕方で逆バイアスをかけた
ゼナーダイオードから導出されてよく、より望ましく
は、電源ノイズをうまく拒絶できるバンドギャップ基準
回路から導出されてよく、もしくは外部精密基準回路か
らさえ導出されてもよい。バッファ回路122は、演算
増幅器を含んでもよい。
周波数の増大に低落するので、その出力インピーダンス
が代表的には誘導性であるように見える。図12に示す
とおり、出力インピーダンスは、固定インダクタンスL
ampとして妥当な近似モデルにすることができる。事
実、実際のインダクタンスは固定されるのでなく、出力
電流(演算増幅器の相互コンダクタンスは電流と共に変
化するので)、温度などのファクターに応じて変化して
よい。
ファ回路122の出力ノードAと、調整電源電圧VDD
(reg)を出力する調整器出力ノードB(負荷ノー
ド)の間に直列接続されている。第2抵抗R2が、前記
ノードBとICの接続端子であるノードCの間に直列接
続されている。外部キャパシタCextが、ノードCと接
地線GNDの間に直列接続されている。
(reg)は次に信号処理回路に送られる。この信号処
理回路は、該調整器のノードBに接続することにより該
調整器により調整されている。図3について説明する
と、クロック分配回路130は第1調整器110Aのノ
ードBに接続されており、ラッチ回路150は第2調整
器110BのノードBに接続されており、スイッチドラ
イバ回路160は第3調整器110CのノードBに接続
されている。
処理回路が見せるインピーダンスの大きさZは、次式に
より与えられると見ることができる。
ンスZCの大きさ|ZC|、および、インダクタンスL
ampのインピーダンスZLの大きさ|ZL|と周波数ωと
の関係を対数目盛で概略的に示す。|ZC|は周波数の
増大につれて下がり、|ZL|は周波数の減少につれて
上がるので、ある周波数ωXのところで2つのインピー
ダンスの大きさは交わり、そこで両方ともインピーダン
ス値ZXを有する。
1=R2=Rと設定し、さらに、RをLとCの交わるイン
ピーダンス値ZXに等しいと設定することにより、図1
2のノードBで見られるインピーダンスZの大きさは次
のとおり減少する。
ば、当該信号処理回路に関してノードBは、周波数ωか
ら独立した、純粋に抵抗性の定インピーダンスを有する
ように見える。実際には無論、電源調整回路20におけ
る増幅器の出力インピーダンスは、固定したインダクタ
ンスLampにより精密にモデル化されないであろうし、
他の面においても理想的挙動からの逸脱があろうから、
ノードBインピーダンスは、周波数から独立した、完全
に抵抗性のインピーダンスということにはならないであ
ろう。
インダクタンスLampとキャパシタCextで構成されたL
C共振回路における減衰抵抗体として効果的に働く。上
述した定インピーダンスの場面は、R1およびR2の値が
LC共振回路にとって臨界的な減衰効果を与えるように
設定されたときに現れる。実際には、例えば、演算増幅
器のコンポーネント公差と非理想的挙動のため、回路を
臨界的な減衰効果を与えられる形に構成することが通常
確実に可能ではない。それゆえ、多少過剰気味の減衰
(例えば、Q公称値が0.3〜0.7の範囲内)が得ら
れるようにR1およびR2の値を設定し、それにより、コ
ンポーネント公差および他のファクターを見込んだ上で
不足減衰が生じないようにするのが望ましい。
に基づき、本発明の一実施例ではL ampはほぼ1μHで
ある。キャパシタCextは、任意のどんな値にも設定で
きるが、10nF〜1μFの範囲内であるのが望まし
い。Cextが10nFより小さいと、出力インピーダン
スZは過大となり、Cが1μFより大きいと、キャパシ
タは嵩張る上に費用がかかりすぎることになる。これが
交差インピーダンスの生じるケースであり、よって、抵
抗Rの値は3.16Ωである。多少過剰気味の減衰が得
られるように構成するためには、例えば、R値3.5Ω
の抵抗を使用することができる。
ンピーダンスZ(例えば、数オーム)を得るためには、
キャパシタはかなり大きいことが必要であり、そこでオ
フチップとされている。各内部調整器のための外部キャ
パシタは、対応するICの接続端子(ノードC)に接続
されている。これら対応する接続端子は、図3において
109A〜109Cとしてラベル付けされている。
電圧調整回路に加えられた更なる変更点および改良点
は、我々の同時係属中の日本国特開2001−1425
51号公報(英国特許公開GB−A−2356267号
に対応)の中に見つけることができ、その全体の内容を
ここに言及することにより援用する。
13を参照して上述したタイプでなければならないわけ
ではないが、周波数に依存しない低い出力インピーダン
スがこのような調整器により提供される点で該タイプが
有利であることは、理解されよう。高めの電圧がオンチ
ップで使用できるようにしておき、これを調整器が下方
調整できるようにすることが必要であるが、いずれにせ
よ頻発するのはこうしたケースであろう。例えば、“精
密アナログ(precision analog)”回路が使用するのは
3.3Vであるが、“高速スイッチング(high-speed s
witching)”回路が使用するのは2.5Vもしくは1.
8Vである。
理回路が独自の内部電源調整器を備えていることが本質
でないことも理解されよう。例えば、図3の実施例にお
いてクロック入力回路120はそのような電圧レギュレ
ータを備えていない。そのような信号処理回路部分のう
ち、独自の内部電源電圧レギュレータを備えているのが
1つだけであっても、有利さは確保されよう。
えば、ディジタル回路部分、ラッチ回路部分、アナログ
回路部分、および、クロック分配回路部分に別個の電源
電圧を加えることにより、さらに向上したジッター性能
を達成することが以前提案された。この場合、内部電源
電圧レギュレータが依然として有利である。例えば、図
14に示す本発明の他の実施例では、別個の3つの外部
電源が使用される。すなわち、(a)デコーダ回路14
0のための電源DIGITAL GND/VDD、
(b)ラッチ回路150のための電源LATCH GN
D/VDD、および、(c)スイッチ回路170のため
の電源ANALOG GND/VDDである。内部電源
電圧レギュレータ110Aおよび110Bは、外部電源電
圧LATCHGND/VDDを受けられるように接続さ
れており、他方、内部電源電圧レギュレータ110
Cは、外部電源電圧ANALOG GND/VDDを受
けられるように接続されている。ここで、参照符号20
0は、混合信号集積回路装置(DAC)を示している。
ら利益を得ることのできる信号処理回路が図3〜図14
を参照して上述したものだけに限らないことは、理解さ
れよう。例えば、クロック分配回路、クロックゲート回
路(例えば、図10におけるゲート157および15
9)、および、クロック対サンプル遅延が電源電圧の関
数である他の回路(例えば、大抵のCMOS回路)はど
れも、独自のオンチップ調整器を備え付けることができ
る。
た、電源に誘導された漏話を減じるのにも有用である。
例えば、高速DACの出力信号がその独自のクロックパ
スの電源電圧(または、等価である場合の遅延)に影響
する場合、これが高調波歪み(harmonic distortion)
および、相互変調歪み(intermodulation distortion)
の原因となる。この場合、クロック入力、バッファ、ク
ロック分配の各回路部分、および、DACは別個の電源
電圧レギュレータを使用するのが望ましいであろう。
にさえ起こるかもしれない。なぜなら、DAC出力が釣
り合わされていないかもしれないし、何らかの保護ダイ
オードもしくは他の寄生キャパシタンスを介して回路出
力と電源の間に結合が存在するかもしれないからである
(例えば、全体としてPMOSトランジスタを使用保護
回路がVDDに対して不可避の寄生キャパシタンスを有
することがある)。2つのDAC回路が同じ集積回路装
置に包含される場合、両DAC回路間に漏話が生じ、こ
れがSFDRを劣化させることがあり得るので、各DA
C回路は独自の電源電圧レギュレータを有することから
利益を得ることになろう。このような2つのDAC回路
を有する集積回路装置をもってすれば、両DAC回路に
共通して設けられたどんなクロック処理回路も、DAC
回路自体に内蔵されたクロック処理回路(例えば、クロ
ック入力回路部分、および/または、クロック分配回路
部分)のために設けられた別個の調整器に加えて独自の
電源電圧レギュレータを有するから利益を得ることにな
ろう。
器(DAC)集積回路装置との関連において述べた。D
ACでは、CTS遅延におけるジッター(遅延誤差)
が、アナログ出力信号に振幅誤差を導入する影響を有す
る。結果的に出力信号に歪みを生じさせるこのような振
幅誤差は、無論、入力信号(延いては出力信号)が変化
している場合にしか生じず、ジッターによる誤差は、こ
の変化する信号の周波数(または、等価である場合のス
キューレート)にほぼ比例する。
(ADC)にも当てはまり、そこでは、例えば、アナロ
グ入力信号のサンプリングが早すぎるか遅すぎるかする
と、結果的にサンプリング後のアナログ入力信号に振幅
誤差が生じ、これが不可避的にディジタル出力信号に伝
わるため、CTS遅延におけるジッターが相応の振幅誤
差影響も持つことがある。
(ADC)にも使用できる電圧蓄積回路の各要素を示
す。この電圧蓄積回路は、該回路の入力ノードINとス
トレージキャパシタ302の第1プレートの間に接続さ
れた入力スイッチ素子301を含む。キャパシタ302
の他方のプレートは、該回路の共通端子COMに接続さ
れている。該回路の出力ノードOUTから第1プレート
の電位Vcに応じて出力電圧Voを提供できるように、該
第1のプレートに高インピーダンス増幅器素子303が
接続されている。
プジェネレータ回路304およびセレクタ回路305を
含むスイッチドライバ部分310を備える。ブートスト
ラップジェネレータ回路304は、増幅器素子303の
出力端子に接続された入力を有する。ジェネレータ回路
304は、そのそれぞれの出力において、各々、出力端
子電位Voから一定の偏りを有する電位VhighおよびV
low(Vhigh>Vlow)を発生させる。これら2つの電位
は、入力スイッチ素子301をON状態およびOFF状
態に保つためにそのゲート電極に加えるのに適したレベ
ルである。
ク信号CKも受信するセレクタ回路305に入力として
加えられる。セレクタ回路305の出力は、入力スイッ
チ素子301のゲート電極に接続されている。セレクタ
回路305は、2つの電位V highとVlowの間のゲート
電極電位をクロック信号CKに応じて切り換える。ブー
トストラップ使用のスイッチドライバ部分310は、入
力スイッチ素子301をON状態に保つために該素子に
印加された電位が、入力端子電位Viに相対的に固定さ
れており、そのため、素子301がOFFに切り換えら
れるときに該素子により注入される電荷の量が入力端子
電位に関係なくほぼ一定であるという利点を有する。電
荷注入量が一定であるので、これが延いては、蓄積電圧
の誤差が一定であることにつながり、こうした誤差であ
れば、容易に補正することができる。
国特許公開GB−A−2270431号の中に見つける
ことができ、その全体の内容をここに言及することによ
り援用する。
て、相応のディジタル信号に変換すべきアナログ入力信
号をサンプリングし、ホールドするのに使用してよい。
この場合、各変換サイクルにおいて、入力スイッチ素子
301をそのON状態(サンプリング)からOFF状態
(ホールド)に切り換えることによりアナログ入力信号
の新たなサンプルが採取される。この切り換えは、外部
から与えられたクロック信号(タイミング信号)により
決定された時点で始められる。セレクタ回路305に加
えられるオンチップクロック信号CKは、例えば、クロ
ック入力回路部分(図示されていないが、図3のクロッ
ク入力回路部分120と同様)により外部から与えられ
たクロック信号CLKから導出され、クロック分配回路
部分(図示されていないが、図3のクロック入力回路部
分130と同様)によりADC内部に分配される。従っ
て、クロック入力回路部分、クロック分配回路部分およ
びスイッチドライバ部分310が、この場合の遅延関与
部を構成し、各遅延関与部が、当該の遅延関与部に印加
された電源電圧の変化による影響を受けるCTS遅延全
体に関与する。この理由により、本発明を具現するAD
Cでは、かかる遅延関与部の1つ以上、望ましくは各々
が、当該の遅延関与部に加えられる調整後の内部電源電
圧を外部電源電圧から導出するためにそれ独自の内部電
源電圧レギュレータを有する。また、増幅器素子303
がCTS遅延に関与してよく、よって、それ独自の内部
電源電圧レギュレータからも利益が得られよう。
は、英国特許公開GB−A−2270431号にも詳述
されているとおり、パイプライン式ADCの各パイプラ
イン段階において有利に使用することができる。パイプ
ライン段階当たり2つの電圧蓄積回路の各々が1つの遅
延関与部を備えるので、同一段階における2つの電圧蓄
積回路の各々にとって、それ独自の内部電源電圧レギュ
レータを1つ以上有することが望ましい。また、各段階
がそれ独自の内部電源電圧レギュレータを1つ以上有す
ることが望ましい。
きる。
設ける手法は、信号パスにおける遅延が信号処理回路部
分における遅延に決定的に左右され、且つ、その遅延が
該信号処理回路部分に印加された電源電圧に左右される
ような、該信号処理回路部分を有する他のタイプの集積
回路装置に適用できることが理解されよう。例えば、本
発明は、ディジタルミキサにも適用することができる。
出力信号を生成するように動作し、該出力信号の生成を
タイミング信号により決められた時点で開始すると共に
該タイミング信号に関して遅延時間分だけ遅延された時
点で終了させ、少なくとも1つの遅延関与部を含み、該
遅延関与部は、これに印加された電源電圧の変化により
影響された遅延時間に関与するようになっている信号処
理回路と、前記混合信号集積回路装置が外部電圧電源を
使ってそこから外部電源電圧を受け取るときに接続さ
れ、該外部電源電圧から前記遅延関与部に加えられる調
整後の内部電源電圧を導出するように動作し、さらに、
該混合信号集積回路装置内で前記調整後の内部電源電圧
以外の電圧が供給される少なくとも1つの回路部分を含
む、少なくとも1つの内部電源電圧レギュレータと、を
備えることを特徴とする混合信号集積回路装置。
回路装置において、前記信号処理回路は、それぞれが印
加された電源電圧の変化による影響を受ける遅延時間に
関与する複数の遅延関与部を含み、且つ、前記混合信号
集積回路装置は、該装置が外部電圧電源を使ってそこか
ら外部電源電圧を受け取ろうとするときにそれぞれ接続
され、該外部電源電圧から前記対応する遅延関与部に印
加される調整後の内部電源電圧を導出する、前記複数の
遅延関与部にそれぞれ対応する複数の内部電源電圧レギ
ュレータを備えることを特徴とする混合信号集積回路装
置。
信号集積回路装置において、前記内部電源電圧レギュレ
ータもしくは各内部電源電圧レギュレータは、前記遅延
関与部もしくは各遅延関与部だけ専用に給電することを
特徴とする混合信号集積回路装置。
記載の混合信号集積回路装置において、使用時に、少な
くとも2つの異なる外部電源電圧を受け取るように接続
され、該少なくとも2つの異なる外部電源電圧が前記信
号処理回路の相異なる回路部分の給電に使用されること
を特徴とする混合信号集積回路装置。
回路装置において、該混合信号集積回路装置は、外部電
源電圧当たり少なくとも1つの内部電源電圧レギュレー
タを備え、該内部電源電圧レギュレータは、少なくとも
1つの前記遅延関与部に印加された調整後の内部電源電
圧を前記外部電源電圧から導出することを特徴とする混
合信号集積回路装置。
信号集積回路装置において、前記少なくとも2つの外部
電源電圧の1つは、前記信号処理回路のディジタル回路
部分の給電に使用され、且つ、前記少なくとも2つの外
部電源電圧の他方もしくは他の1つは、前記信号処理回
路のアナログ回路部分の給電に使用されることを特徴と
する混合信号集積回路装置。
記載の混合信号集積回路装置において、前記遅延関与部
もしくは1つの遅延関与部は、クロック入力部分である
ことを特徴とする混合信号集積回路装置。
回路装置において、前記クロック入力部分は前記タイミ
ング信号を受信するように動作し、そこから少なくとも
1つの内部クロック信号を前記信号処理回路で使用する
ように導出することを特徴とする混合信号集積回路装
置。
記載の混合信号集積回路装置において、前記遅延関与部
もしくは1つの遅延関与部は、クロック分配部分である
ことを特徴とする混合信号集積回路装置。
積回路装置において、前記クロック分配部分は、前記信
号処理回路内部で前記タイミング信号から1つ以上のク
ロック信号を導出することを特徴とする混合信号集積回
路装置。
項に記載の混合信号集積回路装置において、前記遅延関
与部もしくは1つの遅延関与部は、ラッチ部分であるこ
とを特徴とする混合信号集積回路装置。
集積回路装置において、前記ラッチ部分は、クロック信
号により決定された時点で信号をラッチし、それによ
り、前記出力信号の生成に使用される刻時信号を生成す
ることを特徴とする混合信号集積回路装置。
項に記載の混合信号集積回路装置において、前記遅延関
与部もしくは1つの遅延関与部は、スイッチドライバ部
分であることを特徴とする混合信号集積回路装置。
集積回路装置において、前記スイッチドライバ部分は、
制御信号を受信すうように動作し、該受信した制御信号
における変化に応答してスイッチを開閉すべく該スイッ
チに使用する駆動信号を生成することを特徴とする混合
信号集積回路装置。
集積回路装置において、前記スイッチは、サンプル/ホ
ールド回路をサンプリング状態とホールド状態の間で切
り換えるように開閉されることを特徴とする混合信号集
積回路装置。
項に記載の混合信号集積回路装置において、前記遅延関
与部もしくは1つの遅延関与部は、電子スイッチ部分で
あることを特徴とする混合信号集積回路装置。
集積回路装置において、前記電子スイッチ部分は、前記
出力信号の全部もしくは一部の切り換えに使用されるこ
とを特徴とする混合信号集積回路装置。
項に記載の混合信号集積回路装置において、前記遅延関
与部もしくは1つの遅延関与部は、アナログ増幅器部分
であることを特徴とする混合信号集積回路装置。
項に記載の混合信号集積回路装置において、前記入力信
号はディジタル信号であり、且つ、前記出力信号はアナ
ログ信号であることを特徴とする混合信号集積回路装
置。
項に記載の混合信号集積回路装置において、前記入力信
号はアナログ信号であり、且つ、前記出力信号はディジ
タル信号であることを特徴とする混合信号集積回路装
置。
項に記載の混合信号集積回路装置において、前記信号処
理回路は一連の処理を実行すべく反復動作し、該各処理
サイクルにおいて1つの出力信号が生成されることを特
徴とする混合信号集積回路装置。
項に記載の混合信号集積回路装置において、前記信号処
理回路の少なくとも1つの回路部分は、組み合わされ
て、前記受信された入力信号に応じて前記出力信号を生
成する複数の回路セグメントに分割されていることを特
徴とする混合信号集積回路装置。
集積回路装置において、前記1つ以上の遅延関与部は、
前記複数の回路セグメントに含まれることを特徴とする
混合信号集積回路装置。
項に記載の混合信号集積回路装置において、前記信号処
理回路の少なくとも1つの回路部分は、パイプライン方
式により前記受信された入力信号に応じて前記出力信号
を生成する一連のパイプライン段階に分割されているこ
とを特徴とする混合信号集積回路装置。
集積回路装置において、前記パイプライン段階の少なく
とも1つは、前記遅延関与部の1つ以上を備えることを
特徴とする混合信号集積回路装置。
集積回路装置において、各パイプライン段階は、前記遅
延関与部の1つ以上を備えることを特徴とする混合信号
集積回路装置。
項に記載の混合信号集積回路装置において、前記内部電
源電圧レギュレータもしくは各内部電源電圧レギュレー
タは、その出力インピーダンスの周波数依存の変化を低
減する手段を有することを特徴とする混合信号集積回路
装置。
集積回路装置において、インピーダンスの変化を低減す
る手段は、前記外部電源電圧から導出された調整電源電
圧を受け取るための入力を有し、且つ、インピーダンス
の有効誘導性成分が前記内部電源電圧レギュレータによ
り給電される遅延関与部の所望の動作周波数範囲内に存
する出力を有する基準電圧増幅器と、前記基準電圧増幅
器の出力と前記遅延関与部が接続された調整器の出力ノ
ードとの間に予め選択された抵抗が接続された第1抵抗
素子と、前記混合信号集積回路装置の使用時に、予め選
択されたキャパシタンスを有する外部キャパシタ手段が
接続される接続端子と、前記出力ノードと前記接続端子
との間に予め選択された抵抗が接続された第2抵抗素子
と、を備えることを特徴とする混合信号集積回路装置。
項に記載の混合信号集積回路装置において、2組以上の
前記信号処理回路を備え、該各組は、調整後の内部電源
電圧を当該組の信号処理回路における少なくとも1つ以
上の遅延関与部に印加するために少なくとも1つの内部
電源電圧レギュレータを有することを特徴とする混合信
号集積回路装置。
集積回路装置において、前記信号処理回路の各組は、1
つのディジタル/アナログ変換器またはアナログ/ディ
ジタル変換器を備えることを特徴とする混合信号集積回
路装置。
ば、ディジタル/アナログ変換器などのセグメント化混
合信号回路におけるノイズ整形を改善することができ
る。
す図である。
れたサモメタコード化信号をまとめた表を示す図であ
る。
C)の各要素を示すブロック図である。
ク図である。
ある。
れるタイミングチャートである。
延素子を含む本発明を具現するDACの各要素を示す図
である。
ング図である。
るDACの各要素を示す図である。
イミング図である。
器の一構成例を示す図である。
ンピーダンス変化のグラフを示す図である。
回路装置(DAC)の各要素を示すブロック図である。
回路装置(ADC)の各要素を示す図である。
ル/アナログ変換器:DAC) 2;21〜2n…電流源(回路セグメント) 41〜4n…差動スイッチ回路(回路セグメント) 6…2進式サモメタデコーダ 102…ディジタル入力 104…クロック入力 106…電源電圧端子 107…接地(GND)端子 108…アナログ出力 109A〜109C…接続端子 110;110A,110B,110C…電源電圧レギュレ
ータ 120…クロック入力回路 122…バッファ回路 130…クロック分配回路 140…デコーダ回路 145…遅延素子 150…ラッチ回路 150’…第1ラッチ回路(ラッチ回路) 154…第2ラッチ回路 160…スイッチドライバ回路 170…スイッチ回路 301…入力スイッチ素子 302…ストレージキャパシタ 303…高インピーダンス増幅器素子 304…ブートストラップジェネレータ回路 305…セレクタ回路 310…スイッチドライバ部分
Claims (10)
- 【請求項1】 受信された入力信号に応じて出力信号を
生成するように動作し、該出力信号の生成をタイミング
信号により決められた時点で開始すると共に該タイミン
グ信号に関して遅延時間分だけ遅延された時点で終了さ
せ、少なくとも1つの遅延関与部を含み、該遅延関与部
は、これに印加された電源電圧の変化により影響された
遅延時間に関与するようになっている信号処理回路と、 前記混合信号集積回路装置が外部電圧電源を使ってそこ
から外部電源電圧を受け取るときに接続され、該外部電
源電圧から前記遅延関与部に加えられる調整後の内部電
源電圧を導出するように動作し、さらに、該混合信号集
積回路装置内で前記調整後の内部電源電圧以外の電圧が
供給される少なくとも1つの回路部分を含む、少なくと
も1つの内部電源電圧レギュレータと、を備えることを
特徴とする混合信号集積回路装置。 - 【請求項2】 請求項1に記載の混合信号集積回路装置
において、 前記信号処理回路は、それぞれが印加された電源電圧の
変化による影響を受ける遅延時間に関与する複数の遅延
関与部を含み、且つ、 前記混合信号集積回路装置は、該装置が外部電圧電源を
使ってそこから外部電源電圧を受け取ろうとするときに
それぞれ接続され、該外部電源電圧から前記対応する遅
延関与部に印加される調整後の内部電源電圧を導出す
る、前記複数の遅延関与部にそれぞれ対応する複数の内
部電源電圧レギュレータを備えることを特徴とする混合
信号集積回路装置。 - 【請求項3】 請求項1または2に記載の混合信号集積
回路装置において、前記内部電源電圧レギュレータもし
くは各内部電源電圧レギュレータは、前記遅延関与部も
しくは各遅延関与部だけ専用に給電することを特徴とす
る混合信号集積回路装置。 - 【請求項4】 請求項1〜3のいずれか1項に記載の混
合信号集積回路装置において、使用時に、少なくとも2
つの異なる外部電源電圧を受け取るように接続され、該
少なくとも2つの異なる外部電源電圧が前記信号処理回
路の相異なる回路部分の給電に使用されることを特徴と
する混合信号集積回路装置。 - 【請求項5】 請求項4に記載の混合信号集積回路装置
において、該混合信号集積回路装置は、外部電源電圧当
たり少なくとも1つの内部電源電圧レギュレータを備
え、該内部電源電圧レギュレータは、少なくとも1つの
前記遅延関与部に印加された調整後の内部電源電圧を前
記外部電源電圧から導出することを特徴とする混合信号
集積回路装置。 - 【請求項6】 請求項4または5に記載の混合信号集積
回路装置において、前記少なくとも2つの外部電源電圧
の1つは、前記信号処理回路のディジタル回路部分の給
電に使用され、且つ、前記少なくとも2つの外部電源電
圧の他方もしくは他の1つは、前記信号処理回路のアナ
ログ回路部分の給電に使用されることを特徴とする混合
信号集積回路装置。 - 【請求項7】 請求項1〜6のいずれか1項に記載の混
合信号集積回路装置において、前記信号処理回路の少な
くとも1つの回路部分は、パイプライン方式により前記
受信された入力信号に応じて前記出力信号を生成する一
連のパイプライン段階に分割されていることを特徴とす
る混合信号集積回路装置。 - 【請求項8】 請求項1〜7のいずれか1項に記載の混
合信号集積回路装置において、前記内部電源電圧レギュ
レータもしくは各内部電源電圧レギュレータは、その出
力インピーダンスの周波数依存の変化を低減する手段を
有することを特徴とする混合信号集積回路装置。 - 【請求項9】 請求項8に記載の混合信号集積回路装置
において、インピーダンスの変化を低減する手段は、 前記外部電源電圧から導出された調整電源電圧を受け取
るための入力を有し、且つ、インピーダンスの有効誘導
性成分が前記内部電源電圧レギュレータにより給電され
る遅延関与部の所望の動作周波数範囲内に存する出力を
有する基準電圧増幅器と、 前記基準電圧増幅器の出力と前記遅延関与部が接続され
た調整器の出力ノードとの間に予め選択された抵抗が接
続された第1抵抗素子と、 前記混合信号集積回路装置の使用時に、予め選択された
キャパシタンスを有する外部キャパシタ手段が接続され
る接続端子と、 前記出力ノードと前記接続端子との間に予め選択された
抵抗が接続された第2抵抗素子と、を備えることを特徴
とする混合信号集積回路装置。 - 【請求項10】 請求項1〜9のいずれか1項に記載の
混合信号集積回路装置において、2組以上の前記信号処
理回路を備え、該各組は、調整後の内部電源電圧を当該
組の信号処理回路における少なくとも1つ以上の遅延関
与部に印加するために少なくとも1つの内部電源電圧レ
ギュレータを有することを特徴とする混合信号集積回路
装置。
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