JPH05291951A - オート・ゼロ回路 - Google Patents
オート・ゼロ回路Info
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- JPH05291951A JPH05291951A JP9615792A JP9615792A JPH05291951A JP H05291951 A JPH05291951 A JP H05291951A JP 9615792 A JP9615792 A JP 9615792A JP 9615792 A JP9615792 A JP 9615792A JP H05291951 A JPH05291951 A JP H05291951A
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- JP
- Japan
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- voltage
- level
- signal
- offset
- positive
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Abstract
(57)【要約】
【目的】 アナログ・デイジタル変換回路で使用するオ
ート・ゼロ回路に関し、初期状態でオフセット電圧が大
きくずれた時、オフセット電圧調整時間の短縮を図るこ
とを目的とする。 【構成】 リセット信号が印加した際、Ａ／Ｄ変換器か
ら出力する最上位ビットを除く上位所定ビット数のデイ
ジタル信号の論理和がＨレベルの時はＨレベル、論理和
がＬレベルの時はＬレベルの論理信号を送出する論理手
段５と、Ｈレベルの論理信号と正側、または負側オーバ
ーフロー信号が印加している間、第１のオフセット調整
電圧のステップ幅よりも大きいステップ幅を持つ第２の
オフセット調整電圧を送出するが、該論理信号がＬレベ
ルになれば、該第１のオフセット調整電圧を送出するＤ
／Ａ変換手段６と、印加する論理信号がＨレベルの間、
フイルタの入力側を接地するスイッチ部分７とを付加す
るように構成する。
ート・ゼロ回路に関し、初期状態でオフセット電圧が大
きくずれた時、オフセット電圧調整時間の短縮を図るこ
とを目的とする。 【構成】 リセット信号が印加した際、Ａ／Ｄ変換器か
ら出力する最上位ビットを除く上位所定ビット数のデイ
ジタル信号の論理和がＨレベルの時はＨレベル、論理和
がＬレベルの時はＬレベルの論理信号を送出する論理手
段５と、Ｈレベルの論理信号と正側、または負側オーバ
ーフロー信号が印加している間、第１のオフセット調整
電圧のステップ幅よりも大きいステップ幅を持つ第２の
オフセット調整電圧を送出するが、該論理信号がＬレベ
ルになれば、該第１のオフセット調整電圧を送出するＤ
／Ａ変換手段６と、印加する論理信号がＨレベルの間、
フイルタの入力側を接地するスイッチ部分７とを付加す
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・デイジタル
変換回路で使用するオート・ゼロ回路に関するものであ
る。
変換回路で使用するオート・ゼロ回路に関するものであ
る。
【０００２】PCM 符号化装置内のアナログ・デイジタル
変換回路では、演算増幅回路のオフセット電圧を０にす
る為、オート・ゼロ回路が設けられている。しかし、オ
フセット調整電圧のステップ幅が常に一定である為、オ
フセット電圧が大きい初期段階ではオフセット電圧の調
整が完了する迄に時間がかかる。
変換回路では、演算増幅回路のオフセット電圧を０にす
る為、オート・ゼロ回路が設けられている。しかし、オ
フセット調整電圧のステップ幅が常に一定である為、オ
フセット電圧が大きい初期段階ではオフセット電圧の調
整が完了する迄に時間がかかる。
【０００３】そこで、初期状態でオフセット電圧が大き
くずれた時、オフセット電圧調整時間の短縮を図ること
が必要である。
くずれた時、オフセット電圧調整時間の短縮を図ること
が必要である。
【０００４】
【従来の技術】図４は従来例の構成図、図５は図４の動
作説明図で、(a) は図４中のデイジタル・アナログ変換
器の構成図、(b) は図４中のフイルタ内の加算部分の構
成図である。
作説明図で、(a) は図４中のデイジタル・アナログ変換
器の構成図、(b) は図４中のフイルタ内の加算部分の構
成図である。
【０００５】以下、図５を参照して、図４の動作を説明
する。先ず、演算増幅回路を用いて構成したフイルタ１
は、入力したアナログ信号中の不要成分を除去してアナ
ログ・デイジタル変換器( 以下、A/D 変換器と省略す
る) ２に送出する。そこで、A/D 変換器２は、ｍビット
のデイジタル信号に変換するが、変換されたデイジタル
信号の最上位ビットである符号ビットをアップ・ダウン
カウンタ（以下、U/D カウンタと省略する）３に送出す
る。
する。先ず、演算増幅回路を用いて構成したフイルタ１
は、入力したアナログ信号中の不要成分を除去してアナ
ログ・デイジタル変換器( 以下、A/D 変換器と省略す
る) ２に送出する。そこで、A/D 変換器２は、ｍビット
のデイジタル信号に変換するが、変換されたデイジタル
信号の最上位ビットである符号ビットをアップ・ダウン
カウンタ（以下、U/D カウンタと省略する）３に送出す
る。
【０００６】U/D カウンタは、符号ビットが正であれば
アップカウントを行い、負であればダウンカウントを行
なうが、正と負のカウント数の差が設定した値以上にな
った時、正側オーバーフロー信号、または負側オーバー
フロー信号を出力する。
アップカウントを行い、負であればダウンカウントを行
なうが、正と負のカウント数の差が設定した値以上にな
った時、正側オーバーフロー信号、または負側オーバー
フロー信号を出力する。
【０００７】例えば、U/D カウンタが32進カウンタの
時、カウント数16を基準とし、８KHz周期で基準から＋1
6カウントしたら正側オーバーフロー信号を、基準から
−16カウントしたら負側オーバーフロー信号を送出す
る。
時、カウント数16を基準とし、８KHz周期で基準から＋1
6カウントしたら正側オーバーフロー信号を、基準から
−16カウントしたら負側オーバーフロー信号を送出す
る。
【０００８】ここで、PCM 符号化装置は、一般にサンプ
リング信号の周波数を８KHz としているので、U/D カウ
ンタのオーバーフロー信号を送出する時のカウント数を
上記の様に16と決めておくと、１の符号ビットが16回連
続した時にオーバーフロー信号が送出することになる。
リング信号の周波数を８KHz としているので、U/D カウ
ンタのオーバーフロー信号を送出する時のカウント数を
上記の様に16と決めておくと、１の符号ビットが16回連
続した時にオーバーフロー信号が送出することになる。
【０００９】なお、８KHz の周期で16回繰り返した時、
125 μs ×16＝２msとなり、２msを半周期とする信号は
250 Hzとなることから、オーバーフロー信号は最高250
Hzのタイミングで発生されることになる。
125 μs ×16＝２msとなり、２msを半周期とする信号は
250 Hzとなることから、オーバーフロー信号は最高250
Hzのタイミングで発生されることになる。
【００１０】一般に、音声信号は300Hz 〜３KHz が可聴
域とされている為、上記の場合はオフセット電圧の修正
タイミングが300Hz を越えると雑音になるので、300Hz
を越えない様に、最高でも250Hz になる様にU/D カウン
タの段数を決定している。
域とされている為、上記の場合はオフセット電圧の修正
タイミングが300Hz を越えると雑音になるので、300Hz
を越えない様に、最高でも250Hz になる様にU/D カウン
タの段数を決定している。
【００１１】さて、U/D カウンタ３では、オーバーフロ
ーが発生した場合、正側か負側かを判断して、正側であ
ればオフセット電圧が高くなる方向に、負側であればオ
フセット電圧が低くなる方向にデイジタル・アナログ変
換器( 以下、D/U 変換器と省略する) の出力を変化させ
る。
ーが発生した場合、正側か負側かを判断して、正側であ
ればオフセット電圧が高くなる方向に、負側であればオ
フセット電圧が低くなる方向にデイジタル・アナログ変
換器( 以下、D/U 変換器と省略する) の出力を変化させ
る。
【００１２】この為、図５(a) に示す様に、正側オーバ
ーフロー信号の時はスイッチSW1 を実線の状態にして V
H ( ハイレベル固定電圧) を選択してオフセット電圧が
高くなる様にし、負側オーバーフロー信号の時はスイッ
チSW1 を点線の状態にして V L ( ローレベル固定電圧)
を選択してオフセット電圧が低くなる様にする。
ーフロー信号の時はスイッチSW1 を実線の状態にして V
H ( ハイレベル固定電圧) を選択してオフセット電圧が
高くなる様にし、負側オーバーフロー信号の時はスイッ
チSW1 を点線の状態にして V L ( ローレベル固定電圧)
を選択してオフセット電圧が低くなる様にする。
【００１３】なお、スイッチSW2 は、正側/ 負側オーバ
ーフロー信号が印加した後、所定のτ時間経過したら点
線側に切り替えるが、演算増幅器41の出力電圧( オフセ
ット調整電圧) V OUT1は VOUT1＝ VIN・[ R2/(R1＋R2)]・(C1/C2) (1) となるが、このオフセット調整電圧は図５(b) に示す様
に、フイルタを構成する最終段演算増幅器の (＋) 端子
に加算器12を介して加える。
ーフロー信号が印加した後、所定のτ時間経過したら点
線側に切り替えるが、演算増幅器41の出力電圧( オフセ
ット調整電圧) V OUT1は VOUT1＝ VIN・[ R2/(R1＋R2)]・(C1/C2) (1) となるが、このオフセット調整電圧は図５(b) に示す様
に、フイルタを構成する最終段演算増幅器の (＋) 端子
に加算器12を介して加える。
【００１４】なお、 VINはSW1 の状態により VH ,VL で
ある。
ある。
【００１５】
【発明が解決しようとする課題】ここで、オフセット電
圧の調整は通常、最小ビットの1/2 以下の電圧をステッ
プ幅としている為、初期状態においてオフセット電圧が
大きく発生している時は、上記の様に250Hz 毎の調整で
は時間がかかると云う問題がある。
圧の調整は通常、最小ビットの1/2 以下の電圧をステッ
プ幅としている為、初期状態においてオフセット電圧が
大きく発生している時は、上記の様に250Hz 毎の調整で
は時間がかかると云う問題がある。
【００１６】本発明は初期状態でオフセット電圧が大き
くずれた時、オフセット電圧調整時間の短縮を図ること
を目的とする。
くずれた時、オフセット電圧調整時間の短縮を図ること
を目的とする。
【００１７】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。図中、１は演算増幅回路を用いて構成したフ
イルタ、２はアナログ・デイジタル変換器、３はアナロ
グ・デイジタル変換器から出力する最上位ビットが正の
時にアップカウントし、負の時にダウンカウントして、
正と負のカウント数の差が所定値以上になった時、正側
オバーフロー信号、または負側オーバーフロー信号を送
出するアップ・ダウンカウンタである。
図を示す。図中、１は演算増幅回路を用いて構成したフ
イルタ、２はアナログ・デイジタル変換器、３はアナロ
グ・デイジタル変換器から出力する最上位ビットが正の
時にアップカウントし、負の時にダウンカウントして、
正と負のカウント数の差が所定値以上になった時、正側
オバーフロー信号、または負側オーバーフロー信号を送
出するアップ・ダウンカウンタである。
【００１８】５はアナログ・デイジタル変換器から出力
するｍビットのデイジタル信号のうち、最上位ビットを
除く上位所定ビット数のデイジタル信号の論理和がＨレ
ベルの時はＨレベルの論理信号を、論理和がＬレベルの
時はＬレベルの論理信号を送出する論理手段である。
するｍビットのデイジタル信号のうち、最上位ビットを
除く上位所定ビット数のデイジタル信号の論理和がＨレ
ベルの時はＨレベルの論理信号を、論理和がＬレベルの
時はＬレベルの論理信号を送出する論理手段である。
【００１９】６はＨレベルの論理信号と正側、または負
側オーバーフロー信号が印加している間、第１のオフセ
ット調整電圧のステップ幅よりも大きいステップ幅を持
つ第２のオフセット調整電圧を送出するが、論理信号が
Ｌレベルになれば、第１のオフセット調整電圧を送出す
るデイジタル・アナログ変換手段である。
側オーバーフロー信号が印加している間、第１のオフセ
ット調整電圧のステップ幅よりも大きいステップ幅を持
つ第２のオフセット調整電圧を送出するが、論理信号が
Ｌレベルになれば、第１のオフセット調整電圧を送出す
るデイジタル・アナログ変換手段である。
【００２０】７は印加する論理信号がＨレベルの間、フ
イルタの入力側を接地するスイッチ部分である。
イルタの入力側を接地するスイッチ部分である。
【００２１】
【作用】初期状態において、オフセット電圧が大きくず
れている場合、従来技術では最小ビットの1/2 以下のス
テップ幅を持つ電圧( これを第１のオフセット調整電圧
と云う）でオフセット電圧の調整を行なっていたが、本
発明では第１のオフセット調整電圧のステップ幅よりも
大きいステップ幅を持つ第２のオフセット調整電圧でオ
フセット電圧を調整する様にした。
れている場合、従来技術では最小ビットの1/2 以下のス
テップ幅を持つ電圧( これを第１のオフセット調整電圧
と云う）でオフセット電圧の調整を行なっていたが、本
発明では第１のオフセット調整電圧のステップ幅よりも
大きいステップ幅を持つ第２のオフセット調整電圧でオ
フセット電圧を調整する様にした。
【００２２】なお、調整後はオフセット電圧のずれは小
さいので、従来例と同様に第１のオフセット調整電圧で
オフセット電圧を調整する。これにり、初期状態でオフ
セット電圧が大きくずれた時、オフセット電圧調整時間
の短縮を図ることができる。
さいので、従来例と同様に第１のオフセット調整電圧で
オフセット電圧を調整する。これにり、初期状態でオフ
セット電圧が大きくずれた時、オフセット電圧調整時間
の短縮を図ることができる。
【００２３】
【実施例】図２は本発明の実施例の構成図、図３は図２
の動作説明図で、(a) は図２中のデイジタル・アナログ
変換器の構成図、(b) は論理回路の構成図、(c) は(b)
の動作説明図である。
の動作説明図で、(a) は図２中のデイジタル・アナログ
変換器の構成図、(b) は論理回路の構成図、(c) は(b)
の動作説明図である。
【００２４】なお、図３(c) の左側の符号は、図３(b)
中の同じ符号の部分の波形を示す。また、全図を通じて
同一符号は同一対象物を示す。ここで、ORゲート51, 論
理回路52は論理手段５の構成部分である。
中の同じ符号の部分の波形を示す。また、全図を通じて
同一符号は同一対象物を示す。ここで、ORゲート51, 論
理回路52は論理手段５の構成部分である。
【００２５】以下、図３を参照して図２の動作を説明す
るが、初期状態でオフセット電圧が大きくずれていると
する。なお、上記で詳細説明した部分については、概略
説明し、本発明の部分について詳細説明する。
るが、初期状態でオフセット電圧が大きくずれていると
する。なお、上記で詳細説明した部分については、概略
説明し、本発明の部分について詳細説明する。
【００２６】先ず、アナログ・デイジタル変換器（以
下、A/D 変換器と省略する) ２は、ｍビットのデイジタ
ル出力を外部に送出するが、このうち、最上位は符号ビ
ットとしてアップ・ダウンカウンタ（以下、U/D カウン
タと省略する) に、最上位ビットを除く, 上位３ビット
( B2, B3, B4) はORゲート51に送出する。
下、A/D 変換器と省略する) ２は、ｍビットのデイジタ
ル出力を外部に送出するが、このうち、最上位は符号ビ
ットとしてアップ・ダウンカウンタ（以下、U/D カウン
タと省略する) に、最上位ビットを除く, 上位３ビット
( B2, B3, B4) はORゲート51に送出する。
【００２７】U/D カウンタ３は、上記の様に、８KHz 間
隔で、印加された符号ビットの状態に対応してアップカ
ウント, ダウンカウントし、正と負のカウント数の差
が、例えば16になった時、正側オーバーフスー信号、ま
たは負側オーバーフロー信号を送出する。
隔で、印加された符号ビットの状態に対応してアップカ
ウント, ダウンカウントし、正と負のカウント数の差
が、例えば16になった時、正側オーバーフスー信号、ま
たは負側オーバーフロー信号を送出する。
【００２８】また、ORゲート51は、上位３ビットのう
ち、少なくとも１ビットが１であれば１を論理回路52に
送出する。論理回路52は、図３(b) に示す様にクリア端
子付きフリップフロップ( 以下、FFと省略する) 521 と
AND ゲート522 から構成されていて、ORゲートからの１
がFF 521の端子CKとAND ゲート522 に加えられるので、
AND ゲート522 はオン状態となる。
ち、少なくとも１ビットが１であれば１を論理回路52に
送出する。論理回路52は、図３(b) に示す様にクリア端
子付きフリップフロップ( 以下、FFと省略する) 521 と
AND ゲート522 から構成されていて、ORゲートからの１
がFF 521の端子CKとAND ゲート522 に加えられるので、
AND ゲート522 はオン状態となる。
【００２９】今、FF 521の端子D と端子CLR に、図３
(c)-に示すリセット信号( オフセット調整開始を示す
信号) が印加すると、FF 521がクリアされる為に端子反
転Q から１を出力する。この１はオン状態のAND ゲート
522 を介してスイッチSW4 とD/A 変換器６に加えられる
( 図３(c)-〜参照) 。
(c)-に示すリセット信号( オフセット調整開始を示す
信号) が印加すると、FF 521がクリアされる為に端子反
転Q から１を出力する。この１はオン状態のAND ゲート
522 を介してスイッチSW4 とD/A 変換器６に加えられる
( 図３(c)-〜参照) 。
【００３０】これにより、フイルタの入力側が接地され
る。また、D/A 変換器６は、図３(a) に示す様に、スイ
ッチSW1 〜SW3,抵抗R1〜R3, コンデンサC1, C2と演算増
幅器61から構成されるが、スイッチSW3 は実線の状態に
なり、抵抗R3を選択するので、演算増幅器61が出力する
第２のオフセット調整電圧 VOUT2は下記の様になる。
る。また、D/A 変換器６は、図３(a) に示す様に、スイ
ッチSW1 〜SW3,抵抗R1〜R3, コンデンサC1, C2と演算増
幅器61から構成されるが、スイッチSW3 は実線の状態に
なり、抵抗R3を選択するので、演算増幅器61が出力する
第２のオフセット調整電圧 VOUT2は下記の様になる。
【００３１】VOUT2＝ VIN・[ R3/(R1＋R3)]・(C1/C2)
(2) 但し、R3＞R2である。これにより、論理回路から、上記
の第１のオフセット調整電圧 VOUT1よりも大きなステッ
プ幅でオフセット電圧の調整が行なわれるので、短い調
整時間で上位３ビットは図３(c) に示す様に０となり、
図３(a) のスイッチSW3 は点線の状態となって抵抗R3か
らR2を選択する。
(2) 但し、R3＞R2である。これにより、論理回路から、上記
の第１のオフセット調整電圧 VOUT1よりも大きなステッ
プ幅でオフセット電圧の調整が行なわれるので、短い調
整時間で上位３ビットは図３(c) に示す様に０となり、
図３(a) のスイッチSW3 は点線の状態となって抵抗R3か
らR2を選択する。
【００３２】そこで、従来例と同じステップ幅の第１の
オフセット調整電圧( 上記(1) 式参照) でオフセット電
圧が調整される。なお、端子D に再度、リセット信号が
印加されるまでは端子反転Q は０になっているので、OR
ゲート51からの１が論理回路に入力しても、AND ゲート
522 の出力は０ならず、大きいステップ幅でのオフセッ
ト電圧の調整は行なわれない（図３(c)-〜右側参
照）。
オフセット調整電圧( 上記(1) 式参照) でオフセット電
圧が調整される。なお、端子D に再度、リセット信号が
印加されるまでは端子反転Q は０になっているので、OR
ゲート51からの１が論理回路に入力しても、AND ゲート
522 の出力は０ならず、大きいステップ幅でのオフセッ
ト電圧の調整は行なわれない（図３(c)-〜右側参
照）。
【００３３】即ち、初期状態でオフセット電圧が大きく
ずれた時、オフセット電圧調整時間の短縮が図れる。
ずれた時、オフセット電圧調整時間の短縮が図れる。
【００３４】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、初期状態でオフセット電圧が大きくずれた時、オフ
セット電圧を調整する時間の短縮を図ることができると
云う効果がある。
ば、初期状態でオフセット電圧が大きくずれた時、オフ
セット電圧を調整する時間の短縮を図ることができると
云う効果がある。
【図面の簡単な説明】
【図１】本発明の原理構成図を示す。
【図２】本発明の実施例の構成図である。
【図３】図２の動作説明図で、(a) は図２中のデイジタ
ル・アナログ変換器の構成図、(b) は論理回路の構成
図、(c) は(b) の動作説明図である。
ル・アナログ変換器の構成図、(b) は論理回路の構成
図、(c) は(b) の動作説明図である。
【図４】従来例の構成図である。
【図５】図４の動作説明図で、(a) は図４中のデイジタ
ル・アナログ変換器の構成図、(b) は図４中のフイルタ
内の加算部分の構成図である。
ル・アナログ変換器の構成図、(b) は図４中のフイルタ
内の加算部分の構成図である。
１ フイルタ ２ アナログ
・デイジタル変換器 ３ アップ・ダウンカウンタ ５ 論理手段 ６ デイジタル・アナログ変換手段 ７ スイッチ
部分
・デイジタル変換器 ３ アップ・ダウンカウンタ ５ 論理手段 ６ デイジタル・アナログ変換手段 ７ スイッチ
部分
Claims (1)
- 【請求項１】 入力したアナログ信号を、演算増幅回路
を用いて構成したフイルタ(1) を介してアナログ・デイ
ジタル変換器(2) に加え、ｍビット（ｍは正の整数）の
デイジタル信号に変換する際、 内蔵のアップ・ダウンカウンタ(3) が、該アナログ・デ
イジタル変換器から出力する最上位ビットが正の時にア
ップカウントし、負の時にダウンカウントして、正と負
のカウント数の差が所定値以上になった時、正側オバー
フロー信号、または負側オーバーフロー信号を送出する
が、これらのオーバーフロー信号を利用して該演算増幅
回路のオフセット電圧を調整する第１のオフセット調整
電圧を生成するオート・ゼロ回路において、 オフセット電圧調整開始を示すリセット信号が印加した
際、 アナログ・デイジタル変換器から出力するｍビットのデ
イジタル信号のうち、最上位ビットを除く上位所定ビッ
ト数のデイジタル信号の論理和がＨレベルの時はＨレベ
ルの論理信号を、該論理和がＬレベルの時はＬレベルの
論理信号を送出する論理手段(5) と、 該Ｈレベルの論理信号と正側、または負側オーバーフロ
ー信号が印加している間、第１のオフセット調整電圧の
ステップ幅よりも大きいステップ幅を持つ第２のオフセ
ット調整電圧を送出するが、 該論理信号がＬレベルになれば、該第１のオフセット調
整電圧を送出するデイジタル・アナログ変換手段(6)
と、 印加する該論理信号がＨレベルの間、該フイルタの入力
側を接地するスイッチ部分(7) とを付加したことを特徴
とするオート・ゼロ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9615792A JPH05291951A (ja) | 1992-04-16 | 1992-04-16 | オート・ゼロ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9615792A JPH05291951A (ja) | 1992-04-16 | 1992-04-16 | オート・ゼロ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291951A true JPH05291951A (ja) | 1993-11-05 |
Family
ID=14157527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9615792A Withdrawn JPH05291951A (ja) | 1992-04-16 | 1992-04-16 | オート・ゼロ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614296B2 (en) * | 2001-06-29 | 2003-09-02 | Intel Corporation | Equalization of a transmission line signal using a variable offset comparator |
| US6653893B2 (en) * | 2001-06-29 | 2003-11-25 | Intel Corporation | Voltage margin testing of a transmission line analog signal using a variable offset comparator in a data receiver circuit |
-
1992
- 1992-04-16 JP JP9615792A patent/JPH05291951A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614296B2 (en) * | 2001-06-29 | 2003-09-02 | Intel Corporation | Equalization of a transmission line signal using a variable offset comparator |
| US6653893B2 (en) * | 2001-06-29 | 2003-11-25 | Intel Corporation | Voltage margin testing of a transmission line analog signal using a variable offset comparator in a data receiver circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |