JPH0779361A - 映像信号受信装置における適応形クランプ回路 - Google Patents
映像信号受信装置における適応形クランプ回路Info
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- JPH0779361A JPH0779361A JP6054115A JP5411594A JPH0779361A JP H0779361 A JPH0779361 A JP H0779361A JP 6054115 A JP6054115 A JP 6054115A JP 5411594 A JP5411594 A JP 5411594A JP H0779361 A JPH0779361 A JP H0779361A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
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Abstract
(57)【要約】
【目的】 受信信号の基準になる区間で積分時定数を多
元化して適応的に初期状態で適応時間を短縮させ、正常
状態の動作を安定化させることができる回路を提供す
る。 【構成】 入力信号をディジタル化するＡ／Ｄ変換器
と、このＡ／Ｄ変換器の出力を時定数を異にする多数の
可変接続により適応的にクランピングするための利得調
節値を提供する可変利得調節手段と、前記可変利得調節
手段の出力をクランピング制御信号に従って前記入力信
号に提供して、前記入力信号をクランピングすることに
おいて適応的に応答する適応応答手段と、前記Ａ／Ｄ変
換器の出力のうち上位部分のデータによってクランピン
グされるべき部分で可変利得調節を異にするための制御
信号を発生する制御信号発生手段とから構成される。
元化して適応的に初期状態で適応時間を短縮させ、正常
状態の動作を安定化させることができる回路を提供す
る。 【構成】 入力信号をディジタル化するＡ／Ｄ変換器
と、このＡ／Ｄ変換器の出力を時定数を異にする多数の
可変接続により適応的にクランピングするための利得調
節値を提供する可変利得調節手段と、前記可変利得調節
手段の出力をクランピング制御信号に従って前記入力信
号に提供して、前記入力信号をクランピングすることに
おいて適応的に応答する適応応答手段と、前記Ａ／Ｄ変
換器の出力のうち上位部分のデータによってクランピン
グされるべき部分で可変利得調節を異にするための制御
信号を発生する制御信号発生手段とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は映像信号受信装置におい
てクランプ回路に関するもので、特に映像信号の伝送と
記録過程で損失された直流信号を復することにおいて、
基準信号となる区間を再生するように積分時定数を多元
化する映像信号受信装置の適応形（ａｄａｐｔｉｖｅ）
クランプ回路に関するものである。
てクランプ回路に関するもので、特に映像信号の伝送と
記録過程で損失された直流信号を復することにおいて、
基準信号となる区間を再生するように積分時定数を多元
化する映像信号受信装置の適応形（ａｄａｐｔｉｖｅ）
クランプ回路に関するものである。
【０００２】
【従来の技術】一般にクランプ回路は、キャパシタを通
過した入力信号をこのキャパシタと並列に構成されるダ
イオードと抵抗によりレベル“０”（基準レベル）に変
化させるためのものである。従来から使用されてきたク
ランプ回路は、ある一つの値に固定された時定数により
初期状態では適応時間が長くかかり、正常状態では動作
が不安定になる。
過した入力信号をこのキャパシタと並列に構成されるダ
イオードと抵抗によりレベル“０”（基準レベル）に変
化させるためのものである。従来から使用されてきたク
ランプ回路は、ある一つの値に固定された時定数により
初期状態では適応時間が長くかかり、正常状態では動作
が不安定になる。
【０００３】上記初期状態で適応時間が遅延される原因
は、電源を印加した後に次の正常状態に至るまで長時間
の間に映像が非正常状態で出力され、音声は雑音が多く
含まれ出力されるためである。これを補完するために、
映像信号及び音声信号にミュートを加えてきた。また、
前記正常状態での動作の不安定は結局は映像信号でレベ
ル変化をもたらしてちらつき（フリッカ）現象を発生さ
せ、ＭＵＳＥ（Ｍｕｌｔｉｐｌｅ Ｓｕｂ−Ｎｙｑｕｉ
ｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉｎｇ）放送方式
のディジタルオーディオ処理部分でエラーを誘発させ
る。これを補完するための方法としては、映像信号及び
音声信号にミュートを加える方法しか仕方がなかった。
は、電源を印加した後に次の正常状態に至るまで長時間
の間に映像が非正常状態で出力され、音声は雑音が多く
含まれ出力されるためである。これを補完するために、
映像信号及び音声信号にミュートを加えてきた。また、
前記正常状態での動作の不安定は結局は映像信号でレベ
ル変化をもたらしてちらつき（フリッカ）現象を発生さ
せ、ＭＵＳＥ（Ｍｕｌｔｉｐｌｅ Ｓｕｂ−Ｎｙｑｕｉ
ｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉｎｇ）放送方式
のディジタルオーディオ処理部分でエラーを誘発させ
る。これを補完するための方法としては、映像信号及び
音声信号にミュートを加える方法しか仕方がなかった。
【０００４】上述した現象を図１を参照して具体的に説
明する。入力端Ｉｉに入力されるアナログ信号はバッフ
ァ１０１で緩衝される。このバッファ１０１で緩衝され
た信号は、キャパシタＣｃで直流成分を遮断させてＡ／
Ｄ変換器１０２に入力される。前記キャパシタＣｃを通
過した信号はＡ／Ｄ変換器１０２でディジタル化され
る。
明する。入力端Ｉｉに入力されるアナログ信号はバッフ
ァ１０１で緩衝される。このバッファ１０１で緩衝され
た信号は、キャパシタＣｃで直流成分を遮断させてＡ／
Ｄ変換器１０２に入力される。前記キャパシタＣｃを通
過した信号はＡ／Ｄ変換器１０２でディジタル化され
る。
【０００５】ディジタル化されたデータはディジタル信
号処理部に入力され、そのデータのうちの一部であるＭ
ＳＢとＭ−１のデータはコード変換器１０３に入力され
る。そして、このＭＳＢ信号はクランピングのためのス
イッチＳＷ１，ＳＷ２を通じて演算増幅器ＯＰ１の反転
端子（−）に入力される。ＭＳＢ信号は入力信号の最上
位レベルになるので、このＭＳＢ信号を前記入力信号の
クランピング時に使用する。
号処理部に入力され、そのデータのうちの一部であるＭ
ＳＢとＭ−１のデータはコード変換器１０３に入力され
る。そして、このＭＳＢ信号はクランピングのためのス
イッチＳＷ１，ＳＷ２を通じて演算増幅器ＯＰ１の反転
端子（−）に入力される。ＭＳＢ信号は入力信号の最上
位レベルになるので、このＭＳＢ信号を前記入力信号の
クランピング時に使用する。
【０００６】コード変換器１０３の内部は具体的に図２
に示すように構成される。Ａ／Ｄ変換器１０２の出力信
号のうち、ＭＳＢとＭ−１の信号は排他的（エクスクル
ーシブ）ＯＲゲートＥＸＯを通じて下記の表１に示すＱ
１のように発生され、これをインバータＮ１で反転する
と表１に示すＱ２のように発生される。
に示すように構成される。Ａ／Ｄ変換器１０２の出力信
号のうち、ＭＳＢとＭ−１の信号は排他的（エクスクル
ーシブ）ＯＲゲートＥＸＯを通じて下記の表１に示すＱ
１のように発生され、これをインバータＮ１で反転する
と表１に示すＱ２のように発生される。
【０００７】
【表１】
【０００８】上記表１のように、Ａ／Ｄ変換器１０２の
出力のうちのＭＳＢ，Ｍ−１の出力は排他的ＯＲゲート
ＥＸＯに入力される。この排他的ＯＲゲートＥＸＯの出
力は二つの入力状態が同じときは“ロウ”、異なるとき
には“ハイ”が出力される。そして、ＭＳＢ，Ｍ−１が
全部“１”であるときには入力レベルが非常に高いこと
を意味し、全部“０”であるときにはその入力レベルが
非常に低いことを意味するので、前記Ｑ１，Ｑ２の論理
値から入力信号レベルを迅速に一定のレベルにするため
の調整が要求される。
出力のうちのＭＳＢ，Ｍ−１の出力は排他的ＯＲゲート
ＥＸＯに入力される。この排他的ＯＲゲートＥＸＯの出
力は二つの入力状態が同じときは“ロウ”、異なるとき
には“ハイ”が出力される。そして、ＭＳＢ，Ｍ−１が
全部“１”であるときには入力レベルが非常に高いこと
を意味し、全部“０”であるときにはその入力レベルが
非常に低いことを意味するので、前記Ｑ１，Ｑ２の論理
値から入力信号レベルを迅速に一定のレベルにするため
の調整が要求される。
【０００９】従って、コード変換器１０３の出力はＡＮ
Ｄゲート１０４，１０５に入力され、ＡＮＤゲート１０
４，１０５の他入力端には垂直クランプ端ＶＣが接続さ
れ、このＡＮＤゲート１０４，１０５は図３の参照番号
３０１のように垂直クランプ端ＶＣの入力が“ハイ”に
あると、コード変換器１０３の出力に従ってスイッチＳ
Ｗ１，ＳＷ２をオン、オフさせて入力信号のレベルを調
整する。前記スイッチＳＷ１，ＳＷ２がオンとされる場
合、Ａ／Ｄ変換器１０２から出力されるＭＳＢ信号は抵
抗Ｒ１，Ｒ３，キャパシタＣ１，Ｃ２で構成されるＲＣ
フィルタでフィルタリングされる。前記ＲＣフィルタを
通過した信号は演算増幅器ＯＰ１，キャパシタＣ１で構
成される積分回路で積分され、直流化レベルに変換され
る。そして、この演算増幅器ＯＰ１の出力はキャパシタ
Ｃchに充電される。
Ｄゲート１０４，１０５に入力され、ＡＮＤゲート１０
４，１０５の他入力端には垂直クランプ端ＶＣが接続さ
れ、このＡＮＤゲート１０４，１０５は図３の参照番号
３０１のように垂直クランプ端ＶＣの入力が“ハイ”に
あると、コード変換器１０３の出力に従ってスイッチＳ
Ｗ１，ＳＷ２をオン、オフさせて入力信号のレベルを調
整する。前記スイッチＳＷ１，ＳＷ２がオンとされる場
合、Ａ／Ｄ変換器１０２から出力されるＭＳＢ信号は抵
抗Ｒ１，Ｒ３，キャパシタＣ１，Ｃ２で構成されるＲＣ
フィルタでフィルタリングされる。前記ＲＣフィルタを
通過した信号は演算増幅器ＯＰ１，キャパシタＣ１で構
成される積分回路で積分され、直流化レベルに変換され
る。そして、この演算増幅器ＯＰ１の出力はキャパシタ
Ｃchに充電される。
【００１０】キャパシタＣchに充電された電流は図３の
参照番号３０２のように水平クランプ端ＨＣに提供され
る信号により、ラインごとにＨＤ（Ｈｏｒｉｚｏｎｔａ
ｌｉｔｙ Ｄｕｒａｔｉｏｎ）部分で直流を設定するよ
うに水平クランプパルスをオン／オフさせる。ここで、
クランプレベルは送信側で設定した１２８／２５６レベ
ル（ＭＵＳＥ信号の中間（ｎｅｕｔｒａｌ）レベル）に
ロッキングさせるようになる。
参照番号３０２のように水平クランプ端ＨＣに提供され
る信号により、ラインごとにＨＤ（Ｈｏｒｉｚｏｎｔａ
ｌｉｔｙ Ｄｕｒａｔｉｏｎ）部分で直流を設定するよ
うに水平クランプパルスをオン／オフさせる。ここで、
クランプレベルは送信側で設定した１２８／２５６レベ
ル（ＭＵＳＥ信号の中間（ｎｅｕｔｒａｌ）レベル）に
ロッキングさせるようになる。
【００１１】段階別動作は最初の状態からキャパシタＣ
chの充電までクランプ信号が低いレベルに量子化され、
コード変換器１０３の入力コードは全て“ロウ”（０）
から始まる。このとき、ＭＳＢの状態は“ロウ”であっ
て、これはＡ／Ｄ変換器１０２に入力される信号のレベ
ルが低いことを意味する。このように、負性信号である
ＭＳＢは上記表１のようにスイッチＳＷ１，ＳＷ２を通
じて抵抗Ｒ１，Ｒ３，キャパシタＣ１，Ｃ２，演算増幅
器ＯＰ１に印加されることによってキャパシタＣchの充
電電圧は高くなり、Ａ／Ｄ変換器１０２に印加される直
流成分の信号を高める方向に動作される。このとき、オ
ン／オフされるスイッチＳＷ１，ＳＷ２はクランプ信号
のレベルにより異なる。その理由は、抵抗Ｒ１，Ｒ３と
キャパシタＣ１，Ｃ２によって発生されるＲＣ時定数値
がそれぞれ異なるためである。したがって、動作速度は
スイッチＳＷ１を通じる場合が速く、スイッチＳＷ２を
通じる場合が遅い。
chの充電までクランプ信号が低いレベルに量子化され、
コード変換器１０３の入力コードは全て“ロウ”（０）
から始まる。このとき、ＭＳＢの状態は“ロウ”であっ
て、これはＡ／Ｄ変換器１０２に入力される信号のレベ
ルが低いことを意味する。このように、負性信号である
ＭＳＢは上記表１のようにスイッチＳＷ１，ＳＷ２を通
じて抵抗Ｒ１，Ｒ３，キャパシタＣ１，Ｃ２，演算増幅
器ＯＰ１に印加されることによってキャパシタＣchの充
電電圧は高くなり、Ａ／Ｄ変換器１０２に印加される直
流成分の信号を高める方向に動作される。このとき、オ
ン／オフされるスイッチＳＷ１，ＳＷ２はクランプ信号
のレベルにより異なる。その理由は、抵抗Ｒ１，Ｒ３と
キャパシタＣ１，Ｃ２によって発生されるＲＣ時定数値
がそれぞれ異なるためである。したがって、動作速度は
スイッチＳＷ１を通じる場合が速く、スイッチＳＷ２を
通じる場合が遅い。
【００１２】そして、クランピング時に電圧で表す範囲
は
は
【００１３】
【数１】
【００１４】となるが、クランプレベルを調整するには
その選択範囲が狭い。その理由は、その選択範囲があま
りに広くて正常状態で安定化し難いためである。そし
て、前記クランピング速度を上昇させるためにはスイッ
チＳＷ１，ＳＷ２のスイッチング速度を速くしなければ
ならず、また、安定化を図るためにはスイッチＳＷ１，
ＳＷ２のスイッチング速度を落とさなければならない
が、これらを同時に満足させることはできない。
その選択範囲が狭い。その理由は、その選択範囲があま
りに広くて正常状態で安定化し難いためである。そし
て、前記クランピング速度を上昇させるためにはスイッ
チＳＷ１，ＳＷ２のスイッチング速度を速くしなければ
ならず、また、安定化を図るためにはスイッチＳＷ１，
ＳＷ２のスイッチング速度を落とさなければならない
が、これらを同時に満足させることはできない。
【００１５】
【発明が解決しようとする課題】したがって本発明の目
的は、受信信号の基準になる区間で積分時定数を多元化
して適応的に初期状態で適応時間を短縮させ、正常状態
の動作を安定化させることができる回路を提供すること
にある。
的は、受信信号の基準になる区間で積分時定数を多元化
して適応的に初期状態で適応時間を短縮させ、正常状態
の動作を安定化させることができる回路を提供すること
にある。
【００１６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、入力信号をディジタル化するＡ／Ｄ
変換器と、このＡ／Ｄ変換器の出力を時定数を異にする
多数の可変接続により適応的にクランピングするための
利得調節値を提供する可変利得調節手段と、前記可変利
得調節手段の出力をクランピング制御信号に従って前記
入力信号に提供して、前記入力信号をクランピングする
ことにおいて適応的に応答する適応応答手段と、前記Ａ
／Ｄ変換器の出力のうち上位部分のデータによってクラ
ンピングされるべき部分で可変利得調節を異にするため
の制御信号を発生する制御信号発生手段とから構成され
ることを特徴とする。
るために本発明は、入力信号をディジタル化するＡ／Ｄ
変換器と、このＡ／Ｄ変換器の出力を時定数を異にする
多数の可変接続により適応的にクランピングするための
利得調節値を提供する可変利得調節手段と、前記可変利
得調節手段の出力をクランピング制御信号に従って前記
入力信号に提供して、前記入力信号をクランピングする
ことにおいて適応的に応答する適応応答手段と、前記Ａ
／Ｄ変換器の出力のうち上位部分のデータによってクラ
ンピングされるべき部分で可変利得調節を異にするため
の制御信号を発生する制御信号発生手段とから構成され
ることを特徴とする。
【００１７】
【実施例】以下、本発明の望ましい実施例を添付の図面
を参照して詳細に説明する。図面の説明においては、同
一の構成要素に対してはできるだけ同一の符号又は参照
番号を使用する。複合映像信号の入力される信号レベル
は基準レベル“０”から多くの変化がある場合、映像処
理を経る間に元の信号にひどい損傷を与える。これを解
決するための方法はクランピングにより映像信号の基準
レベルを取らなければならない。上記基準レベルを取る
ためには初期状態での適応を速くし、正常状態で安定化
させる。すると、元の信号を復することにおいて画質又
は音質の向上をもたらすことになる。
を参照して詳細に説明する。図面の説明においては、同
一の構成要素に対してはできるだけ同一の符号又は参照
番号を使用する。複合映像信号の入力される信号レベル
は基準レベル“０”から多くの変化がある場合、映像処
理を経る間に元の信号にひどい損傷を与える。これを解
決するための方法はクランピングにより映像信号の基準
レベルを取らなければならない。上記基準レベルを取る
ためには初期状態での適応を速くし、正常状態で安定化
させる。すると、元の信号を復することにおいて画質又
は音質の向上をもたらすことになる。
【００１８】本発明はクランピング応答速度を速くし、
広い範囲の可変利得調節方式を取ろうとする。この可変
利得調節方式を用いる構成は、図１とは異なってスイッ
チＳＷ１，ＳＷ２と並列に２個のスイッチＳＷ３，ＳＷ
４を追加して構成されており、コード変換器４０３は図
５に示すように前記４個のスイッチＳＷ１〜ＳＷ４をそ
れぞれ制御する信号を発生するように構成されている。
コード変換器４０３はＡ／Ｄ変換器１０２から出力され
る上位ビットＭＳＢ，Ｍ−１，Ｍ−２，Ｍ−３の入力に
従って、下記の表２に示すようにスイッチＳＷ１〜ＳＷ
４をオン／オフするための制御信号を発生する。
広い範囲の可変利得調節方式を取ろうとする。この可変
利得調節方式を用いる構成は、図１とは異なってスイッ
チＳＷ１，ＳＷ２と並列に２個のスイッチＳＷ３，ＳＷ
４を追加して構成されており、コード変換器４０３は図
５に示すように前記４個のスイッチＳＷ１〜ＳＷ４をそ
れぞれ制御する信号を発生するように構成されている。
コード変換器４０３はＡ／Ｄ変換器１０２から出力され
る上位ビットＭＳＢ，Ｍ−１，Ｍ−２，Ｍ−３の入力に
従って、下記の表２に示すようにスイッチＳＷ１〜ＳＷ
４をオン／オフするための制御信号を発生する。
【００１９】
【表２】
【００２０】上記コード変換器４０３の出力はＡＮＤゲ
ート１０４〜１０７に印加される。このＡＮＤゲート１
０４〜１０７は垂直クランプ端ＶＣに印加される垂直ク
ランプ信号が“ハイ”のとき、コード変換器４０３の出
力値を受けてスイッチＳＷ１〜ＳＷ４のオン／オフを制
御する。前記スイッチＳＷ１〜ＳＷ４にはＭＳＢ値を選
択的に入力する。スイッチＳＷ１〜ＳＷ４で選択された
値は抵抗Ｒ１〜Ｒ８とキャパシタＣ１〜Ｃ４に入力され
る。この抵抗Ｒ１〜Ｒ８とキャパシタＣ１〜Ｃ４で前記
選択された値の遅延が起こる時定数が決定され、演算増
幅器ＯＰ１，キャパシタＣ１を通じて積分される。この
積分されて通過された信号はキャパシタＣchに充電さ
れ、適応的にクランピングするようになっている。
ート１０４〜１０７に印加される。このＡＮＤゲート１
０４〜１０７は垂直クランプ端ＶＣに印加される垂直ク
ランプ信号が“ハイ”のとき、コード変換器４０３の出
力値を受けてスイッチＳＷ１〜ＳＷ４のオン／オフを制
御する。前記スイッチＳＷ１〜ＳＷ４にはＭＳＢ値を選
択的に入力する。スイッチＳＷ１〜ＳＷ４で選択された
値は抵抗Ｒ１〜Ｒ８とキャパシタＣ１〜Ｃ４に入力され
る。この抵抗Ｒ１〜Ｒ８とキャパシタＣ１〜Ｃ４で前記
選択された値の遅延が起こる時定数が決定され、演算増
幅器ＯＰ１，キャパシタＣ１を通じて積分される。この
積分されて通過された信号はキャパシタＣchに充電さ
れ、適応的にクランピングするようになっている。
【００２１】本発明による実施例を示す図４の各抵抗Ｒ
１〜Ｒ８とキャパシタＣ１〜Ｃ４，ＣＩ，Ｃch，Ｃｃの
値は下記の表３の通りである。
１〜Ｒ８とキャパシタＣ１〜Ｃ４，ＣＩ，Ｃch，Ｃｃの
値は下記の表３の通りである。
【００２２】
【表３】
【００２３】バッファ１０１は入力端Ｉｉのアナログ信
号（映像又は音声）に含まれている雑音を除去すると同
時に増幅する。このバッファ１０１の出力信号はＡ／Ｄ
変換器１０２に入力され、このＡ／Ｄ変換器１０２は前
記アナログ信号をディジタルデータに変換させる。前記
入力端Ｉｉの入力信号に対するクランピングは最大基準
端ＲefＢと最小基準端ＲefＴの入力範囲内で行われるこ
とで、これは従来と同様である（ＲefＴはＡ／Ｄ変換時
の上位基準レベル、ＲefＢはＡ／Ｄ変換時の下位基準レ
ベル）。このＡ／Ｄ変換器１０２の入力信号のうち、Ｒ
efＴ（Ｒｅｆｅｒｅｎｃｅ Ｔｏｐ）とＲefＢ（Ｒｅｆ
ｅｒｅｎｃｅ Ｂｏｔｔｏｍ）との間にある信号のみが
ディジタルデータに変換される。
号（映像又は音声）に含まれている雑音を除去すると同
時に増幅する。このバッファ１０１の出力信号はＡ／Ｄ
変換器１０２に入力され、このＡ／Ｄ変換器１０２は前
記アナログ信号をディジタルデータに変換させる。前記
入力端Ｉｉの入力信号に対するクランピングは最大基準
端ＲefＢと最小基準端ＲefＴの入力範囲内で行われるこ
とで、これは従来と同様である（ＲefＴはＡ／Ｄ変換時
の上位基準レベル、ＲefＢはＡ／Ｄ変換時の下位基準レ
ベル）。このＡ／Ｄ変換器１０２の入力信号のうち、Ｒ
efＴ（Ｒｅｆｅｒｅｎｃｅ Ｔｏｐ）とＲefＢ（Ｒｅｆ
ｅｒｅｎｃｅ Ｂｏｔｔｏｍ）との間にある信号のみが
ディジタルデータに変換される。
【００２４】Ａ／Ｄ変換器１０２から出力されるディジ
タルデータはディジタル信号処理回路（図示せず）に入
力される。前記Ａ／Ｄ変換器１０２の出力のうち、映像
信号の上位レベルに該当するＭＳＢ，Ｍ−１〜Ｍ−３の
データはコード変換器４０３に入力される。一方、前記
ＭＳＢ信号は抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８を通じてスイ
ッチＳＷ１〜ＳＷ４に入力されるように接続されてい
る。
タルデータはディジタル信号処理回路（図示せず）に入
力される。前記Ａ／Ｄ変換器１０２の出力のうち、映像
信号の上位レベルに該当するＭＳＢ，Ｍ−１〜Ｍ−３の
データはコード変換器４０３に入力される。一方、前記
ＭＳＢ信号は抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８を通じてスイ
ッチＳＷ１〜ＳＷ４に入力されるように接続されてい
る。
【００２５】コード変換器４０３に入力されるデータ
は、図５に示すように排他的ＯＲゲート２０１〜２０３
に入力される。排他的ＯＲゲート２０１の出力はインバ
ータ２１０で反転されて出力端Ｑ１の出力として出力さ
れる。この出力はＡＮＤゲート１０４を通じてスイッチ
ＳＷ１のオン／オフを制御するようになる。前記ＭＳＢ
が“１”，Ｍ−１が“１”の状態は入力信号のレベルが
基準より格段に高い場合で、ＭＳＢが“０”，Ｍ−１が
“０”の状態は入力信号のレベルが基準より低い場合で
ある。したがって、排他的ＯＲゲート２０２の出力はク
ランピングを速く調節するための制御信号になる。排他
的ＯＲゲート２０２，２０３の出力はインバータ２０
４，２０５で反転される。前記インバータ２０４と排他
的ＯＲゲート２０１の出力はＡＮＤゲート２０６，２０
７に入力され、前記各入力が全て“ハイ”のときにのみ
検出値が発生するとみなす。
は、図５に示すように排他的ＯＲゲート２０１〜２０３
に入力される。排他的ＯＲゲート２０１の出力はインバ
ータ２１０で反転されて出力端Ｑ１の出力として出力さ
れる。この出力はＡＮＤゲート１０４を通じてスイッチ
ＳＷ１のオン／オフを制御するようになる。前記ＭＳＢ
が“１”，Ｍ−１が“１”の状態は入力信号のレベルが
基準より格段に高い場合で、ＭＳＢが“０”，Ｍ−１が
“０”の状態は入力信号のレベルが基準より低い場合で
ある。したがって、排他的ＯＲゲート２０２の出力はク
ランピングを速く調節するための制御信号になる。排他
的ＯＲゲート２０２，２０３の出力はインバータ２０
４，２０５で反転される。前記インバータ２０４と排他
的ＯＲゲート２０１の出力はＡＮＤゲート２０６，２０
７に入力され、前記各入力が全て“ハイ”のときにのみ
検出値が発生するとみなす。
【００２６】ＡＮＤゲート２０７の出力は入力信号がク
ランピングされなければならない状態に至るとき、図４
のＡＮＤゲート１０７を通じてスイッチＳＷ４を動作さ
せてクランピング動作を遅くする。このＡＮＤゲート２
０７の出力は入力信号がクランピングされるべき状態に
到達したとき、図４のＡＮＤゲート１０７を介してスイ
ッチＳＷ４を動作させクランプ動作を遅くする。そし
て、ＡＮＤゲート２０６は直接入力され、ＡＮＤゲート
２０７の出力はインバータ２０８を介してＡＮＤゲート
２０９に入力される。前記ＡＮＤゲート２０７，２０９
の出力はＮＯＲゲート２１２に入力される。前記ＮＯＲ
ゲート２１２の出力と排他的ＯＲゲート２０１の出力は
ＡＮＤゲート２１１に入力される。したがって、ＡＮＤ
ゲート２１１，２０９，２０７の出力端Ｑ２，Ｑ３，Ｑ
４の状態はスイッチＳＷ２〜ＳＷ４をオン／オフさせ
る。前記クランピングにおいて、スイッチＳＷ２，ＳＷ
３はスイッチＳＷ２を前記スイッチＳＷ１の動作時より
速くする。前記スイッチＳＷ３のオンによるクランプ動
作は前記スイッチＳＷ２の動作時より速く行なわれるよ
うにする。スイッチＳＷ１〜ＳＷ４の動作によりクラン
ピング速度が調節されるというのは、各スイッチＳＷ１
〜ＳＷ４の次の端に接続される抵抗Ｒ１，Ｒ３，Ｒ５，
Ｒ７とキャパシタＣ１〜Ｃ４が上記表３のようにＲＣ時
定数が異なって決定されるように設計されており、クラ
ンプの処理速度が異なって調節されるためである。
ランピングされなければならない状態に至るとき、図４
のＡＮＤゲート１０７を通じてスイッチＳＷ４を動作さ
せてクランピング動作を遅くする。このＡＮＤゲート２
０７の出力は入力信号がクランピングされるべき状態に
到達したとき、図４のＡＮＤゲート１０７を介してスイ
ッチＳＷ４を動作させクランプ動作を遅くする。そし
て、ＡＮＤゲート２０６は直接入力され、ＡＮＤゲート
２０７の出力はインバータ２０８を介してＡＮＤゲート
２０９に入力される。前記ＡＮＤゲート２０７，２０９
の出力はＮＯＲゲート２１２に入力される。前記ＮＯＲ
ゲート２１２の出力と排他的ＯＲゲート２０１の出力は
ＡＮＤゲート２１１に入力される。したがって、ＡＮＤ
ゲート２１１，２０９，２０７の出力端Ｑ２，Ｑ３，Ｑ
４の状態はスイッチＳＷ２〜ＳＷ４をオン／オフさせ
る。前記クランピングにおいて、スイッチＳＷ２，ＳＷ
３はスイッチＳＷ２を前記スイッチＳＷ１の動作時より
速くする。前記スイッチＳＷ３のオンによるクランプ動
作は前記スイッチＳＷ２の動作時より速く行なわれるよ
うにする。スイッチＳＷ１〜ＳＷ４の動作によりクラン
ピング速度が調節されるというのは、各スイッチＳＷ１
〜ＳＷ４の次の端に接続される抵抗Ｒ１，Ｒ３，Ｒ５，
Ｒ７とキャパシタＣ１〜Ｃ４が上記表３のようにＲＣ時
定数が異なって決定されるように設計されており、クラ
ンプの処理速度が異なって調節されるためである。
【００２７】本発明の実施例においてはスイッチＳＷｉ
の数を４個としたが、それ以上を備えることもできる。
スイッチＳＷｉは数が多い程安定度の面で効果を得るこ
とができるが、コード変換器４０３の構成は一層複雑に
なる。この場合にはクランピングの速度調節が難しくな
り、従って、適切な数のスイッチの選択は必需的にな
る。
の数を４個としたが、それ以上を備えることもできる。
スイッチＳＷｉは数が多い程安定度の面で効果を得るこ
とができるが、コード変換器４０３の構成は一層複雑に
なる。この場合にはクランピングの速度調節が難しくな
り、従って、適切な数のスイッチの選択は必需的にな
る。
【００２８】したがって本発明においては、スイッチＳ
Ｗ１〜ＳＷ４を４個で構成して従来より初期に応答速度
を速くし、正常状態の安定度を向上させた結果を得るこ
とになる。Ａ／Ｄ変換器１０２でディジタルに変換され
たデータは、上記表２のように図５のコード変換器４０
３を通じて発生される論理値によりＡＮＤゲート１０４
〜１０７で、図３に示す波形のように垂直クランプ端Ｖ
Ｃの垂直クランプ信号によってＭＵＳＥ信号のうち、ク
ランプ処理領域でのみ図４のスイッチＳＷ１，ＳＷ２，
ＳＷ３，ＳＷ４を制御（“１”が加えられるときに動
作）する。このＭＳＢ信号はスイッチＳＷ１〜ＳＷ４の
スイッチング制御により、抵抗Ｒ１，Ｒ３，Ｒ５，Ｒ
７，キャパシタＣ１〜Ｃ３で構成された回路でＲＣフィ
ルタリングされる。前記ＲＣフィルタリングされた信号
は演算増幅器ＯＰ１とキャパシタＣ１によって積分さ
れ、直流化された後にキャパシタＣchに蓄積される。
Ｗ１〜ＳＷ４を４個で構成して従来より初期に応答速度
を速くし、正常状態の安定度を向上させた結果を得るこ
とになる。Ａ／Ｄ変換器１０２でディジタルに変換され
たデータは、上記表２のように図５のコード変換器４０
３を通じて発生される論理値によりＡＮＤゲート１０４
〜１０７で、図３に示す波形のように垂直クランプ端Ｖ
Ｃの垂直クランプ信号によってＭＵＳＥ信号のうち、ク
ランプ処理領域でのみ図４のスイッチＳＷ１，ＳＷ２，
ＳＷ３，ＳＷ４を制御（“１”が加えられるときに動
作）する。このＭＳＢ信号はスイッチＳＷ１〜ＳＷ４の
スイッチング制御により、抵抗Ｒ１，Ｒ３，Ｒ５，Ｒ
７，キャパシタＣ１〜Ｃ３で構成された回路でＲＣフィ
ルタリングされる。前記ＲＣフィルタリングされた信号
は演算増幅器ＯＰ１とキャパシタＣ１によって積分さ
れ、直流化された後にキャパシタＣchに蓄積される。
【００２９】キャパシタＣchは、図３に示されたように
ラインごとにＨＤ部分３０２に直流を設定するように水
平クランプ端ＨＣの信号によって充電される。つまり、
演算増幅器ＯＰ１，キャパシタＣ１を通じる反転積分に
従って発生されたキャパシタＣchの充電電圧は、Ａ／Ｄ
変換器１０３に印加される信号の直流を高める役割をす
る。このとき、動作の速度はスイッチＳＷ１〜ＳＷ４の
オン／オフ状態によりクランプレベルが異なるので、前
記スイッチＳＷ１を通じる場合が一番クランピング速度
が速く、スイッチＳＷ４の場合にクランピング速度が一
番遅くなるように設計されている。
ラインごとにＨＤ部分３０２に直流を設定するように水
平クランプ端ＨＣの信号によって充電される。つまり、
演算増幅器ＯＰ１，キャパシタＣ１を通じる反転積分に
従って発生されたキャパシタＣchの充電電圧は、Ａ／Ｄ
変換器１０３に印加される信号の直流を高める役割をす
る。このとき、動作の速度はスイッチＳＷ１〜ＳＷ４の
オン／オフ状態によりクランプレベルが異なるので、前
記スイッチＳＷ１を通じる場合が一番クランピング速度
が速く、スイッチＳＷ４の場合にクランピング速度が一
番遅くなるように設計されている。
【００３０】上記表２によると、スイッチＳＷ１の動作
は基準レベルとクランピングされるべきレベル（入力さ
れたクランプ信号がＡ／Ｄ変換されて０１１１１１１１
とか１０００００００のコードを出力する状態）との差
が一番大きいときに動作される。そして、スイッチＳＷ
４は入力信号がクランピングされるべき状態に近くなる
ときにスイッチングされる。したがって、キャパシタＣ
chは前記スイッチＳＷ１に充電電圧が速い速度で高くな
って、
は基準レベルとクランピングされるべきレベル（入力さ
れたクランプ信号がＡ／Ｄ変換されて０１１１１１１１
とか１０００００００のコードを出力する状態）との差
が一番大きいときに動作される。そして、スイッチＳＷ
４は入力信号がクランピングされるべき状態に近くなる
ときにスイッチングされる。したがって、キャパシタＣ
chは前記スイッチＳＷ１に充電電圧が速い速度で高くな
って、
【００３１】
【数２】
【００３２】の範囲内でクランプ電圧が加えられるとき
に充電され、スイッチＳＷ２はスイッチＳＷ１より遅い
速度で充電させる役割をする。前記キャパシタＣchは
に充電され、スイッチＳＷ２はスイッチＳＷ１より遅い
速度で充電させる役割をする。前記キャパシタＣchは
【００３３】
【数３】
【００３４】の範囲内でクランピング電圧が加えられる
と、スイッチＳＷ３が動作され充電される。キャパシタ
Ｃchは前記
と、スイッチＳＷ３が動作され充電される。キャパシタ
Ｃchは前記
【００３５】
【数４】
【００３６】の範囲内でクランプ電圧が加えられると、
スイッチＳＷ４が動作され充電される。この
スイッチＳＷ４が動作され充電される。この
【００３７】
【数５】
【００３８】の範囲内で動作速度は一番遅くなるが、一
番小さい細密な動作を実行する。したがって、正常状態
に至るまでスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は
順に動作して速い速度で正常状態に至るようにし、正常
状態に到達した以後に前記スイッチＳＷ４は細密な動作
で安定化状態に至ることになる。
番小さい細密な動作を実行する。したがって、正常状態
に至るまでスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は
順に動作して速い速度で正常状態に至るようにし、正常
状態に到達した以後に前記スイッチＳＷ４は細密な動作
で安定化状態に至ることになる。
【００３９】
【発明の効果】上述したように本発明は、入力信号のレ
ベルに応じてクランピング動作を適応的に迅速・安定に
処理して、画像のちらつき及び不安定と音声の歪み現象
を防止できる効果がある。
ベルに応じてクランピング動作を適応的に迅速・安定に
処理して、画像のちらつき及び不安定と音声の歪み現象
を防止できる効果がある。
【図１】従来の回路図。
【図２】図１のコード変換器１０３の具体回路図。
【図３】本発明の実施例に適用されるＭＵＳＥ信号の２
フィールド信号構造図。
フィールド信号構造図。
【図４】本発明による回路図。
【図５】図４のコード変換器４０３の具体回路図。
１０１ バッファ １０２ Ａ／Ｄ変換器 １０４〜１０７ ＡＮＤゲート ４０３ コード変換器 ＯＰ１ 演算増幅器
Claims (4)
- 【請求項１】 映像信号処理装置のクランプ回路におい
て、 前記映像信号処理装置に入力された入力信号のクランピ
ング動作速度調節のための制御信号を発生する制御信号
発生手段と、 前記制御信号発生手段で発生する制御信号によってＭＳ
Ｂ信号から多変化されて生じる時定数を選択し、前記入
力信号のレベルを適応的にクランピングするための可変
応答利得信号を発生する可変応答信号発生手段と、 前記可変応答信号発生手段の出力を直流化して前記入力
信号に加えるクランピング手段とを含んでなることを特
徴とする適応形クランプ回路。 - 【請求項２】 制御信号発生手段が、 入力信号の値からレベルを検出するコード変換器と、 前記コード変換器のレベル検出値により、前記可変応答
信号発生手段の多元化された時定数を選択するための制
御信号を発生するＡＮＤゲートとから構成されることを
特徴とする請求項１記載の適応形クランプ回路。 - 【請求項３】 可変応答信号発生手段が、 前記制御信号発生手段の出力によりクランピング時点で
スイッチングされるスイッチと、 前記スイッチの選択に従って通過された信号を、時定数
が異なってＲＣフィルタリングし出力する抵抗、キャパ
シタとから構成されることを特徴とする請求項１記載の
適応形クランプ回路。 - 【請求項４】 映像処理装置のクランプ回路において、 前記映像処理装置の入力信号をディジタル化するＡ／Ｄ
変換器と、 前記Ａ／Ｄ変換器の出力を、時定数を異にする多数の可
変接続によって適応的にクランピングするための利得調
節値を提供する可変利得調節手段と、 前記可変利得調節手段の出力を水平クランプ制御信号に
よって前記入力信号に提供して、前記入力信号の水平同
期信号の直流成分を適応的に変換する適応変換手段と、 前記Ａ／Ｄ変換器の出力のうち、上位部分のデータによ
ってクランピングされなければならない部分で可変利得
調節を異にするための制御信号を発生する制御信号発生
手段とから構成されることを特徴とする適応形クランプ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016075A KR950007419A (ko) | 1993-08-19 | 1993-08-19 | 적응적 클램핑 회로 |
| KR16075/1993 | 1993-08-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779361A true JPH0779361A (ja) | 1995-03-20 |
| JP3088234B2 JP3088234B2 (ja) | 2000-09-18 |
Family
ID=19361555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06054115A Expired - Fee Related JP3088234B2 (ja) | 1993-08-19 | 1994-03-24 | 映像信号受信装置における適応形クランプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483295A (ja) |
| JP (1) | JP3088234B2 (ja) |
| KR (1) | KR950007419A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2727595A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Circuit d'asservissement d'un signal sur une valeur de preference |
| JP3284803B2 (ja) * | 1994-12-16 | 2002-05-20 | 富士ゼロックス株式会社 | 画像入力装置 |
| JP2005150802A (ja) * | 2003-11-11 | 2005-06-09 | Sanyo Electric Co Ltd | 画像信号処理装置及び画像信号処理方法 |
| JP5121502B2 (ja) * | 2008-02-27 | 2013-01-16 | キヤノン株式会社 | 直流電流除去回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278176A (ja) * | 1990-03-27 | 1991-12-09 | Nippon Telegr & Teleph Corp <Ntt> | 日本文固有用語抽出処理装置 |
| JPH0654227A (ja) * | 1992-07-31 | 1994-02-25 | Sanyo Electric Co Ltd | Ｍｕｓｅデコーダ |
-
1993
- 1993-08-19 KR KR1019930016075A patent/KR950007419A/ko not_active IP Right Cessation
-
1994
- 1994-03-24 JP JP06054115A patent/JP3088234B2/ja not_active Expired - Fee Related
- 1994-05-12 US US08/241,716 patent/US5483295A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5483295A (en) | 1996-01-09 |
| JP3088234B2 (ja) | 2000-09-18 |
| KR950007419A (ko) | 1995-03-21 |
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