JPS58215129A

JPS58215129A - Ａ／ｄコンバ−タ

Info

Publication number: JPS58215129A
Application number: JP9837082A
Authority: JP
Inventors: Hirokimi Oosawa; 洋仁大澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-06-08
Filing date: 1982-06-08
Publication date: 1983-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】高速のＬ勺コンバータには、並列型と直並列型とがある
。

しかし、並列型の功コンバータでは、アナログ入力電圧
を例えば８ビツトのデジタル出力に変換するときには２
５５個の電圧比較回路を必要とし、これでは素子数が多
くなって消費電力が大きくなると共に、ＩＣ化したとき
のチップサイズが大きくなってしまう。

また、直並列型の＆Ｄコンバータでは、電圧比較回路の
数は８ビツトのデジタル出力でも３０個でよく、従って
消費電力を小さくできると共に、ＩＣ化したときのチッ
プサイズも小さくできる・しかし、この直並列型の〜勺
コンバータでは、デジタル出力の上位ビットと下位ビッ
トとを別個に＆Ｄ変換しているので、精度がとシにくく
、例えばアナログ入力電圧が単調増加していくとき、デ
ジタル出力が単調増加せずに、ディラグやピークを生じ
てしまう。

この発明は、これらの問題点を一掃すると共に、さらに
、その素子数が少々いいコンバータを提供しようとする
ものである。

以下、その−例について第１図によシ説明しよう。なお
、この例においては、アナログ、入力爾、圧ｖｌｎを４
ビツトのデジタル出力Ｄ３〜ＤＯに変換する場合である
。

第１図において、３個の電圧比較回路Ａ！〜Ａ３が設け
られ、これらにアナログ入力型、圧Ｍｉｎ・が供給され
る。また、定電流源Ｂｌが設けられると共に、この定電
流源Ｂｌ　と接地との間に、レジスタス）　ＩＪングと
して抵抗器Ｒ，〜Ｒ３が直列接続される。この場合、抵
抗器Ｒ１−Ｒ３の値は重みづけされ、Ｒｔ　：Ｒ２：Ｒ３＝２Ｒ：２Ｒ：Ｒ（Ｒは基準値）とされる。

゛また、定電流源Ｂ、〜Ｂ５　が設けられ、定電流源Ｂ
２は、定電流源Ｂ１　　と抵抗器Ｒ１との接続点に接続
され、定電流源Ｂ３〜Ｂ６は、抵抗器Ｒ，とＲ３との接
続点に共通に接続される。この場合、後述するように、
定電流源Ｂ、〜Ｂ、の出力電流はオンオフ制御されるが
、この出力型、流が出力されるときの大きさは、Ｂ、　　：　　Ｂ、：Ｂ３：Ｂ、：　　Ｂ、　　＝Ｉ：
３１：３Ｉ　　：５Ｉ　　：１６Ｉ（工は基ｆｉ！８値
）とされる。

そして、抵抗器Ｒ，−Ｒ，Ｋ’％、流が流れることＫよ
シ抵抗器Ｒ１〜Ｒ３の接続点に電圧Ｅ１〜Ｅ３が得られ
るが、これら電圧Ｅ１〜Ｅ３が比較回路Ａ、−Ａ３に供
給される。

さらに１比較回路Ａ、　％Ａ、の出力Ｐ、　ｚｐｓがデ
コーダＤＥＣに供給されて第２図に示すような関係のデ
コード出力Ｑ！〜Ｑ３が取シ出され、下位ピッ）ＤＩＦ
ＤＯの変換時、これら信号Ｑ１〜Ｑ３が３ビツトのラッ
チＬＣＨ’ｉ通じて定電流源Ｂ３〜Ｂ、　Ｋ制御信号と
して供給され、Ｑｌ　＝　”Ｏ”（１＝１〜３）のとき
、定電流源Ｂ（１＋２）の出力電流は得られず、Ｑｌ　
＝”１”のとき、出力電流が上述の大きさで得られるよ
うに制御される。

さらに、下位ビットＩ）＋　＊　Ｄｏの変換時には、定
電流源Ｂ、の出力はオフ（０）とされ、上位ビットＤ！
＋Ｄ１の変換時には、定電流源Ｂ２ｐＢＳの出力はオン
（３Ｉ）とされ、定電流源Ｂ４．Ｂ、の出力はオフ（０
）とされる。また、定電流源Ｂ１の出力は常にオン（Ｉ
）とされる。

さらに、比較回路Ａ１〜Ａ３の出力Ｐ１〜Ｐ３がエンコ
ーダＥＮＣに供給され、第２図に示すような関係のエン
コード出力り、ｔＤ、が取シ出され、上位ビットＤ３．
Ｄ、のときには２ビツトのラッチＬＴＣＨを通じて取り
出され、下位ピッ）Ｄｉ、Ｄ、のときにはそのま１取り
出される。

このような構成によれば、アナログ入力電圧・ｖｉｎに
対して各信号は、第４図に示すようになり、デジタル出
力Ｄ３〜Ｄｏが得られる。すなわち、例えば、第４図に
Ｏ印をつけて示すように、　ｖ、ｎ＝２０ＩＲとすれば
、まず、Ｂｌ　＝Ｉ　ｒ　Ｊ　＝３Ｉ　＃　ＢＨ＝’３Ｉｆ３４
　＝０　＋　Ｂ、　＝＝Ｑ（この値は、電圧ｖｌｎの大きさに関係しない）となる
ので、Ｅｓ　＝２３ＩＲ、Ｅｚ＝１５ＩＲ、Ｅｓ＝７ＩＲとな
り、ｐ、＝頴”、Ｐ！二″″１”、Ｐ３＝”１＃となる。従
って、第２図からＱｔ　　＝　ｖ’Ｏ”　　　ｒ　　Ｑｔ　　　＝、、”
０”　　　＊　　Ｑ、＝＝−１”となるので、やはシ、
第２図からり、　＝１１＃、Ｄｂ＝１０” となシ、これがラッチＬＴＣＨによりラッチされて上位
ビットＤ、＃Ｄ。

Ｄ、＝［）ａ＝″１’　　ｌ　Ｄｔ＝［）ｂ＝″″０”
が取シ出される。

さらに、信号Ｑｌ−Ｑ３がラッチＬＣＨによりラッチさ
れて定電流源Ｂ３〜Ｂｓに制御信号として供給され、Ｂｌ＝Ｉ　、　Ｂ、　＝ＯＢｓ　”０　＊　Ｂ４　”’Ｏｒ　Ｂ５　＝１６Ｉとな
る。従って、Ｅｓ　＝２１１ＲＩＦ５　＝１９ＩＲ、Ｅｓ　＝１７Ｉ
Ｒとなり、Ｐ１＝＝”Ｏ”　＋　Ｐ２　＝＝”ｌ”　＋　Ｐ３　＝
”１’となるので、第２図からＤａ＝１１＃、Ｄｂ＝＠Ｏ″ となり、下位ビット山１０゜Ｄｌ＝　Ｄ、　＝　”１”　　＋　Ｄｏ　＝　Ｄｂ＝　
＠０”が取り出される。

従って、ｖｌｎ＝２０工Ｒのとき、Ｄｓ　〜Ｄｏ　＝　
−１０１０”が得られる。そして、Ｖｉ　ｎ＝　２０Ｉ
Ｒは、接地側から数えて第１０番目のステップのレベル
であり（接地電位を第０番目とする）、ＩＯ＝“１０１
０”であるから、出力Ｄ３〜Ｉ）ｏ＝−１０１０’は正
しいデジタル出力である。

こうして、この発明によれば、ＩＶ′Ｄ変換が行われる
が、この場合、特にこの発明によれば、上位ビット用の
電圧比較回路と下位ビット用の電圧比較回路全兼用して
いるので、電圧比較回路の数が少ない１は並列型ののコ
ンバータに比べても電圧比較回路の数を〃にでき、従っ
て、消費電力を小さくできると共に、ＩＣ化したときの
チップサイズを小さくできる。

壕だ、レジスタストリングが、上位ビット用と下位ビッ
ト用とで同一なので、その数を直並列型のＡ／ｂコンバ
ータに比べても棒にでき、従って、この点からもＩＣチ
ップ金小さくできる。

さらに、十６１ビット用と下位ビット用とで電圧比較回
路及びレジスタストリングが同一なので、精を隻のよい
Ａ／Ｄ変換ができる。

第４図に示す例においては、定電流源Ｂ１−８６の出力
は常にオンとされると共に、その大きさは、Ｂ、　：Ｂ
、　：Ｂｓ　：Ｂ４：Ｂ、　：Ｂ８＝Ｉ　　：３Ｉ　　
：３Ｉ　　：８１　　：８１　　：８Ｉとされる。また
、アナログのスイッチ回路ＳＷｌ〜ＳＷ、が設けられ、
上位ビットの変換時にはスイッチ回路５Ｗ１ｒ　ＳＷ２
がオンとされると共に、スイッチ回路ＳＷ６はオフとさ
れ、下位ビットの変換時には、その逆とされると共に、
信号ｐｔ（ｉ＝１〜３）によシＰＩ　”　”１”のとき
だけスイッチ回路５Ｗ（１＋２）がオンとなるように制
御される。

従って、この場合には、入力電圧ｖＩｎに対して各信号
は第５図に示すようにな＃）（この図では、スイッチ回
路５Ｗ（１−ｚ）がオンのとき定電流源Ｂ量に出力′電
流があり、５Ｗ（ｓ−ｚ）がオフのとき出力電流がＯと
なるように示している）、デジタル出力Ｄ３〜Ｄ、が得
られる。

第６図に示す例にお−では、上位ビットの変換時には、
スイッチ回路ＳＷ＋　＋　ＳＷ４はオン、スイッチ回路
ＳＷ６．　ＥＶ６はオフとされると共に、スイッチ回路
ＳＷｙ〜ＳＷ９は図における下側とされ、下位ビットの
変換時には、スイッチ回路ｓｗ１　＊　ＳＷ４はオフ、
スイッチ回路ＳＷ、、、　ｓｗ、はオンとされると共に
、Ｐｉ−’１”　（１＝１　、２）　（７）ときスイッ
チ回路５Ｗ（１＋１）はオンとされ、Ｐ３＝１１＃のと
き、スイッチ（ロ）路ＳＷ６〜ＳＷＱは上側、ｐｓ＝”
Ｑ”のとき下側とされる。

従って、この場合には、入力電圧ｖＩｎに対して各信号
は第７図に示すようになり、デジタル出力Ｄ３〜ＤＯが
取り出される。

【図面の簡単な説明】

第１図、帛４図、第６図はこの発明の一例の接続図、４
〜２１ス１．第３図、第５図、第７図はその説明のため
の図である。ＥＮＣはエンコーグ、ＤＥＣｆＴまデコーダ、ＬＣＨ。ＬＴＣＨはラッチである。同　　　　　　　　松　　隈　　秀　　盛、でＩＪ・１
．□１．△ ・イタ１

Claims

【特許請求の範囲】

重みづけしたレジスタス）　ＩＪソング複数の定電流源
を接続し、上記レジスタストリングに得られる複数の電
圧を、複数の電圧比較回路において共通のアナログ入力
電圧と電圧比較し、その各比較出力全エンコードしてデ
ジタル出力の上位ビットを得ると共に、上記各比較出力
により上記複数の定電流源の出力を制御して上記デジタ
ル出力の下位ビットを取り出すよう圧したＡＡ）コンバ
ータ。