JPS59122016A - ラツチドコンパレ−タ - Google Patents
ラツチドコンパレ−タInfo
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- JPS59122016A JPS59122016A JP23060082A JP23060082A JPS59122016A JP S59122016 A JPS59122016 A JP S59122016A JP 23060082 A JP23060082 A JP 23060082A JP 23060082 A JP23060082 A JP 23060082A JP S59122016 A JPS59122016 A JP S59122016A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- collector
- converter
- voltage
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は高速のＡ／Ｄコンバータなどに適用して好適
なラッチドコンバレータに関する。
なラッチドコンバレータに関する。
背景技術とその問題点
高速のＡ／Ｄコンバータには、主として第１図に示すよ
うな並列型と、第２図に示すような直並列型とがある。
うな並列型と、第２図に示すような直並列型とがある。
すなわち、第１図の並列型Ａ／Ｄコンノ（−夕は８ビツ
トのＡ／Ｄ変換を行５％合であるが、２５５個の電圧比
較回路Ａ１〜Ａ２５５ ＋有し、この比較回路Ａ１〜Ａ
２５５において、アナログ入力端子■ｉｎか２５５ステ
ツプの基準電圧（Ｖ１〜Ｖ２５５ ）とそレソれ電圧比
較され、その比較出力がエンコーダ（１）に供給されて
８ビツトのデジタル出力ＤＯ〜Ｄ７が取り出される。
トのＡ／Ｄ変換を行５％合であるが、２５５個の電圧比
較回路Ａ１〜Ａ２５５ ＋有し、この比較回路Ａ１〜Ａ
２５５において、アナログ入力端子■ｉｎか２５５ステ
ツプの基準電圧（Ｖ１〜Ｖ２５５ ）とそレソれ電圧比
較され、その比較出力がエンコーダ（１）に供給されて
８ビツトのデジタル出力ＤＯ〜Ｄ７が取り出される。
また、第２図の直並列型Ａ／Ｄコンバータも８ビツトの
Ａ／Ｄ変換を行うものであるが、入力端子Ｖｉｎが前段
の４ビツトの並列型Ａ／Ｄコンバータ（２）に供給され
て上位４ビツトのデジタル出力Ｄ７〜Ｄ４が取り出され
る。そして、この４ビツトＤ７〜Ｄ４がＤ／Ａコンバー
タ（３）に供給されてアナログ電圧Ｖｍに変換され、差
動アンプ（４）で得た電圧Ｖｉｎと電圧Ｖｍとの差の電
圧（ＶｔｎＶｍ）が後段の４ビツトの並列型Ａ／Ｄコン
バータ（５）に供給されて下位４ビツトのデジタル出力
Ｄ３〜Ｄｏが取り出される。
Ａ／Ｄ変換を行うものであるが、入力端子Ｖｉｎが前段
の４ビツトの並列型Ａ／Ｄコンバータ（２）に供給され
て上位４ビツトのデジタル出力Ｄ７〜Ｄ４が取り出され
る。そして、この４ビツトＤ７〜Ｄ４がＤ／Ａコンバー
タ（３）に供給されてアナログ電圧Ｖｍに変換され、差
動アンプ（４）で得た電圧Ｖｉｎと電圧Ｖｍとの差の電
圧（ＶｔｎＶｍ）が後段の４ビツトの並列型Ａ／Ｄコン
バータ（５）に供給されて下位４ビツトのデジタル出力
Ｄ３〜Ｄｏが取り出される。
しかし、第１図の並列型Ａ／Ｄコンバータでは、アナロ
グ入力電圧Ｖｉｎをｎビットのデジタル出力に変換する
場合、（２”−１）個の電圧比較回路を必安どし、素子
数が多くなってＩＣ化した場合のチップサイズが太き（
なると共に、消費成力が大きくなってしまう。
グ入力電圧Ｖｉｎをｎビットのデジタル出力に変換する
場合、（２”−１）個の電圧比較回路を必安どし、素子
数が多くなってＩＣ化した場合のチップサイズが太き（
なると共に、消費成力が大きくなってしまう。
その点、第２図の直並列型Ａ／Ｄコンバータでは、（ｍ
十ｎ ）ビットのデジタル出力に変換する場合でも、
電圧比較回路は（２” ＋ ２ｎ−２）個でよ（、従っ
て、チツプザイズや消費電力を小さくできる。
十ｎ ）ビットのデジタル出力に変換する場合でも、
電圧比較回路は（２” ＋ ２ｎ−２）個でよ（、従っ
て、チツプザイズや消費電力を小さくできる。
しかし、このコンバータでは、Ｄ／Ａコンバータ（３）
が必要である。しかも、上位ビット変換用の前段のＡ／
Ｄコンバータ（２）と、Ｄ／Ａコンバータ（３）との間
に誤差があると、これがそのまま変換誤差として現れ、
上位ピッ）・と下位ビットとの接なぎ目で誤差を生じて
しまう。すなわち、アナログ入力電圧Ｖｉｎが例えば単
調増加していくとき、デジタル出方の下位ビットから上
位ビットへ桁上けがある点で、デジタル出力がディップ
し、単調増加しな（なってしまう。
が必要である。しかも、上位ビット変換用の前段のＡ／
Ｄコンバータ（２）と、Ｄ／Ａコンバータ（３）との間
に誤差があると、これがそのまま変換誤差として現れ、
上位ピッ）・と下位ビットとの接なぎ目で誤差を生じて
しまう。すなわち、アナログ入力電圧Ｖｉｎが例えば単
調増加していくとき、デジタル出方の下位ビットから上
位ビットへ桁上けがある点で、デジタル出力がディップ
し、単調増加しな（なってしまう。
この直並列型Ａ／Ｄコンバータの欠点を除去するものと
して、本出願人は先に第３図に示すような改良型のＡ／
Ｄコンバータを提案した。この改良されたＡ／Ｄコンバ
ータはＤ／Ａコンバータ（３）及び差動アンプ（４）を
夫々省略して構成したもので、下位４ビツト用のＡ／Ｄ
コンバータ（５）は上位４ビツト用のＡ／Ｄコンバータ
（２）のコンバータ出力によって形成されたコントロー
ルパルスにより制御される。
して、本出願人は先に第３図に示すような改良型のＡ／
Ｄコンバータを提案した。この改良されたＡ／Ｄコンバ
ータはＤ／Ａコンバータ（３）及び差動アンプ（４）を
夫々省略して構成したもので、下位４ビツト用のＡ／Ｄ
コンバータ（５）は上位４ビツト用のＡ／Ｄコンバータ
（２）のコンバータ出力によって形成されたコントロー
ルパルスにより制御される。
第４図はその具体例で、この例は４ビツト変換の場合で
ある。図において、上位２ビツト用のＡ／Ｄコンバータ
（６）は３個の電圧比較回路Ｍ１〜Ｍ３とエンコータ責
７）とで構成され、下位２ビツト用のＡ／Ｄコンバータ
（８）もまた、３個の電圧比較回路Ｎ１〜Ｎ３とエンコ
ーダ（９）とで構成される。
ある。図において、上位２ビツト用のＡ／Ｄコンバータ
（６）は３個の電圧比較回路Ｍ１〜Ｍ３とエンコータ責
７）とで構成され、下位２ビツト用のＡ／Ｄコンバータ
（８）もまた、３個の電圧比較回路Ｎ１〜Ｎ３とエンコ
ーダ（９）とで構成される。
端子０１Ｊ、０２間には所定の電圧が印加され、これら
の間には抵抗値の等しい１５個の分圧用抵抗器Ｒが直列
接続され、これら抵抗器Ｒによって形成された１６ステ
ツプの基準電圧Ｖ１５〜■０がＶ１５〜Ｖ１２・Ｖ１１
〜Ｖ８．■７〜■４・■３〜■０の４組に分割され、そ
の組を代表する電圧■１２ ＋ Ｖ８ ＋ ■４ （及
びＶｏ ）とアナログ入力電圧Ｖｉｎとが電圧比較され
てデジタル出力の上位２ビツトＤ３ ＋ Ｄ２が取り出
される。そして、この上位２ビットＤ３．Ｄ２に対応し
て電圧の組■に〜Ｖｋ−３（ｋ＝１５ 、１１ 、７）
が選択され、この選択された組の電圧■に〜Ｖｋ−ａと
入力電圧Ｖｉｎが電圧比較されてデジタル出方の下位２
ビットＤ１．Ｄｏが取り出される。
の間には抵抗値の等しい１５個の分圧用抵抗器Ｒが直列
接続され、これら抵抗器Ｒによって形成された１６ステ
ツプの基準電圧Ｖ１５〜■０がＶ１５〜Ｖ１２・Ｖ１１
〜Ｖ８．■７〜■４・■３〜■０の４組に分割され、そ
の組を代表する電圧■１２ ＋ Ｖ８ ＋ ■４ （及
びＶｏ ）とアナログ入力電圧Ｖｉｎとが電圧比較され
てデジタル出力の上位２ビツトＤ３ ＋ Ｄ２が取り出
される。そして、この上位２ビットＤ３．Ｄ２に対応し
て電圧の組■に〜Ｖｋ−３（ｋ＝１５ 、１１ 、７）
が選択され、この選択された組の電圧■に〜Ｖｋ−ａと
入力電圧Ｖｉｎが電圧比較されてデジタル出方の下位２
ビットＤ１．Ｄｏが取り出される。
電圧の組Ｖｋ−Ｖｋ−ａの選択はエンコーダ（７）、具
体的にはこれに入力される電圧比較回路Ｍ１〜Ｍ３の出
力Ｐ３〜Ｐｏによって行なわれる。また選択された電圧
のｍ乞下位２ビット変換用の電圧比較回路ＮＭ”Ｎ３に
供給するため、図示のような差動スイッチ８Ｗが設けら
れる。このスイッチＳＷは差動アンプで構成される。
体的にはこれに入力される電圧比較回路Ｍ１〜Ｍ３の出
力Ｐ３〜Ｐｏによって行なわれる。また選択された電圧
のｍ乞下位２ビット変換用の電圧比較回路ＮＭ”Ｎ３に
供給するため、図示のような差動スイッチ８Ｗが設けら
れる。このスイッチＳＷは差動アンプで構成される。
第５図は差動スイッチＳＷを含めた直並列型Ａ／Ｄコン
バータの具体例である。
バータの具体例である。
なお、第５図では、紙間の都合により回路図を第５図Ａ
とＢとに分割して示す。
とＢとに分割して示す。
比較回路Ｍ３〜Ｍｌは、それぞれ、トランジスタＱｍｘ
、Ｑｍ２のエミッタが定電流源Ｓｍに共通接続されて
構成され、比較回路Ｎ３〜Ｎ１は、それぞれ、トランジ
スタＱ旧、Ｑｎ２のエミッタが定′屯流源Ｓｎに共通接
続されて構成される。
、Ｑｍ２のエミッタが定電流源Ｓｍに共通接続されて
構成され、比較回路Ｎ３〜Ｎ１は、それぞれ、トランジ
スタＱ旧、Ｑｎ２のエミッタが定′屯流源Ｓｎに共通接
続されて構成される。
差動スイッチＳｗは電圧比較回路Ａｉ ｊ （１＝４〜
１゜ｊ＝３〜１）で構成される。この比較回路Ａｉｊは
、それぞれ、トランジスタＱ１． Ｑ２のエミッタが電
流スイッチ用のトランジスタＱ３のコレクタに共通接続
されて構成される。なお、比較回路Ａｉ３〜Ａｉｌは、
本来、比較回路へ３〜Ｎ１の初段として動（ものである
。
１゜ｊ＝３〜１）で構成される。この比較回路Ａｉｊは
、それぞれ、トランジスタＱ１． Ｑ２のエミッタが電
流スイッチ用のトランジスタＱ３のコレクタに共通接続
されて構成される。なお、比較回路Ａｉ３〜Ａｉｌは、
本来、比較回路へ３〜Ｎ１の初段として動（ものである
。
また、１６ステツプの基準電圧Ｖ１５〜ｖｏのうち、４
ステツプごとの電圧■１２．■８．■４が比較回路Ｍ３
〜Ｍ１のトランジスタＱｍ ｌのベースに供給され、電
圧Ｖ１５〜■１３１ Ｖ７〜■５が比較回路Ａ４ｊ・Ａ
２ｊのトランジスタＱ２のベースに供給されると共に、
３！Ｌ６Ｗ圧Ｖ９〜Ｖｏ ｌ ｖ１〜ｖ３カ比較Ｄｏ路
Ａａｊ Ｉ ＡｔｊのトランジスタＱ１のベースに供給
されろ。さらに、比較回路Ｍ３〜Ｍ１のトランジスタＱ
ｍ２のベースと、比較回路ＡＩｊのトランジスタＱｌ、
Ｑ２のうち、電圧Ｖ１５〜Ｖ１が供給されなかったト
ランジスタのベースとに、アナログ入力電圧Ｖｉｎが伸
−給される。
ステツプごとの電圧■１２．■８．■４が比較回路Ｍ３
〜Ｍ１のトランジスタＱｍ ｌのベースに供給され、電
圧Ｖ１５〜■１３１ Ｖ７〜■５が比較回路Ａ４ｊ・Ａ
２ｊのトランジスタＱ２のベースに供給されると共に、
３！Ｌ６Ｗ圧Ｖ９〜Ｖｏ ｌ ｖ１〜ｖ３カ比較Ｄｏ路
Ａａｊ Ｉ ＡｔｊのトランジスタＱ１のベースに供給
されろ。さらに、比較回路Ｍ３〜Ｍ１のトランジスタＱ
ｍ２のベースと、比較回路ＡＩｊのトランジスタＱｌ、
Ｑ２のうち、電圧Ｖ１５〜Ｖ１が供給されなかったト
ランジスタのベースとに、アナログ入力電圧Ｖｉｎが伸
−給される。
また、比較回路Ｍ３のトランジスタＱｍｘのコレクタ出
力Ｐ３が比較回路Ａ４ ｊのトランジスタＱ３のベース
に供給され、比較回路Ｍ３のトランジスタＱｒｒ＋ｚと
比較回路Ｍ２のトランジスタＱｍｔとのワイアードアン
ド出力Ｐ２が比較回路Ａ３ｊのトランジスタＱ３のベー
スに供給され、比較回路Ｍ２のトランジスタＱｍ ２と
比較回路Ｍ１のトランジスタＱｍｘとのワイアードアン
ド出力Ｐ１が比較回路Ａ２ｊのトランジスタＱ３のベー
スに供給され、比較回路Ｍ１のトランジスタＱｍｚのコ
レクタ出力Ｐｏが比較回路Ａ１ｊのトランジスタＱ３の
ベースに供給すれる。
力Ｐ３が比較回路Ａ４ ｊのトランジスタＱ３のベース
に供給され、比較回路Ｍ３のトランジスタＱｒｒ＋ｚと
比較回路Ｍ２のトランジスタＱｍｔとのワイアードアン
ド出力Ｐ２が比較回路Ａ３ｊのトランジスタＱ３のベー
スに供給され、比較回路Ｍ２のトランジスタＱｍ ２と
比較回路Ｍ１のトランジスタＱｍｘとのワイアードアン
ド出力Ｐ１が比較回路Ａ２ｊのトランジスタＱ３のベー
スに供給され、比較回路Ｍ１のトランジスタＱｍｚのコ
レクタ出力Ｐｏが比較回路Ａ１ｊのトランジスタＱ３の
ベースに供給すれる。
そして、比較回路Ａｉａ〜ＡｉｔのトランジスタＱ３の
エミッタが定電流源８３〜Ｓ１にそれぞれ共通接続され
る。また、比較回路Ｍ３＝ Ｍｌの出力Ｐ３〜Ｐ１が上
位ビット用のエンコーダ（７）に供給されてデジタル出
力の上位２ビットＤ３．Ｂ２が取り出される。
エミッタが定電流源８３〜Ｓ１にそれぞれ共通接続され
る。また、比較回路Ｍ３＝ Ｍｌの出力Ｐ３〜Ｐ１が上
位ビット用のエンコーダ（７）に供給されてデジタル出
力の上位２ビットＤ３．Ｂ２が取り出される。
さらに、比較回路Ａｉａ〜ＡｉｊのトランジスタＱ１
＋Ｑ２のコレクタが、それぞれ比較回路Ｎ３〜Ｎ１のト
ランジスタＱｎｘ ＋ Ｑｎ２のベースに共通接続され
る。そして、比較回路Ｎ３のトランジスタＱｎ ｓのコ
レクタ出力Ｂ３、比較回路へ３のトランジスタＱ１１２
と比較回路Ｎ２のトランジスタＱｎ１とのワイアードア
ンド出力Ｂ２、比較回路Ｎ２のトランジスターｎ２と比
較回路Ｎ１のトランジスタＱｎ ｌとのワイアードアン
ド出力Ｂ１が下位ビット用のエンコーダ（９）に供給さ
れると共に、エンコーダ（７）からビットＤ２がエンコ
ーダ（９）に供給され、エンコーダ（９）からはデジタ
ル出力の下位２ビットＤＩ、ＤＯが取り出される。なお
、エンコーダ（７１、（９１の真理値表の一例を第６図
及び第７図に示す。
＋Ｑ２のコレクタが、それぞれ比較回路Ｎ３〜Ｎ１のト
ランジスタＱｎｘ ＋ Ｑｎ２のベースに共通接続され
る。そして、比較回路Ｎ３のトランジスタＱｎ ｓのコ
レクタ出力Ｂ３、比較回路へ３のトランジスタＱ１１２
と比較回路Ｎ２のトランジスタＱｎ１とのワイアードア
ンド出力Ｂ２、比較回路Ｎ２のトランジスターｎ２と比
較回路Ｎ１のトランジスタＱｎ ｌとのワイアードアン
ド出力Ｂ１が下位ビット用のエンコーダ（９）に供給さ
れると共に、エンコーダ（７）からビットＤ２がエンコ
ーダ（９）に供給され、エンコーダ（９）からはデジタ
ル出力の下位２ビットＤＩ、ＤＯが取り出される。なお
、エンコーダ（７１、（９１の真理値表の一例を第６図
及び第７図に示す。
このような構成において、例えば第５図に■として示す
ように、アナログ入力電圧Ｖｉｎが、Ｖｒ ＞Ｖｉｎ＞
Ｖｓであるとする（以下、信号のレベルを示す”Ｈ”、
′Ｌ”には■に対応してサフィックス１をつける）。
ように、アナログ入力電圧Ｖｉｎが、Ｖｒ ＞Ｖｉｎ＞
Ｖｓであるとする（以下、信号のレベルを示す”Ｈ”、
′Ｌ”には■に対応してサフィックス１をつける）。
すルト、Ｖｉ２ ＞ Ｂ８ ＞ Ｖｉｎ ｔ（−ノテ、
比較口Ｍ Ｂ３ 。
比較口Ｍ Ｂ３ 。
Ｂ２のトランジスタＱｍ１のベースは″′Ｈ７，トラン
ジスタＱＩＴ１２のベースは”ｊ’、となってトランジ
スタＱｍｔのコレクタは”ＬＴ、トランジスタＱｍ ２
のコレクタ“Ｂ７となる。また、Ｖｉ ｎ ＞ Ｂ４な
ので、比較回路Ｍ１のトランジスタＱｍ１のベースはＬ
７ Ｔ ＦランジスタＱｍ２のベースはＨＷとなってト
ランジスタＱｍｉのコレクタはＨＭ ｐ ）ランジスタ
ＱｍｚのコレクタはＬ７となる。従って、ｐ３＝”Ｂ７
１ Ｂ２ ＝″’Ｌ７ 、 Ｐｌ、＝亙ｐＰＯ−″′Ｌ
￥となるので、第６図からＤ３＝″０”、Ｂ２−１”と
なる。
ジスタＱＩＴ１２のベースは”ｊ’、となってトランジ
スタＱｍｔのコレクタは”ＬＴ、トランジスタＱｍ ２
のコレクタ“Ｂ７となる。また、Ｖｉ ｎ ＞ Ｂ４な
ので、比較回路Ｍ１のトランジスタＱｍ１のベースはＬ
７ Ｔ ＦランジスタＱｍ２のベースはＨＷとなってト
ランジスタＱｍｉのコレクタはＨＭ ｐ ）ランジスタ
ＱｍｚのコレクタはＬ７となる。従って、ｐ３＝”Ｂ７
１ Ｂ２ ＝″’Ｌ７ 、 Ｐｌ、＝亙ｐＰＯ−″′Ｌ
￥となるので、第６図からＤ３＝″０”、Ｂ２−１”と
なる。
また、Ｂ３−”？ ＋ ”２−”Ｍ ＊ Ｐｌ ””
”Ｍ ｙ ＰＯ＝”Ｍなので、比較回路Ａ２ｊのトラン
ジスタＱ３だけがオンとなり、比較回路Ａ２ｊにおいて
入力電圧Ｖｉｎと基準電圧Ｖ７〜■５とが比較される。
”Ｍ ｙ ＰＯ＝”Ｍなので、比較回路Ａ２ｊのトラン
ジスタＱ３だけがオンとなり、比較回路Ａ２ｊにおいて
入力電圧Ｖｉｎと基準電圧Ｖ７〜■５とが比較される。
そして、Ｂ７＞ Ｖｉｎ ＞ Ｂ６なので、比較回路Ａ
２３のトランジスタＱ１のベースは″′Ｌ７．トランジ
スタＱ２のベースは”Ｈ′ＸとなってトランジスタＱ１
のコレクタは”Ｈ′１゜トランジスタＱ２のコレクタは
′Ｌ７となると共に、比較回路Ａ２２ ｒ Ａ２１のト
ランジスタＱ！のベースは″′Ｈτ、トランジスタＱ２
のベースはＬＴとなってトランジスタＱｌのコレクタは
″Ｌ７．トランジスタＱ２のコレクタは′Ｈ′Ｘとなる
。
２３のトランジスタＱ１のベースは″′Ｌ７．トランジ
スタＱ２のベースは”Ｈ′ＸとなってトランジスタＱ１
のコレクタは”Ｈ′１゜トランジスタＱ２のコレクタは
′Ｌ７となると共に、比較回路Ａ２２ ｒ Ａ２１のト
ランジスタＱ！のベースは″′Ｈτ、トランジスタＱ２
のベースはＬＴとなってトランジスタＱｌのコレクタは
″Ｌ７．トランジスタＱ２のコレクタは′Ｈ′Ｘとなる
。
、 そして、これら出力が比較回路Ｎ３〜Ｎ１に供給さ
れているので、比較回路Ｎ３のトランジスタＱｎ １の
コレクタは一＋Ｌ７ 、トランジスタＱｎ ２のコレク
タはＨ７となると共に、比較回路Ｎ２．Ｎ１のトランジ
スタＱ旧のコレクタは″Ｈ′Ｘ、トランジスタ勉２のコ
レクタは”ＬＴとなる。従って、Ｂ３−”Ｌ＋￥。
れているので、比較回路Ｎ３のトランジスタＱｎ １の
コレクタは一＋Ｌ７ 、トランジスタＱｎ ２のコレク
タはＨ７となると共に、比較回路Ｎ２．Ｎ１のトランジ
スタＱ旧のコレクタは″Ｈ′Ｘ、トランジスタ勉２のコ
レクタは”ＬＴとなる。従って、Ｂ３−”Ｌ＋￥。
Ｂ２−””１ ｖ Ｂ１−“ＬＴとなると共に、Ｄ２＝
”１”なので、第７図からＤＩ＝”ｌ”＋ ＤＯ”’
”０”となる。
”１”なので、第７図からＤＩ＝”ｌ”＋ ＤＯ”’
”０”となる。
従って、アナログ入力電圧Ｖｉｎが■として示すようＫ
、 Ｂ７ ） Ｖｉｎ） Ｂ６のときには、デジタル
出力Ｄ３〜Ｄｏとして０１１０”が得られる。そして、
このときの入力電圧Ｖｉｎは端数を切り捨てて量子化す
れば、接地側から数えて第６番目のステップのレベルで
あり（接地電位を第０番目とする）、６＝″’０１１０
”であるから、Ｄ３〜Ｄｏ−０１１０”は正しいデジタ
ル出力である。
、 Ｂ７ ） Ｖｉｎ） Ｂ６のときには、デジタル
出力Ｄ３〜Ｄｏとして０１１０”が得られる。そして、
このときの入力電圧Ｖｉｎは端数を切り捨てて量子化す
れば、接地側から数えて第６番目のステップのレベルで
あり（接地電位を第０番目とする）、６＝″’０１１０
”であるから、Ｄ３〜Ｄｏ−０１１０”は正しいデジタ
ル出力である。
また、例えば第５図に■として示すように、アナログ入
力電圧Ｖｉｎが、■ｌｏ ＞ Ｖｉｎ ） Ｂ９である
とする（以下、信号のレベルを示すＨ”、”Ｌ”には■
に対応してサフィックス２なつける）。
力電圧Ｖｉｎが、■ｌｏ ＞ Ｖｉｎ ） Ｂ９である
とする（以下、信号のレベルを示すＨ”、”Ｌ”には■
に対応してサフィックス２なつける）。
すると、Ｖｔｚ＞Ｖｉａなので、比較回路Ｍ３のトラン
ジスタＱｍ１のベースはＨ；・、トランジスタＱｍ２の
ベースは′Ｌ′２となってトランジスタＱｍ １のコレ
フタはＬ’２ ＋ ）ランジスタＱｍ２のコレクタはｎ
Ｈとなる。また、Ｖｒ ｎ ＞ Ｖｓ ＞ Ｂ４なので
比較回路Ｍ２゜ＭｌのトランジスタＱｍ １のベースは
”Ｌ量ｒ ＦランジスタＱｍ２のベースは６１刊となっ
てトランジスタＱｍ１のコレクタはＨ：’ ｒ Ｆラン
ジスタＱｍｚのコレクタは号となる。ｕ’Ｅって、Ｂ３
−Ｌ’２ ＋ ”２−“’Ｈ； 、 Ｐｌ：”Ｌ’；
、 ｐｏ−’“号となるので、第６図からＤ３＝”１”
。
ジスタＱｍ１のベースはＨ；・、トランジスタＱｍ２の
ベースは′Ｌ′２となってトランジスタＱｍ １のコレ
フタはＬ’２ ＋ ）ランジスタＱｍ２のコレクタはｎ
Ｈとなる。また、Ｖｒ ｎ ＞ Ｖｓ ＞ Ｂ４なので
比較回路Ｍ２゜ＭｌのトランジスタＱｍ １のベースは
”Ｌ量ｒ ＦランジスタＱｍ２のベースは６１刊となっ
てトランジスタＱｍ１のコレクタはＨ：’ ｒ Ｆラン
ジスタＱｍｚのコレクタは号となる。ｕ’Ｅって、Ｂ３
−Ｌ’２ ＋ ”２−“’Ｈ； 、 Ｐｌ：”Ｌ’；
、 ｐｏ−’“号となるので、第６図からＤ３＝”１”
。
Ｂ２−”０″となる。
また、Ｂ３−””ｌ ＋ Ｂ２ ”＝“Ｂ２ ｒ ”１
−Ｌ；−Ｐ。＝”Ｌ；なので、比較回路Ａ３ｊのトラン
ジスタＱ３だげがオンとなり、比較回路Ａ３ｊにおいて
人力′α圧Ｖｉｎと基準電圧ｖ９〜Ｖｌｌとが比較され
る。そして、Ｂ９〈■団＜ＶＩＯなので、比較回路Ａ３
３のトランジスタＱ１のベースはＬ’：、 、 ）ラン
ジスタＱ２０ベースは”川となつ℃トランジスタＱ１の
コレクタは’Ｈ’２’ 。
−Ｌ；−Ｐ。＝”Ｌ；なので、比較回路Ａ３ｊのトラン
ジスタＱ３だげがオンとなり、比較回路Ａ３ｊにおいて
人力′α圧Ｖｉｎと基準電圧ｖ９〜Ｖｌｌとが比較され
る。そして、Ｂ９〈■団＜ＶＩＯなので、比較回路Ａ３
３のトランジスタＱ１のベースはＬ’：、 、 ）ラン
ジスタＱ２０ベースは”川となつ℃トランジスタＱ１の
コレクタは’Ｈ’２’ 。
トランジスタＱ２のコレクタは”Ｌ；となると共に、比
較回路Ａ３２ ｚ Ａ３１のトランジスタＱｌのベース
は″′Ｈ；、トラ、ンジスタＱ２のベースはＬ；となっ
てトランジスタＱ１のコレクタは””ｌ ａ Ｆランジ
スタＱ２のコレクタはＨ；となる。
較回路Ａ３２ ｚ Ａ３１のトランジスタＱｌのベース
は″′Ｈ；、トラ、ンジスタＱ２のベースはＬ；となっ
てトランジスタＱ１のコレクタは””ｌ ａ Ｆランジ
スタＱ２のコレクタはＨ；となる。
そして、これら出力が比較回路Ｎ３〜Ｎ１に供給されて
いるので、比較回路Ｎ３のトランジスタＱｎｌのコレク
タは？ＩＬ′２．トランジスタＱｎ ２のコレクタは′
川となると共に、比較回路Ｎ２．Ｎ１のトランジスタＱ
ｎｒのコレクタは″”２ ｔ ）ランジスタＱｎ ２の
コレクタはＬ量となる。従って、Ｂ３＝”’２ ｒＢ２
＝“Ｈ’２ ＋ ”１−”Ｌ量となると共に、Ｄ２＝”
０”なので、第７図からＤＩ＝“０”＋ＤＯ”’”１”
となる。
いるので、比較回路Ｎ３のトランジスタＱｎｌのコレク
タは？ＩＬ′２．トランジスタＱｎ ２のコレクタは′
川となると共に、比較回路Ｎ２．Ｎ１のトランジスタＱ
ｎｒのコレクタは″”２ ｔ ）ランジスタＱｎ ２の
コレクタはＬ量となる。従って、Ｂ３＝”’２ ｒＢ２
＝“Ｈ’２ ＋ ”１−”Ｌ量となると共に、Ｄ２＝”
０”なので、第７図からＤＩ＝“０”＋ＤＯ”’”１”
となる。
従って、アナログ入力電圧■ｉｎが■として示すように
、ＶＩＯ＞ Ｖｉ ｎ ＞ Ｂ９のときには、デジタル
出力Ｄ３〜Ｄｏとして１０吋”が得られる。そして、こ
のときの入力電圧Ｖｉｎは端数を切り捨てて量子化すれ
ば、接地側から数えて第９番目のステップのレベルであ
り、９−１００１’であるから、Ｄ３〜ＤＯ−１００１
”は正しいデジタル出力である。
、ＶＩＯ＞ Ｖｉ ｎ ＞ Ｂ９のときには、デジタル
出力Ｄ３〜Ｄｏとして１０吋”が得られる。そして、こ
のときの入力電圧Ｖｉｎは端数を切り捨てて量子化すれ
ば、接地側から数えて第９番目のステップのレベルであ
り、９−１００１’であるから、Ｄ３〜ＤＯ−１００１
”は正しいデジタル出力である。
ところで、上述した下位２ビツト用のＡ／Ｄコンバータ
（８）に設けられる比較回路Ｎ３〜Ｎｌを上述したよう
な差動アンプだけで構成するのではな（、この差動アン
プの出力である比較出力Ｂ３〜Ｂｌを一旦ラッチし、そ
のラッチ出力をエンコーダ（９１に供給するように構成
する場合には、比較回路Ｎ３〜Ｎ１の代りにラッチドコ
ンパレータが使用される。
（８）に設けられる比較回路Ｎ３〜Ｎｌを上述したよう
な差動アンプだけで構成するのではな（、この差動アン
プの出力である比較出力Ｂ３〜Ｂｌを一旦ラッチし、そ
のラッチ出力をエンコーダ（９１に供給するように構成
する場合には、比較回路Ｎ３〜Ｎ１の代りにラッチドコ
ンパレータが使用される。
第８図はその一例を示す構成図であって、図は比較回路
Ｎ２に対応した回路構成図である。ラッチドコンパレー
タ（２ｏ）は図のように電圧比較回路Ｎ２のほかにこの
比較回路Ｎ２の出力をラッチするラッチ回路（２Ｉ）が
設けられる。
Ｎ２に対応した回路構成図である。ラッチドコンパレー
タ（２ｏ）は図のように電圧比較回路Ｎ２のほかにこの
比較回路Ｎ２の出力をラッチするラッチ回路（２Ｉ）が
設けられる。
ラッチ回ｍ １２１＋は一対のトランジスタＱａ 、
Ｑｂ ヲ有し、夫々のエミッタが共通に接続されると共
に、一方のトランジスタのベースと他方のトランジスタ
のコレクタとが接続されたもので、比較回路Ｎ２のトラ
ンジスタＱ旧のコレクタ出方（比較出力）Ｂ２がトラン
ジスタＱｂに供給され、他方のコレクタ出力Ｂｌが一方
のトランジスタＱａのベースニ供給される。
Ｑｂ ヲ有し、夫々のエミッタが共通に接続されると共
に、一方のトランジスタのベースと他方のトランジスタ
のコレクタとが接続されたもので、比較回路Ｎ２のトラ
ンジスタＱ旧のコレクタ出方（比較出力）Ｂ２がトラン
ジスタＱｂに供給され、他方のコレクタ出力Ｂｌが一方
のトランジスタＱａのベースニ供給される。
比較回路Ｎ２とラッチ回路（２１）とはその動作が相補
的に制御される。そのため、図のように一対のトランジ
スタＱｃ 、 （Ｊｄよりなるスイッチング用差動アン
プ（２２１が設けられ、夫々に供給されるパルス”ｃ
＋ Ｐｃ （サンプリングパルスに同期したもの）でス
イッチング制御される。（２３）は電流源、Ｒａ、 Ｒ
，Ｌはコレクタ抵抗呑である。
的に制御される。そのため、図のように一対のトランジ
スタＱｃ 、 （Ｊｄよりなるスイッチング用差動アン
プ（２２１が設けられ、夫々に供給されるパルス”ｃ
＋ Ｐｃ （サンプリングパルスに同期したもの）でス
イッチング制御される。（２３）は電流源、Ｒａ、 Ｒ
，Ｌはコレクタ抵抗呑である。
この構成において、パルスＰＣがハイレベルのとぎ、比
較動作が行なわれ、ローレベルのときその比較出力がラ
ッチされる。
較動作が行なわれ、ローレベルのときその比較出力がラ
ッチされる。
さて、このようにラッチドコンパレータ（２０＋を使用
する場合には電圧比較器Ａｉｚで入力電圧Ｖｉｎと基準
電圧■ｎとの電圧比較が行なわれたのち、再び比較回路
Ｎ２で電圧比較動作が行なわれるものであるから、後段
の比較回路Ｎ２で必袂な比ｅ蛎作時間だけ比較出力Ｂ１
、 Ｂ２が連れてしまう。そのため、Ａ／Ｄコンバー
タのサンプリング周期を速くすることができず、Ａ／Ｄ
変換の高速化が阻害される。
する場合には電圧比較器Ａｉｚで入力電圧Ｖｉｎと基準
電圧■ｎとの電圧比較が行なわれたのち、再び比較回路
Ｎ２で電圧比較動作が行なわれるものであるから、後段
の比較回路Ｎ２で必袂な比ｅ蛎作時間だけ比較出力Ｂ１
、 Ｂ２が連れてしまう。そのため、Ａ／Ｄコンバー
タのサンプリング周期を速くすることができず、Ａ／Ｄ
変換の高速化が阻害される。
さらに、エンコーダ（９１に対する最終段の差動増１＠
部としての比較回路Ｎ２にＤＣオフセットがあると、こ
れを調整する手段が通常設けられていないために、結果
的にＡ／Ｉ）変換の精度が悪くなってしまう。
部としての比較回路Ｎ２にＤＣオフセットがあると、こ
れを調整する手段が通常設けられていないために、結果
的にＡ／Ｉ）変換の精度が悪くなってしまう。
発明の目的
そこで、この発明ではＡ／Ｄ変換の高速化を達成すると
共に、変換精度の向上を図ったものである。
共に、変換精度の向上を図ったものである。
発明の概要
そのため、この発明ではラッチドコンパレータを構成す
る差動構成の電圧比較回路をその前段に並列接続された
差動入力が供給される複数の差動増幅回路で兼用したも
のである。
る差動構成の電圧比較回路をその前段に並列接続された
差動入力が供給される複数の差動増幅回路で兼用したも
のである。
実施例
続いて、この発明の一例を上述したＡ／Ｄコンバータ用
のコンパレータに適用した場合につき第９図以下を参照
して説明する。
のコンパレータに適用した場合につき第９図以下を参照
して説明する。
この発明では第９図に示すように、電圧比較回路Ａｉ２
のコレクタ出力をそのままラッチ回路２１）に供給する
。従って、コレクタ抵抗益鳥及び比較回路Ｎ２は不要で
ある。トランジスタＱ。のコレクタは直接電源に接続さ
れる。
のコレクタ出力をそのままラッチ回路２１）に供給する
。従って、コレクタ抵抗益鳥及び比較回路Ｎ２は不要で
ある。トランジスタＱ。のコレクタは直接電源に接続さ
れる。
この構成においても、電圧比較回路Ａｉｚで電圧比較さ
れたコレクタ出力が、パルスＰＣの供給でラッチされる
ことになるから、比較回路Ｎ２を設げないだけ遅延時間
がな（なるから比較スピードが速く、従って、サンプリ
ング周波数は８０ ＭＨｚ以上の周波数を使用できるよ
うになるから、Ａ／Ｄ変換の高速化を達成できる。ＤＣ
オフセットの問題もありえない。
れたコレクタ出力が、パルスＰＣの供給でラッチされる
ことになるから、比較回路Ｎ２を設げないだけ遅延時間
がな（なるから比較スピードが速く、従って、サンプリ
ング周波数は８０ ＭＨｚ以上の周波数を使用できるよ
うになるから、Ａ／Ｄ変換の高速化を達成できる。ＤＣ
オフセットの問題もありえない。
ところで、第９図のように構成した場合、トランジスタ
Ｑｌ 、 Ｑ２のコレクタとＩＣ用基板との間のコレク
タを生ｇ量ｃｓや、コレクターベース問答ｔｃｃｎさら
には配線容量ＣＬ等の容量が負荷抵抗器１もＬＫえ１し
、並列に介在されることになり、これらの総合容量と負
荷抵抗器几りの抵抗値とによる時定数のため、電圧比較
回路Ａｉｚとランチ回路（２］）との間で信号の遅延が
生ずる。特に、第９図のように多数の電圧比較回路が並
列接続されている場合には総合容量は電圧比較回路の１
１６１ Ｎ借になるので、時定数が一層大きくなって、
信号の遅延かより大ぎくなってしまう。
Ｑｌ 、 Ｑ２のコレクタとＩＣ用基板との間のコレク
タを生ｇ量ｃｓや、コレクターベース問答ｔｃｃｎさら
には配線容量ＣＬ等の容量が負荷抵抗器１もＬＫえ１し
、並列に介在されることになり、これらの総合容量と負
荷抵抗器几りの抵抗値とによる時定数のため、電圧比較
回路Ａｉｚとランチ回路（２］）との間で信号の遅延が
生ずる。特に、第９図のように多数の電圧比較回路が並
列接続されている場合には総合容量は電圧比較回路の１
１６１ Ｎ借になるので、時定数が一層大きくなって、
信号の遅延かより大ぎくなってしまう。
使って、上述のように比較回路、Ｎ２を省略して信号の
遅延を防止してもまだ十分な遅延防止対策とは言い難い
。
遅延を防止してもまだ十分な遅延防止対策とは言い難い
。
第１０図はこのような点を考慮して改良されたもので、
電圧比較回路Ａｉｚを構成するトランジスタＱ１． Ｑ
２に対し夫々カスコード接続されたトランジスタＱｉ、
Ｑｊが設けられ、このトランジスタＱｉ 、 Ｑｊを
介してコレクタたる差動出力がラッチ回路（２＋）に供
給されるようになされている。
電圧比較回路Ａｉｚを構成するトランジスタＱ１． Ｑ
２に対し夫々カスコード接続されたトランジスタＱｉ、
Ｑｊが設けられ、このトランジスタＱｉ 、 Ｑｊを
介してコレクタたる差動出力がラッチ回路（２＋）に供
給されるようになされている。
このように構成すると、カスコードトランジスタＱｉ
ｐ Ｑｊのエミッタ抵抗γもと上述した総合容量とによ
って線路時定数が決まる。エミッタ抵抗値はカスコード
トランジスタＱｉ 、 Ｑｊを流れるエミッタ電流に比
例して減少するから、工ｅ（几りとなる。従って、カス
コードトランジスタＱｉ 、 Ｑｊを接続することによ
って負荷抵抗器ＫＬの影響がな（なり、時定数は大幅に
小さくなって、ラッチ回路（２１）までの信号線路での
遅延を大幅に改善できる。
ｐ Ｑｊのエミッタ抵抗γもと上述した総合容量とによ
って線路時定数が決まる。エミッタ抵抗値はカスコード
トランジスタＱｉ 、 Ｑｊを流れるエミッタ電流に比
例して減少するから、工ｅ（几りとなる。従って、カス
コードトランジスタＱｉ 、 Ｑｊを接続することによ
って負荷抵抗器ＫＬの影響がな（なり、時定数は大幅に
小さくなって、ラッチ回路（２１）までの信号線路での
遅延を大幅に改善できる。
このようにして、信号の遅延が太ぎく改善されて、第９
図の場合よりもより高速動作が期待できる。
図の場合よりもより高速動作が期待できる。
なお、上述では高速Ａ７．／Ｄコンバータ用のラッチト
コンバレータにこの発明を適用Ｉ−たが、ラツチドコン
バレータの入力段に、並列接続された多数の差動増幅回
路が接続されているような回路にもこの発明を適用する
ことができる。
コンバレータにこの発明を適用Ｉ−たが、ラツチドコン
バレータの入力段に、並列接続された多数の差動増幅回
路が接続されているような回路にもこの発明を適用する
ことができる。
また、動作説明としては４ビツト構成のもの九ついて行
ったがそのビット数には制限されずすべての場合にこの
発明を適用できる。そして、上述では比較回路Ｎ２につ
いてのラッチドコンパレータについ又適用したが、他の
比較回路Ｎ３．Ｎ１にも当然に適用される。
ったがそのビット数には制限されずすべての場合にこの
発明を適用できる。そして、上述では比較回路Ｎ２につ
いてのラッチドコンパレータについ又適用したが、他の
比較回路Ｎ３．Ｎ１にも当然に適用される。
発明の詳細
な説明したようにこの発明では、回路構成の共用化を図
ることにより、信号の遅延をな（してＡ／Ｄ変換の高速
化を図ることができると共に、ＤＣオフセットの発生が
少な（なるからＡ／Ｄ変換精度が向上する。第１０図の
ようにすれは、Ａ／Ｄ変換の一層の高速化をル」待でき
る。
ることにより、信号の遅延をな（してＡ／Ｄ変換の高速
化を図ることができると共に、ＤＣオフセットの発生が
少な（なるからＡ／Ｄ変換精度が向上する。第１０図の
ようにすれは、Ａ／Ｄ変換の一層の高速化をル」待でき
る。
第１図は兼列型Ａ／Ｄコンバータの説明図、第２図は直
並列型Ａ／Ｄコンバータの説明図、第３図はこの発明の
説明に供する改良された直並列型Ａ／Ｄコンバータの一
例を示す説明図、第４図はその具体例を示す要部のブロ
ック図、第５図は１４図構成をより具体的に示した接続
図、第６図。 び冥７図はエンコーダの真理値を示す図、第８１ハコノ
発明の説明に供するラッチドコンパレーの接続図、第９
図及び第１０図は夫々この発明に係るラッチドコンパレ
ータの一例を示す接続図。 ある。 （２１、（５１、（６１、（９１はＡ／Ｄコンバータ、
ＡＩ Ｊ ｔ Ｎ１〜”３ ＋ Ｍｌ〜Ｍ３は電圧比較
回路、（２０）はラッチド；ンハレータ、（２Ｉ）はラ
ンチ回路、（２２）はスイツチン。 回路、Ｑｉ 、 Ｑｊはカスコードトランジスタであ４
尋 代理人 炉外 官 支 閃 り
並列型Ａ／Ｄコンバータの説明図、第３図はこの発明の
説明に供する改良された直並列型Ａ／Ｄコンバータの一
例を示す説明図、第４図はその具体例を示す要部のブロ
ック図、第５図は１４図構成をより具体的に示した接続
図、第６図。 び冥７図はエンコーダの真理値を示す図、第８１ハコノ
発明の説明に供するラッチドコンパレーの接続図、第９
図及び第１０図は夫々この発明に係るラッチドコンパレ
ータの一例を示す接続図。 ある。 （２１、（５１、（６１、（９１はＡ／Ｄコンバータ、
ＡＩ Ｊ ｔ Ｎ１〜”３ ＋ Ｍｌ〜Ｍ３は電圧比較
回路、（２０）はラッチド；ンハレータ、（２Ｉ）はラ
ンチ回路、（２２）はスイツチン。 回路、Ｑｉ 、 Ｑｊはカスコードトランジスタであ４
尋 代理人 炉外 官 支 閃 り
Claims (1)
- ラッチドコンバレータを構成する差動構成の電圧比較回
路がその前段に並列接続された差動入力が供給される複
数の差動増幅回路で兼用されてなるラッチドコンバレー
タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23060082A JPS59122016A (ja) | 1982-12-27 | 1982-12-27 | ラツチドコンパレ−タ |
| CA000443188A CA1222827A (en) | 1982-12-24 | 1983-12-13 | Latched comparator circuit |
| AU22530/83A AU2253083A (en) | 1982-12-24 | 1983-12-19 | Latched comparator circuit |
| EP83307808A EP0116776A1 (en) | 1982-12-24 | 1983-12-21 | Latched comparator circuits |
| US06/564,203 US4559522A (en) | 1982-12-24 | 1983-12-22 | Latched comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23060082A JPS59122016A (ja) | 1982-12-27 | 1982-12-27 | ラツチドコンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59122016A true JPS59122016A (ja) | 1984-07-14 |
Family
ID=16910278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23060082A Pending JPS59122016A (ja) | 1982-12-24 | 1982-12-27 | ラツチドコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028320A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 比較器回路 |
-
1982
- 1982-12-27 JP JP23060082A patent/JPS59122016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028320A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 比較器回路 |
| JPH0475687B2 (ja) * | 1983-07-27 | 1992-12-01 | Hitachi Seisakusho Kk |
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