JPH0646689B2

JPH0646689B2 - 差動増幅回路

Info

Publication number: JPH0646689B2
Application number: JP1172858A
Authority: JP
Inventors: マーシャル・ジェー・ベル・ジュニア; ダニエル・エス・ドラパー
Original assignee: テクトロニックス・インコーポレイテッド
Priority date: 1988-07-07
Filing date: 1989-07-04
Publication date: 1994-06-15
Anticipated expiration: 2009-06-15
Also published as: EP0350155A2; EP0350155A3; US4885547A; JPH0265514A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は差動増幅回路、特にデジタル信号に応答して出
力が制御される差動増幅回路に関する。

〔従来の技術及び発明が解決しようとする課題〕

マルチプライヤ回路として使用される差動増幅回路は、
例えば、１９７９年５月２２日に発行されたギルバート
による米国特許4,156,283号の明細書に開示されてい
る。この回路内では２つの信号は乗算される。始めに、
１対の制御信号が第１差動増幅器に入力され、この入力
信号から１対の差動信号が生成される。これらの信号は
更に１対の第２制御信号により変調される。この１対の
第２制御信号は、第２差動増幅器で生成される。この結
果、１対の出力信号が生成され、これらの差は２組の制
御信号を乗算することにより得られる。

ギルバートにより開示された様な従来のマルチプライヤ
回路は、電源電圧の変化の影響を受け易く、構造が幾分
複雑で、大電力を必要とする。

したがって、本発明の目的は、消費電力が少なく、構造
が簡単で、電源電圧の影響を比較的受けにくい、差動増
幅回路の提供にある。

〔課題を解決するための手段及び作用〕

差動増幅器は、第１及び第２制御信号に応答して、１つ
の入力信号から夫々第１及び第２出力信号を生成する。
本発明の差動増幅回路の制御回路は、差動増幅回路の第
１及び第２出力信号の所望の関係を表すデジタル信号を
発生する。このデジタル信号は、第１及び第２制御信号
に変換され、これらの制御信号を差動増幅器に入力する
ことで、所望の関係の第１及び第２出力信号が得られ
る。更に、差動増幅回路のゲインは、第１及び第２制御
信号に相当する電流Ｉ_１及びＩ_２にのみ依存しているの
で、この増幅回路のゲイン精度はギルバートのマルチプ
ライヤ回路より大幅に改善できる。

本発明の好適な実施例では、デジタル信号はデジタル・
アナログ変換器（以下ＤＡＣという）により１対のアナ
ログ信号に変換される。ＤＡＣは、１対の導体上の電流
としてアナログ信号を出力する。これらの電流の合計は
一定で、これらの電流の相対的大きさはデジタル信号に
より決まる。２つのアナログ信号が流れる２つの導体の
電圧は、ＤＡＣの良好な動作のために共通レベルに維持
される。

差動増幅回路は、信号の増幅又は乗算を必要とする種々
の場合に有用である。本発明の差動増幅回路は、オシロ
スコープへの入力信号を手動で調整するために使用され
る。オシロスコープの表示像を制御するため、各ノブの
回転位置に応じて、独自のデジタル信号が生成される。
ノブの位置を適切に制御すると、信号が反転する。これ
により、観察する表示信号は、入力信号を±１倍の範囲
で制御できる。本発明の差動増幅回路によれば、簡単な
構成で、信頼性のある出力信号が得られる。

本発明は、差動増幅手段と、デジタル入力信号から第１
及び第２アナログ電流を発生して、第１及び第２出力端
に出力するデジタル・アナログ変換手段と、デジタル・
アナログ変換手段の第１及び第２出力端の電位を共通レ
ベルに維持し、第１及び第２アナログ電流を電圧に変換
して、差動増幅手段に供給する制御手段とを具えること
を特徴とする。

〔実施例〕

第１図は、参照番号（１０）が付された本発明による差
動増幅回路を示す。差動増幅回路（１０）は、ギルバー
トのマルチプライヤ回路の一部である差動増幅器（１
２）、及び制御回路（１４）を含む。差動増幅器（１
２）の１対の入力端子には、差動入力電圧Ｖ_ＩＮ ^＋及び
Ｖ_ＩＮ ⁻が入力される。差動入力電圧Ｖ_ＩＮ ^＋及びＶ
_ＩＮ ⁻は、トランジスタＱ_１及びＱ_２のベースに夫々供
給される。これらのトランジスタＱ_１及びＱ_２を流れる
電流の合計は、抵抗器Ｒ_１及びＲ_２の接続点に接続され
た電流源（２０）により決まる。

トランジスタＱ_１及びＱ_２を流れる電流は、導体（２
１）及び（２２）を介して、差動接続された２組のトラ
ンジスタ対Ｑ_３／Ｑ_４及びＱ_５／Ｑ_６を流れる。トラン
ジスタＱ_３及びＱ_６のコレクタは出力導体（２３）に接
続され、トランジスタＱ_４及びＱ_５のコレクタは出力導
体（２４）に接続される。導体（２３）及び（２４）
は、夫々出力電圧Ｖ_ＯＵＴ ^＋及びＶ_ＯＵＴ ⁻を伝達し、
差動出力電圧Ｖ_ＯＵＴを出力する。導体（２３）及び
（２４）は、更に夫々抵抗器Ｒ_３及びＲ_４を介して電圧
源Ｖ_ｃｃに接続される。

増幅器（１２）において、最大ゲインは抵抗Ｒ_１，Ｒ_２
対Ｒ_３，Ｒ_４の比で設定される。トランジスタＱ_３及び
Ｑ_５のベースは導体（２６）により相互接続され、トラ
ンジスタＱ_４及びＱ_６のベースは導体（２８）により相
互接続される。回路（１２）の実際のゲインは、導体
（２６）及び（２８）を流れる差動電流に比例する。制
御回路（１４）は、これらの導体に流れる電流を制御す
る。

制御回路（１４）は、上述の手動調整可能なオシロスコ
ープのノブの様なデジタル信号発生器（３０）を含む。
発生器（３０）は、１バイトのデジタル・データを出力
する。このデータは、導体（２３）及び（２４）上の出
力信号の所望の関係を示す。ＣＭＯＳＤＡＣ（３２）
は、このデータを受け取り、導体（３２）及び（３４）
上にデジタル・データに相当するアナログ信号を発生す
る。ゲイン・セルは、電流Ｉ_１及びＩ_２の合計の違いに
より制御されるので、基準電圧Ｖ_ｒｅｆの値及び安定性
は重要ではない。

ＤＡＣ（３２）が効率的に動作するには、導体（３４）
及び（３６）上の電圧Ｖ_１及びＶ_２は仮想接地電位に維
持される必要がある。電圧Ｖ_１は、ベースが共に導体
（２８）に接続されたＮＰＮ型のトランジスタＱ_７及び
Ｑ_８を使用して、仮想接地電位に維持される。電流ミラ
ー回路（３８）は、トランジスタＱ_７及びＱ_８に等しい
電流を供給する。トランジスタＱ_７のエミッタは接地さ
れる。トランジスタＱ_７及びＱ_８のベース−エミッタ間
電圧は、等しい。この結果、電圧Ｖ_１は０Ｖになる。

電流ミラー回路（３８）は、電圧Ｖ_ｃｃを供給する電圧
源に接続されたＰＮＰ型トランジスタＱ_１０及びＱ_１１
を含んでいる。これらのトランジスタのベースは互いに
接続され、トランジスタＱ_１０のコレクタに接続され
る。トランジスタＱ_７及びＱ_８のコレクタは、夫々トラ
ンジスタＱ_１０及びＱ_１１のコレクタに接続される。ト
ランジスタＱ_７のコレクタ及びベースは、短絡される。

電流ミラー回路（３８）には、２つの安定動作点があ
る。その一方は、トランジスタＱ_８を流れる電流が０に
なる場合である。ダイオードＤ_１２は、特に始動時に、
電流０の状態が起きないようにする。ダイオードＤ_１２
は、そのカソードが導体（２８）に、アノードが接地電
位源に接続される。導体（２８）の電圧が十分に減少す
ると、ダイオードは順方向にバイアスされ、導通する。
これにより、導体（２８）の電圧は最小値に維持され
る。このとき、電流ミラー回路及びトランジスタＱ
_７は、導通を開始する。これらが導通すると、導体（２
８）の電圧は上昇し、ダイオードＤ_１２は逆方向にバイ
アスされる。

導体（３６）の電圧は、トランジスタＱ_９及び演算増幅
器（４０）の組合わせにより仮想接地電位に維持され
る。演算増幅器（４０）の非反転入力端子は、導体（３
４）に接続され、反転入力端子は導体（３６）に接続さ
れる。演算増幅器（４０）の出力端子は、導体（２６）
及びトランジスタＱ_９のベースに接続される。トランジ
スタＱ_９のエミッタは導体（３６）に接続される。演算
増幅器（４０）は、導体（３６）上の電圧Ｖ_２が導体
（３４）上の電圧Ｖ_１即ち仮想接地電位と同じ電位にな
る状態でトランジスタＱ_９を動作させる。

ＤＡＣ（３２）の出力電流は、増幅器（１２）の被制御
トランジスタを直接には駆動しない。トランジスタＱ_８
及びＱ_９のベース−エミッタ間電圧は電流Ｉ_１及びＩ_２
の関数で示される。トランジスタＱ_８及びＱ_９のベース
−エミッタ間電圧が、トランジスタＱ_４及びＱ_６のベー
ス−エミッタ間電圧と、トランジスタＱ_３及びＱ_５のベ
ース−エミッタ間電圧を制御する。この様に、差動増幅
器（１２）の動作は、ＤＡＣ（３２）の動作により制御
される。

第２図は、差動増幅器（１２）の部分的回路である。同
一の構成要素は、同一の参照番号で示す。この回路は、
本発明の回路を実際の実施例で使用した特定の回路であ
る。

導体（２３）及び（２４）には、トランジスタＱ_１４４
及びＱ_１４５が直列に挿入されている。この回路構成
は、後段の低インピーダンス回路とインピーダンス整合
を行い、回路（１２）の出力部で出力電圧が変化するの
を防止するために使用される。

電流ミラー回路（３８）は、選択された電流レベルを安
定させるための付加的構成要素を含んでいる。演算増幅
器（４０）は、差動接続されたトランジスタＱ_１３７及
びＱ_１３８で構成される。トランジスタＱ_１３７のベー
スは演算増幅器（４０）の反転入力端子であり、トラン
ジスタＱ_１３８のベースは演算増幅器（４０）の非反転
入力端子である。出力信号は、トランジスタＱ_１９９の
エミッタから取り出される。第２図の回路（１２）の入
力段は、第１図の入力段と同様であるが、第２図では別
個のゲイン切替え用の追加エミッタ及び抵抗器を含んで
いることが異なる。第２図では、簡単化のためにデジタ
ル信号発生器は省略している。

〔発明の効果〕

上述の様に、本発明の差動増幅回路では、ＤＡＣでデジ
タル信号をそれに応じた２つの所定関係のアナログ信号
に変換し、差動増幅回路の制御端子に供給することによ
り、所定関係の出力信号が得られる。ＤＡＣの２つの出
力端は、共通の電位に維持されるので、ＤＡＣは良好に
動作する。この差動増幅回路は、構成が簡単で、比較的
に電源電圧の変化の影響を受けにくく、消費電力が少な
くてすむ。

【図面の簡単な説明】

第１図は本発明の差動増幅回路を示す回路図、第２図は
第１図の更に詳細な回路図である。図中において、（１２）は差動増幅手段、（１４）は制
御手段、（３２）はデジタル・アナログ変換手段であ
る。

Claims

【特許請求の範囲】

【請求項１】差動増幅手段と、デジタル入力信号から第１及び第２アナログ電流を発生
して、第１及び第２出力端に出力するデジタル・アナロ
グ変換手段と、該デジタル・アナログ変換手段の第１及び第２出力端の
電位を共通レベルに維持し、上記第１及び第２アナログ
電流を電圧に変換して、上記差動増幅手段に供給する制
御手段とを具えることを特徴とする差動増幅回路。