JPH02206225A - Ｃｍｏｓで構成したａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直並列型のＡ／Ｄ変換回路の改良に関する。

〔発明の概要〕

第１の本発明は、入力アナログ電圧を複数の比較回路に
供給して、第１の所定電圧間隔を有する複数の第１の基
準電圧と比較して得た、複数の第１の比較出力を第１の
エンコーダに供給し、入力アナログ電圧を複数の比較回
路に供給して、第１の所定電圧間隔の複数分の１の第２
の電圧間隔を有し、第１の所定電圧間隔より低い複数の
固定電圧に、複数の第１の比較出力に応じた可変基礎電
圧を加算して得た、複数の第２の基準電圧と比較して得
た、複数の第２の比較出力を第２のエンコーダに供給し
、第１及び第２のエンコーダから、デジタル出力を得る
ようにしたことにより、デジタル出力のビット数の同じ
従来の直並列型Ａ／Ｄ変換回路に比し、その変換速度に
略匹敵した変換速度が得られるにも拘わらず、使用する
比較回路の個数を大幅に低減することができるようにし
たものである。

第２の本発明は、第１の本発明の回路を複数設け、その
複数の回路で、入力アナログ電圧を、所定位相差を以て
、順次循環的にサンプリングしてＡ／Ｄ変換処理を行い
、その複数の回路から、所定位相差を以て、順次循環的
にデジタル出力を得るようにしたことにより、デジタル
出力のビット数の同じ従来の直並列型Ａ／Ｄ変換回路に
比し、使用する比較回路の個数が同程度にも拘わらず、
変換速度を略２倍程度に高速化でき、デジタル出力のビ
ット数の同じ従来の全並列型Ａ／Ｄ変換回路に比し、そ
の変換速度に略匹敵した変換速度が得られるにも拘わら
ず、使用する比較回路の個数を著しく大幅に低減するこ
とができ、しかも、変換速度の超高速化を可能にしたも
のである。

〔従来の技術〕

以下に、従来のＡ／Ｄ変換回路について説明する。先ず
、全並列型Ａ／Ｄ変換回路について、例えば、デジタル
出力が８ビツトと成る場合について説明する。入力アナ
ログ電圧を２５５（（ＩｉＩの電圧比較回路に供給して
、等電圧間隔の２５５１１１の基準電圧と比較し、各比
較出力をエンコーダに供給し、その出力側から８ビツト
のデジタル出力を得るようにする。

かかる全並列型Ａ／Ｄ変換回路は、変換速度が速いと言
う利点がある反面、入力アナログ電圧を、Ｓビットのデ
ジタル出力に変換する場合、電圧比較回路が、２の３乗
から１を引いた数、即ち、例えば、Ｓが８の場合、２５
５個の必要と成るため、■Ｃ化した場合、チップサイズ
が大きく成ると共に、消費電力が大と成るという欠点が
ある。

そこで、この点を改善すべく、直並列型Ａ／Ｄ変換回路
が提案されている。これについて、例えば、８ビツトの
場合について説明する。入力アナログ電圧を１５個の電
圧比較回路（前段の電圧比較回路）に供給して、１５個
の第１の基準電圧と比較し、その各比較出力を前段のエ
ンコーダに供給して、上位４ビツトのデジタル出力を得
、この４ビツトの出力をＤ／Ａ変換回路に供給してアナ
ログ電圧に変換し、このアナログ電圧と入力アナログ電
圧との差の電圧を１５個の電圧比較回路（後段の電圧比
較回路）に供給して、１５個の電圧比較回路（後段の電
圧比較回路）に供給して、第１の基準電圧の電圧間隔を
１６等分して得た１５個の第２の基準電圧と比較し、そ
の各比較出力を後段のエンコーダに供給して、下位の４
ビツトのデジタル出力を得るようにする。

かかる直並列型Ａ／Ｄ変換回路は、入力アナログ電圧を
、ｎビットのデジタル出力に変換する場合、電圧比較回
路が、２の（Ｓ＋、２）／２乗から２を引いた数、即ち
、例えばＳが８の場合、３０個あれば良いので、ＩＣ化
した場合、チップサイズが左程大きく成らず、又、消費
電力も左程大きく成らない。

しかし、ゲートアレイ、アンダートセル等のアプリケー
ションへのＡ／Ｄセルを考えると、Ａ／Ｄ変換回路のチ
ップサイズはもっと小さく、又、消費電力ももっと小さ
い方が望ましい。

尚、従来技術を示すものとしては、特開昭５８−１５３
２号があり、本願出願前未公知の先行技術としては特願
昭６３−１６２６９号がある。

〔発明が解決しようとする課題〕

上述の点に鑑み、第１の本発明は、デジタル出力のビッ
ト数の同じ従来の直並列型Ａ／Ｄ変換回路に比し、その
変換速度に略匹敵した変換速度が得られるにも拘わらず
、使用する比較回路の個数を大幅に低減することのでき
るＡ／Ｄ変換回路を提案しようとするものである。

又、第２の本発明は、デジタル出力のビット数の同じ従
来の直並列型Ａ／Ｄ変換回路に比し、使用する比較回路
の個数が同程度にも拘わらず、変換速度を略２倍程度に
高速化でき、デジタル出力のビット数の同じ従来の全並
列型Ａ／Ｄ変換回路に比し、その変換速度に略匹敵した
変換速度が得られるにも拘わらず、使用する比較回路の
個数を著しく大幅に低減することができ、しかも、変換
速度の超高速化を可能にしたＡ／Ｄ変換回路を提案しよ
うとするものである。

〔課題を解決するための手段〕

第１お本発明は、第１の本発明は、複数の比較回路ＣＰ
　Ｍ　Ｉ−ＣＰ　Ｍ　ｎと、第１の所定電圧間隔を有す
る複数の第１の基準電圧を発生する第１の基準電圧発生
回路と、入力アナログ電圧を複数の比較回路ＣＰＭ、〜
ＣＰＭｎに供給して、複数の第１の基準電圧と比較して
得た、複数の第１の比較出力が供給される第１のエンコ
ーダＣＥＮと、第１の所定電圧間隔の複数分の１の第２
の電圧間隔を有し、第１の所定電圧間隔より低い複数の
固定電圧に、複数の第１の比較出力に応じた可変基礎電
圧を加算して得た、複数の第２の基準電圧を発生する第
２の基準電圧発生回路ＦＳＴＶと、入力アナログ電圧を
複数の比較回路ＣＰＭ、〜ＣＰＭｎに供給して、複数の
第２の基準電圧と比較して得た、複数の第２の比較出力
が供給される第２のエンコーダＦＥＮとを有し、第１及
び第２のエンコーダＣＥＮ、ＦＥＮから、デジタル出力
を得るようにしたものである。

第２の本発明は、複数の比較回路ＣＰＭ、〜ＣＰＭｎと
、第１の所定電圧間隔を有する複数の第１の基準電圧を
発生する第１の基準電圧発生回路と、入力アナログ電圧
を複数の比較回路ＣＰＭ。

〜ＣＰＭｎに供給して、複数の第１の基準電圧と比較し
て得た、複数の第１の比較出力が供給される第１のエン
コーダＣＥＮと、第１の所定電圧間隔の複数分の１の第
２の電圧間隔を有し、第１の所定電圧間隔より低い複数
の固定電圧に、複数の第１の比較出力に応じた可変基礎
電圧を加算して得た、複数の第２の基準電圧を発生する
第２の基準電圧発生回路ＦＳＴＶと、入力アナログ電圧
を複数の比較回路ＣＰＭ、〜ＣＰＭｎに供給して、複数
の第２の基準電圧と比較して得た、複数の第２の比較出
力が供給される第２のエンコーダＦＥＮとを有し、第１
及び第２のエンコーダＣＥＮ、ＦＥＮから、デジタル出
力を得るようにした回路を複数設け、その複数の回路Ｋ
Ｈ、Ｋ２で、入力アナログ電圧を、所定位相差を以て、
順次循環的にサンプリングしてＡ／Ｄ変換処理を行い、
その複数の回路ＫＨ、Ｋ２から、所定位相差を以て、順
次循環的にデジタル出力を得るようにしたものである。

〔作用〕

第１の本発明によれば、入力アナログ電圧が、複数の比
較回路ＣＭＰ、〜ＣＭ　Ｐ　ｎにおいて、複数の第１の
基準電圧と比較され、その複数の第１の比較出力が第１
のエンコーダＣＥＮに供給され、入力アナログ電圧が、
複数の比較回路ＣＭＰ、〜ＣＭＰｎにおいて、複数の第
２の基準電圧と比較され、その複数の第２の位比較出力
が第２のエンコーグＦＥＮに供給され、第１及び第２の
エンコーダＣＥＮ、ＦＥＮからデジタル出力が得られる
。

第２の本発明によれば、複数の回路Ｋｌ　、、　Ｋ２で
、入力アナログ電圧を、所定位相差を以て、順次循環的
にサンプリングしてＡ／Ｄ変換処理を行い、その複数の
回路Ｋｌ　、Ｋ２から、所定位相差を以て、順次循環的
にデジタル出力が得られる。

〔実施例〕

以下に、第１図を参照して、本発明の第１の実施例を詳
細に説明する。この実施例は、Ａ／Ｄ変換回路のビット
数Ｓが、８ビツトの場合である。

入力端子Ｔｓからの入力アナログ電圧が、サンプルホー
ルド回路ＳＨに供給され、そのホールド出力が、夫々オ
ンオフスイッチ５ＷＣ１＋〜５Ｗ−Ｉｎを通じて、比較
回路ＣＭ　Ｐ　Ｉ−ＣＭ　Ｐ　ｎに各別に供給される。

尚、ｎは、２のｓ　／　２乗から１を引いた数で、この
実施例では、ｎ＝１５である。入力端子Ｔ１〜Ｔｎから
のｎ個の第１の等電圧間隔のコアース基準電圧（上位基
準電圧）（−定直流電圧を抵抗電圧分割器で分圧した電
圧）が、夫々オンオフスイッチ５Ｗ−Ｃ２１〜５Ｗ−Ｃ
２ｎを通じて、比較回路ＣＭＰ、〜ＣＭＰｎに各別に供
給される。

比較回路（１）（ＣＭＰＩ　〜ＣＭＰｎ）は、コンデン
サ（２）及びＣＭＯ３から成るインバータ（３）の直列
回路のそのインバータ（３）の入出力端子間にオンオフ
スイッチ５Ｗ−Ｂ、〜Ｓ　Ｗ　−Ｂ　ｎを接続して構成
したものであって、その具体的回路構成及びその動作は
後述する。

比較回路ＣＭＰ、〜ＣＭＰｎの各比較出力は、夫々ラッ
チ回路ＬＨ１，〜ＬＨ１ｎに供給されてラッチされる。

ラッチ回路ＬＨ１，〜ＬＨ１ｎの各ラッチ出力は、夫々
オンオフスイッチ５Ｗ−Ｃ，〜５Ｗ−Ｃｎを夫々通じて
、コアースエンコーダ（上位ビット用エンコーダ）ＣＥ
Ｎに供給されてエンコードされ、これより上位４ビツト
のデジタル出力が得られ、これがラッチ回路ＬＨ２を通
じて、フルエンコーダ（４）に供給されると共に、ファ
イン基準電圧発生回路ＦＳＴＶに供給される。

そして、ファイン基準電圧発生回路（下位基準電圧発生
回路）ＦＳＴＶより得られた１５個のファイン基準電圧
（１５個の第１の基準電圧の電圧間隔を１６に分割した
電圧に等しい電圧間隔を有する１５個の固定電圧に、コ
アスエンコーダＣＥＮの４ビツトの上位デジタル出力に
応じた、複数の第１の基準電圧の内の一つを可変電圧と
して加算した電圧）が、夫々オンオフスイッチＳＷ　−
Ｆ　２１〜ＳＷ　−Ｆ　２　ｎを通じて、夫々比較回路
ＣＭＰ、〜ＣＭＰｎに供給される。

又、ラッチ回路ＬＨ１，〜ＬＨ１ｎの各ランチ出力は、
夫々オンオフスイッチ５Ｗ−Ｆ、〜５Ｗ−Ｆｎを夫々通
じて、ファインエンコーダ（下位ビット用エンコーダ）
ＦＥＨに供給されてエンコードされ、これより下位４ビ
ツトのデジタル出力が得られ、これがランチ回路ＬＨ３
を通じて、フルエンコーダ（４）に供給される。

かくして、フルエンコーダ（４）から８ビツトのデジタ
ル出力が得られ、これが出力端子（５）に供給される。

尚、フルエンコーダ（４）は単なる８本の導線でもよい
が、エンコーダＣＥＮ、ＦＥＮよりの各４ビツトのデジ
タル出力に誤差がある場合に、それを補正して、誤差の
ない８ビツトの出力を得るための補正回路を有するにで
構成することもできる。

次に、このＡ／Ｄ変換回路の動作を、第２図のタイミン
グチャートをも参照して説明しよう。ここでは、サンプ
ルホールド回路ＳＨに供給されるあるサンプリングパル
スφＳの立ち上がりから、次のサンプリングパルスφＳ
の立ち上がりまでを１サイクルとし、その１サイクルの
周期を互いに等しい４つの期間τ１、τ２、τ３、τ４
に分割する。

先ず、期間τ１においては、オンオフスイッチ５Ｗ−Ｃ
２１〜５Ｗ−Ｃ２ｎに供給されるタイミンクパルスφＣ
′　（第２図Ｄ）が高レベルに成って、そのオンオフス
イッチ５Ｗ−Ｃ２，〜５Ｗ−Ｃ２ｎがオンに成って、入
力端子Ｔ１〜Ｔｎからのｎ個の上位基準電圧Ｃ３ＴＶが
、夫々比較回路ＣＭ　Ｐ　＋　−ＣＭ　Ｐ　ｎに供給さ
れる。又、この期間τ１においては、比較回路ＣＭＰ、
〜ＣＭＰｎの各オンオフスイッチＳＷ　　Ｂ＋　ＮＳＷ
　　Ｂｎに供給されるタイミングパルスφｂ（第２図Ｇ
）が高レベルに成ることにより、これらオンオフスイッ
チＳ　Ｗ　−Ｂ　Ｉ”　Ｓ　Ｗ　−Ｂ　ｎがオンに成っ
て、比較回路ＣＭＰＩ　”ＣＭＰｎはオートゼロ、即ち
、高利得に成る。更に、この期間τ１においては、サン
プルホールド回路ＳＨに供給されるタイミングパルスφ
Ｓ　（第２図Ａ）が高レベルに成って、入力端子Ｔｓか
らの入力アナログ電圧Ｓ１が、このサンプルホールド回
路Ｈ３によって、サンプリングされる。

次に、期間τ２おいては、比較回路ＣＭｐ、〜ＣＭ　Ｐ
　ｎの各オンオフスイッチ５Ｗ−Ｂ、〜５Ｗ−Ｂｎに供
給されるタイミングパルスφｂ（第２図Ｇ）が、低レベ
ルに成るこにより、これらオンオフスイッチ５Ｗ−Ｂｌ
　〜Ｓ　Ｗ　−Ｂ　ｎがオフに成る。又、この期間で２
おいては、サンプルホールド回路ＳＨに供給されるタイ
ミングパルスφＳ（第２図Ａ）が低レベルに成ることに
より、サンプルホールド回路ＳＨがホールド状態に成る
と共に、オンオフスイッチＳ　Ｗ　　ＣＩ　Ｉ＝　Ｓ　
Ｗ　−Ｃ１ｎに供給されるタイミングパルスφＳ′　（
第２図Ｆ）が高レベルに成ることにより、これらオンオ
フスイッチ５Ｗ−ＣＩ、〜５Ｗ−Ｃｉｎがオンに成って
、サンプルホールド回路ＳＨによってホールドされた入
力アナログ電圧Ｓ１が、比較回路ＣＭＰ。

〜ＣＭＰｎに共通に供給されて、夫々の上位基準電圧と
比較される。又、この期間τ２においては、オンオフス
イッチ５Ｗ−Ｃ１〜Ｓ　Ｗ　−Ｃｎに供給されるタイミ
ングパルスφＣが、高レベルに成ることにより、比較回
路ＣＭＰ、〜ＣＭＰｎ夫々の比較出力が、ラッチ回路Ｌ
Ｈ１＋〜ＬＨｎ及びオンオフスイッチ５Ｗ−Ｃ，〜Ｓ　
Ｗ　−Ｃｎを通じて、コアースエンコーダＣＥＮに供給
されてエンコードされると共に、そのエンコード出力、
即ち上位４ビツトのデジタル出力がラッチ回路ＬＨ２を
通じて、ファイン基準電圧発生回路ＦＳＴＶに供給され
ると共に、フルエンコーダ（４）に供給される。

次に、期間τ３において、ファイン基準電圧発生回路Ｆ
ＳＴＶから、ｎ個のファイン基準電圧が発生する。又、
この期間においては、比較回路ＣＭＰ、〜ＣＭＰｎの各
オンオフスイッチ５Ｗ−Ｂ、〜５Ｗ−Ｂｎに供給される
タイミングパルスφｂ（第２図Ｇ）が高レベルとなって
、これらオンオフスイッチＳ　Ｗ　−Ｂ　Ｉ−Ｓ　Ｗ　
−Ｂ　ｎはオンと成り、比較回路ＣＭＰ、〜ＣＭＰｎは
、オートゼロ、即ち、高利得に成る。又、この期間τ３
においては、オンオフスイッチ５Ｗ−Ｃ１，〜５Ｗ−Ｃ
１ｎに供給されるタイミングパルス　φｓ　Ｊ　　（第
２図Ｆ）は高レベルであるので、これらオンオフスイッ
チＳＷ　　Ｃ１＋　〜ＳＷ　　Ｃ１ｎはオンのま＼であ
る。

更に、期間τ４においては、比較回路ＣＭＰ。

〜ＣＭＰｎの各オンオフスイッチ５Ｗ−Ｂ、〜５Ｗ−Ｂ
ｎに供給されるタイミングパルスφｂ（第２図Ｇ）が、
低レベルに成ることにより、これらオンオフスイッチ５
Ｗ−Ｂ、〜Ｓ　Ｗ　−Ｂ　ｎ　；６＜オフに成る。又、
この期間τ４においては、オンオフスイッチＳＷ　　Ｆ
２ｓ〜ＳＷ　　Ｆ２ｎに供給されるタイミングパルスφ
ｆ′が高レベルに成ることにより、これらオンオフスイ
ッチ５Ｗ−Ｆ２＋〜５Ｗ−Ｆ２ｎがオンに成って、ファ
イン基準電圧発生回路ＦＳＴＶからのｎ個のファイン基
準電圧ＦＳＴＶが、夫々オンオフスイッチ５Ｗ−Ｆ２゜
〜５Ｗ−Ｆ２ｎを通じて、比較回路ＣＭＰ１〜ＣＭＰｎ
に供給されて、直前に入力された入力アナログ電圧Ｓ、
とそのｎ個のファイン基準電圧とが比較される。更に、
この期間τ４においては、オンオフスイッチ５Ｗ−Ｆ、
〜５Ｗ−Ｆｎに供給されるタイミングパルスφｆが高レ
ベルと成るので、これらオンオフスイッチ５Ｗ−Ｆ、〜
５Ｗ−Ｆｎがオンと成って、比較回路ＣＭＰ、〜ＣＭ　
Ｐ　ｎの各比較出力が、ラッチ回路ＬＨ１，〜ＬＨｎ及
びオンオフスイッチＳ　Ｗ　−Ｆ　Ｉ−Ｓ　Ｗ　−Ｆ　
ｎを通じて、ファインエンコーダＦＥＮに供給され、そ
のエンコード出力、即ち下位４ビツトのデジタル出力が
フルエンコーダ（４）に供給される。

かくして、フルエンコーダ（４）の出力側、即ち、出力
端子（５）には、８ビツトのデジタル出力が得られる。

以降、入力アナログ電圧　Ｓ２、Ｓ３、Ｓ４、・・・に
ついても、同様の動作が繰り替えされる。

この第１図の実施例によれば、変換速度は従来の直並列
型Ａ／Ｄ変換回路と同じであるが、比較回路は１５個で
済み、従来の直並列型Ａ／Ｄ変換回路の場合の３０個に
比べて、大幅に減少することが分かる。

次に、第３図を参照して、本発明の第２の実施例を説明
しよう。この第３図の実施例では、第１図の実施例にお
ける夫々オンオフスイッチ５Ｗ−Ｃ１〜５Ｗ−Ｃｎ及び
５Ｗ−Ｆ１〜５Ｗ−Ｆｎの夫々前段のコアースエンコー
ダＣＥＮ及びファインエンコーダＦＥＮＯ代わりに、共
通のエンコーダＥＮを、ラッチ回路Ｌ　Ｈ１１〜ＬＨｎ
の次段に設けるようにしたもので、その結果、エンコー
ダＥＮの出力側に得られる上位４ビツトのデジタル出力
は、オンオフスイッチ５Ｗ−Ｃを通じてラッチ回路ＬＨ
２に供給し、エンコーダＥＮの出力側に得られる下位４
ビツトのデジタル出力は、オンオフスイッチ５Ｗ−Ｆを
通じてラッチ回路ＬＨ３にずれがよいことに成る。その
他の構成は、第１図のＡ／Ｄ変換回路と同様である。尚
、オンオフスイッチ５Ｗ−Ｃは、タイミングパルスφＣ
で制御され、オンオフスイッチ５Ｗ−Ｆは、タイミング
パルスφｆで制御される。又、この第３図の実施例の動
作は、第１図のＡ／Ｄ変換回路の動作と同様である。

かかる第３図の実施例は、第１図の実施例に比し、その
構成が簡単に成る。

次に、第４図を参照して、第３の実施例を説明する。以
下に、この第３図の実施例の構成を説明するが、第１図
と対応する部分には、同一符号を付して、重複説明を省
略する。この第４図のＡ／Ｄ変換回路では、第１図のＡ
／Ｄ変換回路のランチ回路ＬＨ２、ＬＨ３とフルエンコ
ーダ（４）との間に、連動してオンオフするオンオフス
イッチ５Ｗ−ＯＥを挿入した回路を、入力端子Ｔｓ及び
Ｔ１〜Ｔｎに対し、並列に１対設けて、夫々を第１及び
第２の回路Ｊ　、Ｋ２とし、フルエンコーダ（４）は共
通としたものである。

そして、第１の回路に１の各部には、上述の第２図に示
したタイミングパルス（これらタイミングパルスを、第
５図Ａ−Ｅに再出しであるが、同じ波形のタイミングパ
ルスは夫々まとめて示しである）が供給される。そして
、この第１の回路Ｋ。

のオンオフスイッチ５Ｗ−ＯＥには、第５図Ｆに示す如
きタイミングパルスφｏｄｄが供給されて、そのオンオ
フが制御される。このタイミングパルスφｏｄｄは、期
間τ１、τ２に亘る期間において高レベルに成って、オ
ンオフスイッチ５Ｗ−ＯＥをオンにし、期間τ３、τ４
に亘る期間において低レベルに成って、オンオフスイッ
チ５Ｗ−ＯＥをオフにする。

又、第２の回路に２の各部には、第５図Ａ−Ｅに夫々対
応する第５図Ｇ−Ｋに示すタイミングパルスが供給され
る。そして、この第２の回路に２のオンオフスイッチ５
Ｗ−ＯＥには、第５図りに示す如きタイミングパルスφ
ｅｖｅｎ　（第５図Ｆのタイミングパルスφｏｄｄとは
逆相のパルス）が供給されて、そのオンオフが制御され
る。そして、この第２の回路に２におけるサンプルホー
ルド回路ＳＨに供給されるあるサンプリングパルスφＳ
の立ち上がりから、次のサンプリングパルスφＳの立ち
上がりまでを１サイクルとし、この第２の回路に２にお
ける１サイクルは、第１の回路に、の１サイクルに対し
、１サイクルの周期の１／２の位相差を有する。そして
、この第２の回路に２の１サイクルの期間も、互いに等
しい４つの期間τ３、ｒ４、τ５、τ６に分割する。

そして、入力端子Ｔｓからの入力アナログ電圧を、期間
τ、において、第１の回路に１のサンプリンホールド回
路ＳＨでサンプリングし、次に、期間τ３において、第
２の回路に２のサンプリンホールド回路ＳＨでサンプリ
ングし、以下このように、１／２サイクル毎に、第１及
び第２の回路Ｋ１％に２でサンプリングして、夫々第１
及び第２の回路に１、Ｋ２で、第１図のＡ／Ｄ変換回路
と同様な動作を行わせ、ラッチ回路ＬＨ２、ＬＨ３から
の上位４ビツト、下位４ビツト、計８ピントのデジタル
出力のフルエンコーダ（４）への供給は、オンオフスイ
ッチ５Ｗ−ＯＢの、タイミングパルスφｏｄｄ　％　φ
ｅｖｅｎによる制御によって、第１及び第２の回路に１
　、Ｋ２において、１／２サイクル毎に交互に行わせる
。

この実施例の場合には、第１図の実施例に比し、比較回
路が３０１［１と、倍に成るが、変換速度は、全並列型
Ａ／Ｄ変換回路の変換速度と同じになる。

次に、第６図について、上述の各実施例における比較回
路（１）の具体構成について説明する。

（１１）は入力電圧の供給される入力端子、（１２）は
基準電圧の供給される入力端子である。これら入力端子
（１１）、（１２）　（共通の１個の入力端子にするこ
とができる）は、夫々オンオフスイッチ（１３）、（１
４）を通じて、コンデンサ（１５）、（１６）の接続中
点に接続される。

オンオフスイッチ（１３）は、第７図Ａのタイミングパ
ルスが高レベルのときオンと成り、オンオフスイッチ（
１４）は、第７図Ｂのタイミングパルスが高レベルのと
きオンと成る。第７図Ａ及びＢのタイミングパルスは、
同じ周波数及び同じデユーティ　（０，２５）を有する
と共に、１／４周期の位相差を有する。

コンデンサ（１５）、（１６）の接続中点は、コンデン
サ（１６）を通じて接地されると共に、コンデンサ（１
５）を通じて、反転増幅器を構成する（ＣＭＯＳトラン
ジスタ、以下同じ）Ｐ型及びＮ型ＭＯＳトランジスタ（
１７）、（１８）の各ゲートに接続される。

トランジスタ（１７）のソースが、電源端子（２７）に
接続され、トランジスタ（１８）のソースが接地される
。

そして、トランジスタ（１７）、（１８）の各ゲート及
び各ドレイン間にオンオフスイッチ（１９）が接続され
る。このスイッチ（１９）は、第７図へのタイミングパ
ルスによって制御されて、上述のスイッチ（１３）と連
動してオンオフする。

トランジスタ（１７）、（１８）の各ドレインは、コン
デンサ（２０）を通じて、反転増幅器を構成するＰ型及
びＮ型ＭＯＳトランジスタ（２１）、（２２）の各ゲー
トに接続される。トランジスタ（２１）のソースが、電
源端子（２７）に接続され、トランジスタ（２２）のソ
ースが接地される。

そして、トランジスタ（２１）、（２２）の各ゲート及
び各ドレイン間にオンオフスイッチ（２３）が接続され
る。このスイッチ（２３）は、第７図Ａのタイミングパ
ルスによって制御されて、上述のスイッチ（１３）、（
１９）と連動してオンオフする。

トランジスタ（２１）、（２２）の各ドレインは、直接
反転増幅器を構成するＰ型及びＮ型ＭＯＳ）ランジスタ
（２４）、（２５）の各ゲートに接続される。トランジ
スタ（２４）のソースが、電源端子（２７）に接続され
、トランジスタ（２５）のソースが接地される。

そして、トランジスタ（２４）、（２５）の各ドレイン
の接続中点から、出力端子（２６）が導出される。

次に、第７図を参照して、第６図の比較回路の動作を説
明する。第７図Ａのタイミングパルスの高レベル期間（
第７図ＤＯ８で示す期間）に、スイッチ（１３）、（１
９）、（２３）がオンに成ると、入力端子（１１）の入
力電圧がスイッチ（１３）によってサンプリングされて
、コンデンサ　（１５）、（１６）に印加され、夫々の
電位に安定するまで充電が行われる。

第７図Ａのタイミングパルスが高レベルと成っている期
間に続いて、第７図Ａ、Ｂのタイミングパルスが共に低
レベルと成る期間（第７図りのＨで示す期間）では、ス
イッチ（１３）、（１４）、（１９）及び（２３）が共
にオフと成り、トランジスタ（１８）、（２２）の入出
力インピーダンスが高いことから、コンデンサ（１５）
、（１６）の電位がホールドされる。

第７図Ａ、Ｂのタイミングパルスが共に低レベルと成っ
ている期間に続いて、第７図Ｂのタイミングパルスが高
レベルに成る期間（第７図りのＣＯＭＰで示す期間）で
は、スイッチ（１４）がオンに成って、入力端子（１２
）からの基準電圧が、スイッチ（１４）を通じて、コン
デンサ（１５）、（１６）に印加されて、コンデンサ（
１５）、（１６）　　のホールドされている入力電圧が
、この基準電圧と比較され、出力端子（２６）には、第
７図りに示すような比較出力が得られる。

尚、コンデンサ（１６）の容量値を、コンデンサ（１５
）の容量値と等しく選定することにより、入力電圧が安
定化され、安定な出力信号が出力される。

又、この第６図の比較回路におけるスイッチ（１３）、
（１４）は夫々第１図のスイッチＳＷ　　Ｃ２＋〜スイ
ッチ５Ｗ−Ｃ２ｎ及びスイッチＳ　Ｗ　−Ｆ　２　＋〜
５Ｗ−Ｆ２ｎに夫々対応する。第６図の比較回路におけ
るコンデンサ（１５）は、第１図の比較回路（１）のコ
ンデンサ（２）に対応する。第６図の比較回路における
ＣＭＯ３から成るの３段の反転増幅器は、第１図の比較
回路（１）のインバータ（３）に対応する。第６図の比
較回路におけるスイッチ（１９）、（２３）は、第１図
の比較回路（１）のスイッチＳ　Ｗ　−Ｂ　１〜Ｓ　Ｗ
　−Ｂ　ｎに対応する。尚、第６図の比較回路における
コンデンサ（１６）は、第１図の比較回路（１）におい
ては省略されている。

尚、第１及び第２の基準電圧の各個数は、その一方はｎ
個でもあっても、その他方はｎより小さい値、例えば、
２のｓ　／　２より小さいあちあ上述の比較回路ＣＰ　
Ｍ　Ｉ−ＣＰ　Ｍ　ｎは、夫々複数の第１及び第２の基
準電圧との比較時に （発明の効果） 第１の本発明Ａ／Ｄ変換回路によれば、従来のｎビット
のデジタル出力を得る直並列型Ａ／Ｄ変換回路に比し、
変換速度は同じであるが、比較回路の個数が大幅に減少
する。

第２の本発明Ａ／Ｄ変換回路によれば、従来のｎビット
のデジタル出力を得る全並列型Ａ／Ｄ変換回路に比し、
変換速度は同じであるが、比較回路の個数が大幅に減少
する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック線図、第
２図はその動作説明に供するタイミングチャート、第３
図は本発明の第２の実施例を示すブロック線図、第４図
は本発明の第３の実施例を示すブロック線図、第５図は
その動作説明に供するタイミングチャート、第６図は本
発明の実施例に使用される比較回路の具体的回路構成を
示す回路図、第７図はその動作説明に供するタイミング
チャートである。 ＣＭＰＩ〜ＣＭＰｎは比較回路、ＣＥＮは上位エンコー
ダ、ＦＥＮは下位エンコーダ、（４）はフルエンコーダ
、Ｋ１及びに２は第１及び第２の回路である。

Claims (1)

1. 【特許請求の範囲】 １、複数の比較回路と、 第１の所定電圧間隔を有する複数の第１の基準電圧を発
   生する第１の基準電圧発生回路と、入力アナログ電圧を
   上記複数の比較回路に 供給して、上記複数の第１の基準電圧と比較して得た、
   複数の第１の比較出力が供給される第１のエンコーダと
   、 上記第１の所定電圧間隔の複数分の１の第２の電圧間隔
   を有し、上記第１の所定電圧間隔より低い複数の固定電
   圧に、上記複数の第１の比較出力に応じた可変基礎電圧
   を加算して得た、複数の第２の基準電圧を発生する第２
   の基準電圧発生回路と、 上記入力アナログ電圧を上記複数の比較回路に供給して
   、上記複数の第２の基準電圧と比較して得た、複数の第
   ２の比較出力が供給される第２のエンコーダとを有し、 上記第１及び第２のエンコーダから、デジタル出力を得
   るようにしたことを特徴とするＡ／Ｄ変換回路。 ２、複数の比較回路と、第１の所定電圧間隔を有する複
   数の第１の基準電圧を発生する第１の基準電圧発生回路
   と、入力アナログ電圧を上記複数の比較回路に供給して
   、上記複数の第１の基準電圧と比較して得た、複数の第
   １の比較出力が供給される第１のエンコーダと、上記第
   １の所定電圧間隔の複数分の１の第２の電圧間隔を有し
   、上記第１の所定電圧間隔より低い複数の固定電圧に、
   上記複数の第１の比較出力に応じた可変基礎電圧を加算
   して得た、複数の第２の基準電圧を発生する第２の基準
   電圧発生回路と、上記入力アナログ電圧を上記複数の比
   較回路に供給して、上記複数の第２の基準電圧と比較し
   て得た、複数の第２の比較出力が供給される第２のエン
   コーダとを有し、上記第１及び第２のエンコーダから、
   デジタル出力を得るようにした回路を複数設け、 該複数の回路で、上記入力アナログ電圧を、所定位相差
   を以て、順次循環的にサンプリングしてＡ／Ｄ変換処理
   を行い、上記複数の回路から、上記所定位相差を以て、
   順次循環的にデジタル出力を得るようにしたことを特徴
   とするＡ／Ｄ変換回路。