JP2001517415A - 連続近似レジスタ（ｓａｒ）アナログ／デジタル（ａ／ｄ）コンバータの低電圧動作のためのドライバ回路および方法 - Google Patents

Abstract

(57)【要約】 連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D）コンバータの低電圧動作のためのドライバ回路が開示される。ドライバ回路は、複数のセルを含み、各セルがキャパシタアレイの個々のカラムを駆動するために使用される。スイッチング回路は、複数のセルの各々内に保持される。スイッチング回路は、直流電流を全く駆動せずにキャパシタアレイの個々のカラムへ高電圧レベルＶ_Hまたは低電圧レベルＶ_Lのうちの１つを出力するために使用される。スイッチング回路は、１対の完全差動通過ゲートから構成される。通過ゲートは、A/Dコンバータ集積回路の供給電圧Ｖ_ddおよび接地を外れて参照される回路によって駆動される。このため、各通過ゲートは、Ｖ_ddから接地までの範囲内の任意の電圧を外れて動作し得る。したがって、スイッチング回路は、より広範な動作範囲で低電圧動作を可能にする。さらに、SARは、クロックサイクルの各エッジでドライバ回路（112）の異なるビット（112A）を選択およびロードする。好ましくは、コンバータは、C-2Cネットワーク（214''）を使用する。

Description

【発明の詳細な説明】 連続近似レジスタ（SAR）アナログ／デジタル（A/D）コンバータの低電圧動作の ためのドライバ回路および方法 関連出願 本出願は、「A SUCCESSIVE APPROXIMATION REGISTER（SAR）FOR CONTROLLING SAMPLING AND CONVERSION OF AN ANALOG TO DIGITAL（A/D）CONVERTER AND METH OD THEREFOR」という題名でPradoらの名における出願、および「A CAPACITOR AR RAY FOR A SUCCESSIVE APPROXIMATION REGISTER（SAR）BASED ANALOG TO DIGITA L（A/D）CONVERTER AND METHOD THEREFOR」という題名で本出願と同じ発明者の 名における出願に関連し、これらの出願はすべて同時に提出され、本出願と同じ 譲受人に譲渡される。上記出願の開示は、本出願において本明細書中で参考とし て援用される。 発明の背景発明の分野 本発明は、一般にアナログ／デジタル（A/D）コンバータに関し、より詳細に は、連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D）コンバータの 低電圧動作のためのドライバ回路および方法に関する。従来技術の説明 現在の連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D）コンバー タにおいて、SARは、異なるカラムのキャパシタアレイを作動するようにドライ バ回路に信号を送信するために使用される。現在のドライバ回路は、複数のセル からできており、ここで各セルは、キャパシタアレイのそれぞれのカラムを駆動 するために使用される。各セルは、その最も簡素な形態において、Ｖ_HまたはＶ_L のいずれかにそれぞれのカラムを駆動するインバータを収容する。 インバータを使用する問題は、ドライバ回路が動作し得る最低電圧がインバー タの最低動作電圧であることである。インバータの最低電圧は一般に、2V_Tであ り、ここでＶ_Tは、インバータを構成するトランジスタの閾値電圧である。この レベルにおいてさえ、応答時間は遅い。 A/Dコンバータは一般に、デジタル電圧Ｖ_ddおよびデジタル接地を有する。一 般に、デジタル電圧Ｖ_ddは、集積回路（IC）の動作電圧である。アナログサンプ リングに対し、一般にサンプルが基づくＶ_HおよびＶ_Lが存在する。インバータの 動作電圧は、2V_Tであるので、インバータは、サンプリングレンジＶ_H〜Ｖ_Lを制 限する。 したがって、SARに基づくA/Dコンバータのための改良されたドライバ回路を提 供する必要があった。改良されたドライバ回路は、標準的なインバータ回路より も低い電圧で動作し得なければならない。改良されたドライバ回路はまた、より 広範なアナログサンプリングレンジを可能にしなければならない。 発明の要旨 本発明の１つの実施態様によると、本発明の目的は、SARに基づくA/Dコンバー タのための改良されたドライバ回路を提供することである。 本発明の別の目的は、標準的なインバータ回路よりも低い電圧で動作し得るSA Rに基づくA/Dコンバータのための改良されたドライバ回路を提供することである 。 本発明のさらに別の目的は、より広範なアナログサンプリングレンジを有する 、SARに基づくA/Dコンバータのための改良されたドライバ回路を提供することで ある。 好ましい実施態様の簡単な説明 本発明の１つの実施態様によると、連続近似レジスタ（SAR）に基づくアナロ グ／デジタル（A/D）コンバータの低電圧動作のためのドライバ回路が開示され る。ドライバ回路は、複数のセルを有し、ここで各セルは、キャパシタアレイの 個々のカラムを駆動するために使用される。スイッチング回路は各複数のセル内 に保持される。スイッチング回路は、直流電流を全く駆動せずに高電圧レベルＶ_H または低電圧レベルＶ_Lのうちの１つをキャパシタアレイの個々のカラムに出 力するために使用される。スイッチング回路は、１対の完全差動通過ゲート（fu lly differential pass gate）から構成される。通過ゲートは、A/Dコンバータ 集積回路の供給電圧Ｖ_ddおよび接地を外れて参照される回路によって駆動される 。このため、各通過ゲートは、Ｖ_ddから接地までの範囲内の任意の電圧を外れて 動作し得る。したがって、スイッチング回路は、より広範な動作範囲で低電圧動 作を可能にする。 本発明の別の実施態様によると、連続近似レジスタ（SAR）に基づくアナログ ／デジタル（A/D）コンバータの低電圧動作のためのドライバ回路を提供する方 法が開示される。方法は、各セルがキャパシタアレイの個々のカラムを駆動する ために使用される複数のセルを提供する工程、および直流電流を全く駆動せずに 高電圧レベルＶ_Hまたは低電圧レベルＶ_Lのうちの１つを出力するための複数のセ ルの各々内にスイッチング回路を提供する工程を含む。スイッチング回路は、１ 対の完全差動通過ゲートから構成される。通過ゲートは、A/Dコンバータ集積回 路の供給電圧Ｖ_ddおよび接地を外れて参照される回路によって駆動される。この ため、各通過ゲートは、Ｖ_ddから接地までの範囲内の任意の電圧を外れて動作し 得る。したがって、スイッチング回路は、より広範な動作範囲で低電圧動作を可 能にする。 本発明の上記および他の目的、特徴、ならびに利点は、添付の図面に示される ように、本発明の好ましい実施態様の以下の、より詳細な説明から明らかになる 。 図面の簡単な説明 図１は、アナログ／デジタル（A/D）コンバータの簡略化された機能的ブロッ ク図である。 図２は、図１において図示されるA/Dコンバータ中に使用されるキャパシタア レイの１つの実施態様の簡略化された機能的ブロック図である。 図３は、図１において図示されるA/Dコンバータ中に使用されるキャパシタア レイの第２の実施態様の簡略化された機能的ブロック図である。 図４は、図１において図示されるSARに基づいたA/Dコンバータ中に使用される ドライバ回路の１つのセルの簡略化された機能的ブロック図である。 図５は、図４において図示されるドライバ回路のセルの電気回路図である。 図６は、SARに基づいたアナログ／デジタル（A/D）コンバータの簡略化された 機能的ブロック図である。 図７は、本発明のサンプリングおよび変換回路の簡略化された機能的ブロック 図である。 図８は、本発明のサンプリングおよび変換回路のタイミング図である。 図９は、図７のサンプリングおよび変換回路において使用される選択回路の簡 略化された機能的ブロック図である。 図１０は、アナログ／デジタル（A/D）コンバータの簡略化された機能的ブロ ック図である。 図１１は、図１０において図示されるA/Dコンバータにおいて使用される従来 技術のキャパシタアレイの簡略化された機能的ブロック図である。 図１２は、図１０において図示されるA/Dコンバータにおいて使用される本発 明の容量性ラダーの簡略化された機能的ブロック図である。 図１３は、図１２において図示される容量性ラダーの容量性分枝の一部の簡略 化された電気回路図である。 好ましい実施態様の詳細な説明 図１を参照すると、アナログ／デジタル（A/D）コンバータ10が示される。A/D コンバータ10は、キャパシタアレイ14の各行を駆動するために使用されるドライ バ回路12を有する。ドライバ回路12は、複数のセル12Aから構成される。各セル1 2Aは、キャパシタアレイ14の特定のカラムまたはバンクを駆動するために使用さ れる。キャパシタアレイ14内の各バンクを作動および停止することによって、ド ライバ回路12は、キャパシタアレイ14の出力電圧Ｖ_outを制御し得る。 キャパシタアレイ14は、いくつかの異なる実施態様をとり得る。キャパシタア レイ14は、図２において図示されるように、２進重み付けキャパシタアレイ14' の形態であり得る。２進重み付けキャパシタアレイ14'において、各キャパシタ バンク14A'は、約２ⁿに等しいキャパシタンス値を有し、ここでｎは０以上の整 数である。キャパシタアレイ14はまた、図３において図示されるように、キャパ シタンスラダー14''の形態をとり得る。 図１に戻って参照すると、キャパシタアレイ14の出力電圧Ｖ_outは、コンパレ ータ16の１つの入力に送信される。コンパレータ16の第２の入力は、サンプリン グ回路20の出力に結合される。サンプリング回路20は、アナログ入力信号18に結 合される入力を有する。サンプリング回路20は、タイミングのとれた間隔でアナ ログ信号をサンプリングし、そしてサンプリングされた信号をコンパレータ16に 送信する。次に、コンパレータ16は、サンプリングされた信号の電圧とキャパシ タアレイ14の出力電圧Ｖ_outの電圧とを比較する。 ２つの入力電圧レベルを比較した後、コンパレータ16は、出力電圧Ｖ_outがサ ンプリングされた電圧より高いか、または低いかについて、連続近似レジスタ（ SAR）22に信号を送信する。次に、SAR22は、ドライバ回路12に信号を送り、ドラ イバ回路12上でキャパシタアレイ14の行は、作動および／または停止される必要 がある。 動作において、ドライバ回路12の最上位ビット（MSB）は、まずハイに設定さ れ、同時にドライバ回路12中のすべての他のビット12Aは、ゼロに設定される。 次に、コンパレータ16は、キャパシタアレイ14の出力電圧Ｖ_outとサンプリング 回路20からのサンプリングされた電圧とを比較する。Ｖ_outがサンプリングされ た電圧レベルより大きい場合、コンパレータ16は、出力電圧Ｖ_outがサンプリン グされた電圧をオーバーシュートしたことをSAR22に信号で送信する。次に、SAR 22は、ドライバ回路12のMSBをゼロに設定する。ここで全プロセスが次のセル12A （すなわち、MSB-1）について繰り返される。出力電圧Ｖ_outがサンプリングされ た電圧信号をオーバーシュートしない場合、セル12Aは、有効ビットであり、そ してハイに設定される。全プロセスは、すべてのセル12Aについて実行される。 次に、ドライバ回路12は、セル12Aの設定に基づいてデジタル出力を生成し得る 。 ここで図４を参照すると、ドライバ回路12の各セル12Aは、スイッチング回路3 0を格納する。スイッチング回路30は、高電圧レベルＶ_Hまたは低電圧レベルＶ_L のいずれかを出力するために使用される。しかし、従来技術のスイッチング回路 と異なり、スイッチング回路30は、直流電流を全く駆動せずに、キャパシタアレ イ12の各行をＶ_HまたはＶ_Lのいずれかに駆動する。スイッチング回路30は、１ 対の完全差動通過ゲート36および38から構成される。１対の通過ゲート36および 38は、A/Dコンバータ集積回路10の供給電圧Ｖ_ddおよび接地を外れて参照される 回路によって駆動される。このため、各通過ゲート（すなわち、36または38）は 、Ｖ_ddから接地までの範囲内の任意の電圧を外れて動作し得る。したがって、Ｖ_H とＶ_Lとの差は、10mV程度の小ささか、または供給電圧Ｖ_dd程度の高さであり得 る。これにより、本発明のスイッチング回路30は、より広範な動作範囲で低電圧 動作を可能にする。 各スイッチング回路30は、キャパシタアレイ14の行を駆動するために使用され る高および低電圧レベルをそれぞれ供給するための第１の電圧源32および第２の 電圧源34を有する。第１通過ゲート36は、第１の電圧源32に結合される。第１の 通過ゲート36は、直流電流を全く駆動せずに、キャパシタアレイ14のそれぞれの 行に高電圧レベルＶ_Hを出力するために使用される。第２の通過ゲート38は、第 ２の電圧源34に結合される。第２の通過ゲート38は、また直流電流を全く駆動せ ずに、キャパシタアレイ14のそれぞれの行に低電圧レベルＶ_Lを出力するために 使用される。各通過ゲート36および38は、バス24（図１）を介してSAR22に結合 される。SAR22は、Ｖ_HまたはＶ_Lの１つにキャパシタアレイ１４の各カラムを駆 動するためにバス24を介してデータを送信することによってそれぞれの通過ゲー ト36および38を駆動または停止する。 図５を参照すると、ここで同様の符号および記号は、同様の要素を表し、スイ ッチング回路30の１つの実施態様が示される。図５から見られ得るように、各通 過ゲート36および38は、並列に一緒に結合されたPMOSトランジスタおよびNMOSト ランジスタから構成される。第１の通過ゲート36は、ともにドレイン、ゲート、 およびソース端末を有するPMOSトランジスタ40およびNMOSトランジスタ42を有す る。PMOSトランジスタ40のソース端末は、第１の電圧源32およびNMOSトランジス タ42のドレイン端末に結合される。PMOSトランジスタ40およびNMOSトランジスタ 42のゲート端末は、バス24に結合される。図５において図示される実施態様にお いて、PMOSトランジスタ40のゲート端末は、インバータ44を介してバス24に結合 される。PMOSトランジスタ40のドレイン端末およびNMOSトランジスタ42のソース 端末は、キャパシタアレイ14の出力端末Ｖ_outに一緒に結合される。 同様に、第２の通過ゲート38は、並列に一緒に結合されたPMOSトランジスタ46 およびNMOSトランジスタ48を有する。PMOSおよびNMOSトランジスタ46および48は ともに、ドレイン、ゲート、およびソース端末を有する。PMOSトランジスタ46の ソース端末は、第２の電圧源34およびNMOSトランジスタ48のドレイン端末に結合 される。PMOSトランジスタ46およびNMOSトランジスタ48のゲート端末は、バス24 に結合される。図５に図示される実施態様において、NMOSトランジスタ40のゲー ト端末は、インバータ44を介してバス24に結合される。PMOSトランジスタ46のド レイン端末およびNMOSトランジスタ46のソース端末は、キャパシタアレイ14の出 力端末Ｖ_outに一緒に結合される。 動作において、SAR22は、ドライバ回路12のそれぞれのセル12Aにバス24を介し て信号を送信する。信号は、それぞれのスイッチング回路30の第１および第２の 通過ゲート36および38の両方を作動または停止する。図５において図示される実 施態様において、バス24上の信号がデジタルに高い場合、第１の通過ゲート36の PMOSおよびNMOSトランジスタ40および42は、作動され、そして第２の通過ゲート 36のPMOSおよびNMOSトランジスタ46および48は、停止される。したがって、セル 14Aは、キャパシタアレイ14のカラムを駆動するために使用される高電圧レベル 出力Ｖ_Hを出力する。バス24上の信号がデジタルに低い場合、第１の通過ゲート3 6のPMOSおよびNMOSトランジスタ40および42は、停止され、そして第２の通過ゲ ート36のPMOSおよびNMOSトランジスタ46および48は、作動される。したがって、 セル14Aは、低電圧レベル出力Ｖ_Lを出力する。 第１および第２の通過ゲート36および38は、従来技術のインバータよりかなり 低いレベルで動作する。これは、１対の通過ゲート36および38がA/Dコンバータ 集積回路10の供給電圧Ｖ_ddおよび接地から外れて参照される回路によって駆動さ れ、そして従ってＶ_ddから接地までの範囲内の任意の電圧を外れて動作し得ると いう事実による。キャパシタアレイ14の各カラムは、Ｖ_LとＶ_Hとの間でゼロから 動作電圧Ｖ_ddまででスイッチングおよび駆動され得るので、本発明は、より広範 な範囲の動作を可能にする。 図６を参照すると、アナログ／デジタル（A/D）コンバータ110が示される。A/ Dコンバータ110は、キャパシタアレイ114の各カラムを駆動するためにドライバ 回路112を使用する。ドライバ回路112は、複数のセル112Aから構成される。各セ ル112Aは、キャパシタアレイ114の特定のカラムまたはバンクを駆動するために 使用される。キャパシタアレイ114内の各バンクを作動および停止することによ って、ドライバ回路112は、キャパシタアレイ114の出力電圧Ｖ_outを制御し得る 。 キャパシタアレイ114の出力電圧Ｖ_outは、コンパレータ116の１つの入力に送 信される。コンパレータ116の第２の入力は、サンプリング回路120の出力に結合 される。サンプリング回路120は、アナログ入力信号118に結合される入力を有す る。サンプリング回路120は、タイミングをとられた間隔でアナログ信号をサン プリングし、そしてコンパレータ116にサンプリングされた信号を送信し得る。 次に、コンパレータ116は、サンプリングされた信号の電圧とキャパシタアレイ1 14の出力電圧Ｖ_outの電圧とを比較し得る。 ２つの入力電圧レベルを比較した後、コンパレータ116は、出力電圧Ｖ_outがサ ンプリングされた電圧より高いか、または低いかについて、連続近似レジスタ12 2に信号を送信し得る。次に、SAR122は、バス124を介して各ビット112Aについて の適切な値をラッチし得る。 動作において、ドライバ回路112の最上位ビット（MSB）は、まずハイに設定さ れ、同時にドライバ回路112中のすべての他のビット112Aは、ゼロに設定される 。次に、コンパレータ116は、キャパシタアレイ114の出力電圧Ｖ_outとサンプリ ング回路120からのサンプリングされた電圧とを比較し得る。Ｖ_outがサンプリン グされた電圧レベルより大きい場合、コンパレータ116は、出力電圧Ｖ_outがサン プリングされた電圧をオーバーシュートしたことをSAR122に送信し得る。次に、 SAR122は、バス124を介してMSBにゼロをラッチし得る。ここで全プロセスが次の セル112A（すなわち、MSB-1）について繰り返される。出力電圧Ｖ_outがサンプリ ングされた電圧信号をオーバーシュートしない場合、セル112Aは、有効ビットで あり、そしてハイに設定される。全プロセスは、すべてのセル112Aについて実行 される。次に、ドライバ回路112は、セル112Aの設定に基づいてデジタル出力を 生成し得る。 図７を参照すると、ここで異なる実施態様を示すために'''''を使用する以外 は、同様の符号および記号は同様の要素を表し、改良されたSAR回路122'（以下 、 SAR122'）が示される。SAR122'は、キャパシタアレイ114（図６）の異なるカラ ムを作動および停止するためにドライバ回路112（図６）の各ビット中に適切な 値を選択およびロードするために使用される。SAR122'は、SAR122'がクロックサ イクルの各エッジでドライバ回路112の異なるビット112A（図６）を選択および ロードし得るという点で独自である。 SAR122'は、第１のセットの選択回路130から構成される。選択回路130の数は 、ドライバ回路112の奇数ビットの総数に等しい。選択回路130の各々は、ドライ バ回路112の奇数ビットの別々の１つに個々に結合される。選択回路130は、奇数 ビットの１つを選択し、そしてクロックサイクルの第１のエッジで、選択された 奇数ビットに値をラッチするために使用される。値のラッチは、キャパシタアレ イ114の選択カラムを駆動する。各奇数ビットは、各変換のあいだに１度選択お よびロードされ、そしてクロックサイクルの第１のエッジでのみ選択およびロー ドされる。 SAR122'はさらに、第２のセットの選択回路132から構成される。選択回路132 の数は、ドライバ回路112の偶数ビットの総数に等しい。選択回路132の各々は、 ドライバ回路112の偶数ビットの別々の１つに個々に結合される。選択回路132は 、偶数ビットの１つを選択し、そしてクロックサイクルの第２のエッジで、選択 された偶数ビットに値をラッチするために使用される。値のラッチは、キャパシ タアレイ114の選択カラムを駆動する。各偶数ビットは、各変換のあいだに１度 選択およびロードされ、そしてクロックサイクルの第２のエッジでのみ選択およ びロードされる。 選択回路130および132は、クロック発生器134に結合される。クロック発生器 は、選択回路132および134の各々にクロック信号を提供するために使用される。 本発明の好ましい実施態様において、２つのオーバーラップのないクロックが、 クロック発生器に使用される。 ここで図６〜８を参照すると、状態機械（state machine）136は、SAR122'に 結合される。状態機械136は、A/Dコンバータ110による各変換の前に複数の信号 を発生させ、そして送信するために使用される。状態機械136は、変換開始（SOC ）信号を受信すると（すなわち、SOCがハイになる）、状態機械136は、リセッ トパルスをSAR122'にバス124'を介して送信する。リセットパルスは、キャパシ タアレイ114をリセットし、そしてゼロボルトに初期化し得る。リセットパルス がローになると、状態機械136は、サンプルを送信し、そしてアナログ入力信号 をサンプリングするために信号をスイッチングする。アナログ入力信号がサンプ リングされた後、状態機械136は、SARイネーブル信号をSAR122'に送信する。SAR イネーブル信号は、SAR122'に初期値をドライバ回路112にロードさせる。 初期値がドライバ回路112にロードされた後、クロックサイクルの第１のエッ ジで、SAR122'は、ドライバ回路112の最上位ビットをハイに設定させ、同時にド ライバ回路112中の他のすべてのビット112Aはゼロに設定される。次に、コンパ レータ116'は、キャパシタアレイ114の出力電圧Ｖ_outとサンプリングされたアナ ログ入力電圧とを比較し得る。Ｖ_outがサンプリングされたアナログ入力電圧よ り大きい場合、コンパレータ116'は、出力電圧Ｖ_outがサンプリングされた電圧 をオーバーシュートしたことをSAR122'に送信し得る。次に、SAR122'は、バス12 4'を介してMSBにゼロをラッチする。ここで全プロセスは、クロックサイクルの 第２のエッジで次にセル112A（すなわち、MSB-1）について繰り返される。出力 電圧Ｖ_outがサンプリングされた電圧信号をオーバーシュートしない場合、セル1 12Aは、有効ビットであり、そしてハイに設定される。全プロセスは、すべての セル112Aについて実行され、ここで連続するセル112Aが選択され得、そしてクロ ック信号の次のエッジでハイに駆動される。次に、ドライバ回路112は、セル112 Aの設定に基づいてデジタル出力を発生し得る。 図９を参照すると、選択回路130の各々は、基本的に２つのラッチ140および14 2から構成される。第１のラッチ140は、クロック発生器134に結合される。第１ のラッチ140は、ドライバ回路112のどの奇数ビットが選択されるべきかを選択す るために使用される。１つのおよび異なる奇数ビットは、クロックサイクルの各 第１のエッジで選択され得る。第２のラッチ142は、第１のラッチ140の出力と、 ドライバ回路112の奇数ビットの別個の１つに結合される。第２のラッチ142は、 選択されたビットに結合されたキャパシタアレイ114の特定のカラムを駆動する ために適切な値を特定の奇数ビットにロードおよびラッチする。第１のラッチ14 0は、第２のラッチ142に信号を送信する。この信号は、クロック発生器134から の信号、およびドライバ回路112の偶数ビットから直接に連続するラッチからの 出力を用いてゲート（gate）される。論理ゲート144への入力信号のすべてが正 しいとき、第２のラッチ142は、キャパシタアレイ114を駆動するために、選択さ れた奇数ビットに適切な値をロードおよびラッチする。 選択回路130と同様に、選択回路132の各々は、基本的に２つのラッチ146およ び148から構成される。第１のラッチ146は、クロック発生器134に結合される。 第１のラッチ146は、ドライバ回路112のどの偶数ビットが選択されるべきかを選 択するために使用される。１つのおよび異なる偶数ビットは、クロックサイクル の各第２のエッジで選択され得る。第２のラッチ148は、第１のラッチ146の出力 と、ドライバ回路112の偶数ビットの別個の１つに結合される。第２のラッチ148 は、選択されたビットに結合されたキャパシタアレイ114の特定のカラムを駆動 するために適切な値を特定の偶数ビットにロードおよびラッチする。第１のラッ チ146は、第２のラッチ148に信号を送信する。この信号は、クロック発生器134 からの信号、およびドライバ回路112の偶数ビットから直接に連続するラッチか らの出力を用いてゲートされる。論理ゲート150への入力信号のすべてが正しい とき、第２のラッチ148は、キャパシタアレイを駆動するために、選択された偶 数ビットに適切な値をロードおよびラッチする。 変換ラッチ156の１つの端部は、最後の選択回路130または132に結合される。 変換ラッチ156のこの端部は、ドライバ回路112'の最下位ビットがキャパシタア レイ114の対応する行を駆動した後に適切な値でロードされた後、変換信号の１ つの端部に送信するために使用される。 リセットおよびイネーブル回路152は、送信回路130の第１のセットの各々およ び送信回路132の第２のセットの各々に結合される。リセットおよびイネーブル 回路152は、各変換の前に、ドライバ回路112のビットの偶数および奇数の各々を リセットおよび初期値をロードするために使用される。リセットおよびイネーブ ル回路152は、バス124'を介して各ビットをリセットおよびロードする。 図10を参照すると、アナログ／デジタル（A/D）コンバータ210が示される。A/ Dコンバータ210は、キャパシタアレイ214の各カラムを駆動するためにドライバ 回路212を使用する。ドライバ回路212は、複数のセル212Aから構成される。各セ ル212Aは、キャパシタアレイ214の特定のカラムまたはバンクを駆動するために 使用される。キャパシタアレイ214内の各バンクを作動および停止することによ って、ドライバ回路212は、キャパシタアレイ214の出力電圧Ｖ_outを制御し得る 。 キャパシタアレイ214の出力電圧Ｖ_outは、コンパレータ216の１つの入力に送 信される。コンパレータ216の第２の入力は、サンプリング回路220の出力に結合 される。サンプリング回路220は、アナログ入力信号218に結合される入力を有す る。サンプリング回路220は、タイミングをとられた間隔でアナログ入力信号218 をサンプリングし、そしてコンパレータ216にサンプリングされた信号を送信し 得る。次に、コンパレータ216は、サンプリングされた信号の電圧とキャパシタ アレイ214の出力電圧Ｖ_outの電圧とを比較し得る。 ２つの入力電圧レベルを比較した後、コンパレータ216は、出力電圧Ｖ_outがサ ンプリングされた電圧より高いか、または低いかについて、連続近似レジスタ（ SAR）222に信号を送信する。次に、SAR222は、キャパシタアレイ214のどの行が 作動および／または停止される必要があるかをバス224を介してドライバ回路212 に送信し得る。 動作において、ドライバ回路212の最上位ビット（MSB）は、まずハイに設定さ れ、同時にドライバ回路212中のすべての他のビット212Aは、ゼロに設定される 。次に、コンパレータ216は、キャパシタアレイ214の出力電圧Ｖ_outとサンプリ ング回路220からのサンプリングされた電圧とを比較し得る。Ｖ_outがサンプリン グされた電圧レベルより大きい場合、コンパレータ216は、出力電圧Ｖ_outがサン プリングされた電圧をオーバーシュートしたことをSAR222に送信し得る。次に、 SAR222は、MSBにゼロを設定するために、バス224を介してドライバ回路212に信 号を送信する。ここで全プロセスが次のセル212A（すなわち、MSB-1）について 繰り返される。出力電圧Ｖ_outがサンプリングされた電圧信号をオーバーシュー トしない場合、セル212Aは、有効ビットであり、そしてハイに設定される。全プ ロセスは、すべてのセル212Aについて実行される。次に、ドライバ回路212は、 セル212Aの設定に基づいてデジタル出力を生成し得る。 図11を参照すると、ここで異なる実施態様を示すために'''''を使用する以外 は、同様の符号および記号は同様の要素を表し、従来技術のキャパシタアレイ21 4'が示される。図11において図示されるキャパシタアレイ214'は、２進重み付け キャパシタアレイ214'である。２進重み付けキャパシタアレイ214'において、各 キャパシタバンク214A'は、約２ⁿに等しいキャパシタンス値を有し、ここでｎは ０以上の整数である。各キャパシタアレイ214'は一般に、キャパシタバンクの所 望の容量性値を達成するために、並列に一緒に結合される複数の単位キャパシタ Ｃから構成される。 ２進重み付けキャパシタアレイ214'の問題は、より高いビットの分解能のため に多数の単位キャパシタＣが必要とされることである。例えば、８ビットの分解 能のために256個の単位キャパシタＣが必要とされ、10ビットの分解能のために1 024個の単位キャパシタＣが必要とされ、そして16ビットの分解能のために65,53 6個の単位キャパシタＣが必要とされる。したがって、より多数のビットの分解 能のために、２進重み付けキャパシタアレイ214'は、ルーティングの悪夢（rout ing nightmare）を産む。さらに、２進重み付けキャパシタアレイ214'は、多数 （２ⁿＣ）の単位キャパシタを駆動する必要があり得るので、寄生問題を有し得 る。 図12を参照すると、ここで異なる実施態様を示すために''''''を使用する以外 は、同様の符号および記号は同様の要素を表し、改良されたキャパシタアレイ21 4''が示される。キャパシタアレイ214''は、容量性（capacitive）ラダー214'' である。容量性ラダー214''は、複数の容量性分枝（branch）214A''から構成さ れる。容量性分枝214A''の各々（LSBに結合された最後の容量性分枝214B''を除 く）は、単位キャパシタンス値Ｃを有するキャパシタ226から構成される。キャ パシタ226は、ドライバ回路212（図10）中のビット212A（図10）に結合された第 １の端末を有する。キャパシタ226の第２の端末は、キャパシタンス値2Cを有す るキャパシタ回路228に結合される。端容量および整合問題を回避するために、 容量性ラダー214''中の各キャパシタは、一定の外周対面積比を有するべきであ る。したがって、キャパシタ回路228は、並列に一緒に結合された２つのキャパ シタ226から構成され、ここで各キャパシタ226は、単位キャパシタンスＣを有す る（図13）。 最後の容量性分枝214B''はまた、単位キャパシタンス値Ｃを有するキャパシタ 226から構成される。キャパシタ226は、ドライバ回路212（図10）のLSB 212A（ 図10）に結合される第１の端末を有する。キャパシタ226の第２の端末は、第２ のキャパシタ230の第１の端末に結合される。第２のキャパシタ230の第２の端末 は、接地される。第２のキャパシタ230は、キャパシタンスＣを有する。 図12において図示される実施態様において、NMOSトランジスタ232は、ノードn₀ 、n₁、n₂、およびn₃の各々に結合される。NMOSトランジスタ232は、ノード（n₀ 、n₁、n₂、およびn₃）の各々を各変換の前に既知の電圧レベルに駆動するために 使用される。図12に図示される実施態様において、NMOSトランジスタ232は、ノ ード（n₀、n₁、n₂、およびn₃）の各々を接地に駆動するために使用される。しか し、他のデバイスは、ノード（n₀、n₁、n₂、およびn₃）の各々を所定値に駆動す るために使用され得ること、およびNMOSトランジスタ232が多くのそのようなデ バイスの１つにすぎないことに留意されたい。 NMOSトランジスタ232は、寄生リーク問題を起こし得る。寄生リークは、高温 において容量性ラダー214''に影響し得る。一般に、寄生リークは、たいてい出 力ノード（Ｖ_out）に影響し得る。容量性ラダー214''を下へ移動するにつれて、 リークは、指数関数的（約1/2ⁿ）に下がり、そして出力に影響しない。 ４ビット容量性ラダー214''（MSB、MSB-1、LSB+1、およびLSB）について、MSB がハイである場合、出力電圧Ｖ_outは、1/2Ｖ_Fullであり、ここでＶ_Fullは、出力 電圧Ｖ_outの最大値である。MSB-1ビットがハイに保持される場合、Ｖ_outは、1/4 Ｖ_Fullである。LSB+1ビットがハイに保持される場合、Ｖ_outは、1/8Ｖ_Fullであ る。LSBビットがハイに保持される場合、Ｖ_outは、1/16Ｖ_Fullである。したがっ て、容量性ラダー214''は、従来技術の２進重み付けキャパシタアレイ214'（図1 1）よりかなり少ないキャパシタを使用しながら２進重み付け出力電圧を発生さ せ得る。容量性ラダー214''を使用することによって、単位キャパシタＣの数は 、分解能のビットが増加するとともに、線形に増加する。対照的に、２進重み付 けキャパシタアレイ214'（図11）について、単位キャパシタＣの数は、分解能の ビットが増加するとき、指数関数的に上昇する。容量性ラダー214''について、 単位キャパシタの数は、3n-1におよそ等しく、ここでｎは分解能のビットの総数 である。従来技術の２進重み付けキャパシタアレイ214'について、単位キャパシ タの数は、２ⁿ におよそ等しく、ここでｎは分解能のビットの総数である。したがって、10ビッ トの分解能のために、本発明の容量性ラダー214''は、ほんの29個だけの単位キ ャパシタＣを必要とし得、他方従来の２進重み付けキャパシタアレイ214'は、10 24個を必要とし得る。14ビットの分解能のために、本発明の容量性ラダー214'' は、ほんの41個だけの単位キャパシタＣを必要し、他方従来の２進重み付けキャ パシタアレイ214'は、16,384個を必要とする。 各容量性分枝214A''をＣ、2C組み合わせとなるように選択することによって、 容量性ラダー214''の各分枝は、同じ等価キャパシタンス2Cを有する。同様に、 最後の容量性分枝214B''はまた、等価なキャパシタンス2Cを有する（キャパシタ 226および230はともに、並列に一緒に結合されたキャパシタンス値Ｃを有する） 。したがって、各容量性分枝214A''および214B''は、同じ大きさを有し、そして 同じ速度でスイッチする。このことは、SARに基づくA/Dコンバータの総速度を増 加する。対照的に、２進重み付けキャパシタアレイ214'を使用する従来技術のSA Rに基づくA/Dコンバータにおいて、10ビットの分解能のために、1024個の単位キ ャパシタを駆動することは困難であり、および速度が遅い。さらに、多数のスパ イク電流が、1024個の単位キャパシタを駆動することによって発生される。 本発明は、その好ましい実施態様を参照して特別に例示および記載されたが、 当業者によって、上記、ならびに形態および詳細の他の変更が、本発明の精神お よび範囲から逸脱せずに当該分野においてなされ得ることが理解される。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／００９，２８５ (32)優先日 平成10年１月20日(1998．1．20) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ

Claims (1)

1. 【特許請求の範囲】 １．連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D）コンバータ の低電圧動作のためのドライバ回路であって、 複数のセルであって、各セルがキャパシタアレイの個々のカラムを駆動するた めに使用される、複数のセルと、 直流電流を駆動せずに第１の電圧レベルまたは第２の電圧レベルのうちの１つ を出力するための、該複数のセルの各々内のスイッチング回路と、 を組合わせて含むドライバ回路。 ２．前記第２の電圧レベルが接地電位と同程度に低くあり得る、 請求項１に記載の連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D） コンバータの低電圧動作のためのドライバ回路。 ３．前記第１の電圧レベルが前記A/Dコンバータの供給電圧と同程度に高くあ り得る、 請求項１に記載の連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D） コンバータの低電圧動作のためのドライバ回路。 ４．前記各スイッチング回路が、 前記第１の電圧レベルを供給するための第１の電圧源と、 前記第２の電圧レベルを供給するための第２の電圧源と、 直流電流を駆動せずに該第１の電圧レベルを出力するための、該第１の電圧源 に結合された第１の通過ゲートと、 直流電流を駆動せずに該第２の電圧レベルを出力するための、該第２の電圧源 に結合された第２の通過ゲートと、 該第１の電圧レベルまたは該第２の電圧レベルのうちの１つを出力するために 該第１の通過ゲートおよび該第２の通過ゲートを作動および停止するための、該 第１の通過ゲートおよび該第２の通過ゲートに結合された信号回路と、 を含む、 請求項１に記載の連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D） コンバータの低電圧動作のためのドライバ回路。 ５．前記第１の通過ゲートおよび前記第２の通過ゲートの各々が、 NMOSトランジスタと、 該NMOSトランジスタと並列に結合されたPMOSトランジスタと、 を含む、 請求項４に記載の連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D） コンバータの低電圧動作のためのドライバ回路。 ６．前記信号回路が信号バスに結合されたインバータを含み、該信号バスが前 記ドライバ回路の前記複数のセルの各々を作動および停止するためにデータを送 信する、 請求項４に記載の連続近似レジスタ（SAR）に基づくアナログ／デジタル（A/D） コンバータの低電圧動作のためのドライバ回路。 ７．SARに基づくA/Dコンバータの低電圧動作のためのドライバ回路であって、 複数のセルであって、各セルがキャパシタアレイの個々のカラムを駆動するた めに使用される、複数のセルと、 直流電流を駆動せずに第１の電圧レベルまたは第２の電圧レベルのうちの１つ を出力するための、該複数のセルの各々内のスイッチング回路であって、該第２ の電圧レベルのレベルが接地電位と同程度に低くあり得、および該第１の電圧レ ベルのレベルが該A/Dコンバータの供給電圧と同程度に高くあり得る、スイッチ ング回路と、を組み合わせて含み、該スイッチング回路の各々が、 該第１の電圧レベルを供給するための第１の電圧源と、 該第２の電圧レベルを供給するための第２の電圧源と、 直流電流を駆動せずに該第１の電圧レベルを出力するための、該第１の電圧源 に結合された第１の通過ゲートと、 直流電流を駆動せずに該第２の電圧レベルを出力するための、該第２の電圧源 に結合された第２の通過ゲートと、 該第１の電圧レベルまたは該第２の電圧レベルのうちの１つを出力するために 該第１の通過ゲートおよび該第２の通過ゲートを作動および停止するための、該 第１の通過ゲートおよび該第２の通過ゲートに結合された信号回路と、をさらに 含む、 ドライバ回路。 ８．前記第１の通過ゲートおよび前記第２の通過ゲートの各々が、 NMOSトランジスタと、 該NMOSトランジスタと並列に結合されたPMOSトランジスタと、 を含む、 請求項７に記載のSARに基づくA/Dコンバータの低電圧動作のためのドライバ回路 。 ９．前記信号回路が信号バスに結合されたインバータを含み、該信号バスが前 記ドライバ回路の前記複数のセルの各々を作動および停止するためにデータを送 信する、 請求項７に記載のSARに基づくA/Dコンバータの低電圧動作のためのドライバ回路 。 １０．SARに基づくA/Dコンバータの低電圧動作のためのドライバ回路を提供す る方法であって、 各セルがキャパシタアレイの個々のカラムを駆動するために使用される、複数 のセルを、提供する工程と、 直流電流を駆動せずに第１の電圧レベルまたは第２の電圧レベルのうちの１つ を出力するための、該複数のセルの各々内のスイッチング回路を、提供する工程 と、 を含む方法。 １１．前記第２の電圧レベルのレベルが接地電位と同程度に低くあり得る、 請求項１０に記載の方法。 １２．前記第１の電圧レベルのレベルが前記A/Dコンバータの供給電圧と同程 度に高くあり得る、 請求項１０に記載の方法。 １３．前記スイッチング回路を提供する工程が各スイッチング回路のために、 前記第１の電圧レベルを供給するための第１の電圧源を、提供する工程と、 前記第２の電圧レベルを供給するための第２の電圧源を、提供する工程と、 直流電流を駆動せずに該第１の電圧レベルを出力するための、該第１の電圧源 に結合された第１の通過ゲートを、提供する工程と、 直流電流を駆動せずに該第２の電圧レベルを出力するための、該第２の電圧源 に結合された第２の通過ゲートを、提供する工程と、 該第１の電圧レベルまたは該第２の電圧レベルのうちの１つを出力するために 該第１の通過ゲートおよび該第２の通過ゲートを作動および停止するための、該 第１の通過ゲートおよび該第２の通過ゲートに結合された信号回路を、提供する 工程と、 をさらに含む、 請求項１０に記載の方法。 １４．前記第１の通過ゲートを提供する工程が、 NMOSトランジスタを提供する工程と、 該NMOSトランジスタと並列に結合されたPMOSトランジスタを、提供する工程と 、 をさらに含む、 請求項１３に記載の方法。 １５．前記第２の通過ゲートを提供する工程が、 NMOSトランジスタを提供する工程と、 該NMOSトランジスタと並列に結合されたPMOSトランジスタを、提供する工程と 、 をさらに含む、 請求項１３に記載の方法。 １６．前記信号回路を提供する工程が信号バスに結合されたインバータを提供 する工程をさらに含み、該信号バスが前記ドライバ回路の前記複数のセルの各々 を作動および停止するためにデータを送信する、 請求項１３に記載の方法。