KR20010005545A - 순차비교형 레지스터 아날로그-디지털 변환기의 저전압동작을 위한 드라이버 회로 및 그를 위한 방법 - Google Patents

순차비교형 레지스터 아날로그-디지털 변환기의 저전압동작을 위한 드라이버 회로 및 그를 위한 방법 Download PDF

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데이비드 수삭
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씨. 필립 채프맨
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Abstract

순차 비교형 레지스터(SAR) 기본 A/D 변환기의 저전압 동작용 드라이버 회로가 개시된다. 드라이버 회로는 다수의 셀로 이루어지며, 각 셀은 커패시터 어레이의 개개의 컬럼을 구동하기 위하여 사용된다. 스위칭 회로는 다수의 셀들의 각각의 내부에 유지된다. 무 DC 전류를 구동하는 동안에 커패시터 어레이의 개개의 컬럼에 고 전압 레벨 VH또는 저 전압 레벨 VL중 하나를 출력하기 위하여 사용된다. 스위칭 회로는 한 쌍의 완전 차동 패스 게이트로 이루어진다. 패스 게이트는 A/D 변환기 집적회로의 공급전압 Vdd와 접지사이의 전압범위에서 동작하는 회로에 의해 구동된다. 이 때문에, 각 패스 게이트는 Vdd와 접지 범위사이내의 어떤 전압에서 동작할 수 있다. 그래서, 스위치 회로른 넓은 동작 범위를 가지고 낮은 전압 동작를 가능케 한다. 또한 SAR 는 클록 사이클의 각 에지상에서 드라이버 회로(112)의 다른 비트(112A)를 선택하여 로딩한다. 바람직하게는 변환기는 C-2C 네트워크(214")를 사용한다.

Description

순차 비교형 레지스터 아날로그-디지털 변환기의 저전압동작을 위한 드라이버 회로 및 그를 위한 방법{A DRIVER CIRCUIT FOR LOW VOLTAGE OPERATION OF A SUCCESSIVE APPROXIMATION REGISTER (SAR) ANALOG TO DIGITAL (A/D) CONVERTER AND METHOD THEREFOR}
현재 순차 비교형 레지스터 기본 A/D 변환기(Sucessive Approximation Register(SAR) based A/D Converter)에서, SAR는 커패시터 어레이의 다른 칼럼들을 작동시키기 위하여 드라이버 회로에 신호를 보내기 위하여 사용된다. 드라이버 회로는 현재 다수의 셀로 이루어지며, 각 셀은 커패시터 어레이의 객개의 칼럼을 구동하는 데 사용된다. 그것의 가장 간단한 형태에서, 각 셀은 VH또는 VL로 그의 개개의 칼럼을 구동하는 인버터를 하우징한다.
인버터의 사용과 관련한 문제점은 드라이버 회로가 동작할 수 있는 최저 전압은 인버터의 최저 동작 전압이라는 점이다. 인버터의 최저 동작 전압은 일반적으로 2VT이며, 여기서 VT는 인버터로 이루어지는 트랜지스터들의 문턱 전압이다.이 값에서도 느린 감응 시간을 나타낸다.
A/D 변환기는 일반적으로 디지털 전압 Vdd와 디지털 접지를 갖는다. 대개, 디지털 전압 Vdd는 집적회로(IC)의 동작 전압이다. 아날로그 샘플링을 위하여, 일반적으로 샘플링들이 기초를 두고 있는 VH와 VL이다. 인버터의 동작 전압은 2VT이기 때문에, 인버터들은 샘플링 범위를 VH내지 VL로 제한한다.
그러므로, SAR 기본 A/D 변환기용 개선된 드라이버 회로를 제공할 필요성이 있었다. 개선된 드라이버 회로는 표준 인버터 회로보다 더 낮은 전압에서 동작할 수 있어야 한다. 개선된 드라이버 회로는 또한 더 넓은 아날로그 샘플링 범위가 가능하여야 한다.
본 발명의 요약
본 발명의 일 실시예에 따라, 본 발명의 목적은 SAR 기본 A/D 변환기용 개선된 드라이버 회로를 제공하는 것이다.
본 발명의 다른 하나의 목적은 표준 인버터 회로보다 더 낮은 전압에서 동작할 수 있는 SAR 기본 A/D 변환기용 개선된 드라이버 회로를 제공하는 것이다.
본 발명의 또 다른 하나의 목적은 더 높은 아날로그 샘플링 범위를 갖는 SAR 기본 A/D 변환기용 개선된 드라이버 회로를 제공하는 것이다.
본 출원은 프라도(Prado)등의 발명자의 “A/D 변환기의 샘플링 및 변환을 제어하기 위한 순차 비교형 레지스터(SAR)”라는 발명의 명칭을 갖는 출원에 관한 것이며, 또한 본 출원과 동일한 발명자의 “순차 비교형 레지스터 기본 A/D 변환기용 커패시터 어레이 및 그를 위한 방법”에 관한 것으로, 현재 미합중국에 출원되어 있으며, 본 원은 본 출원인에게 양도되어 있다. 위에 관련한 출원들의 개시물은 여기에 참고로서 인용되어 있다.
본 발명은 A/D 변환기들에 관한 것으로, 보다 상세하게는 순차 비교형 레지스터(SAR) 기본 A/D 변환기의 저압 동작을 위한 드라이버 회로 및 그를 위한 방법에 관한 것이다.
도1은 A/D 변환기의 단순화된 기능 블록 다이어그램이다.
도2는 도1에 도시된 A/D 변환기에 사용된 커패시터 어레이의 일 실시예의 단순화된 기능 블록 다이어그램이다.
도3은 도1에 도시된 A/D 변환기에 사용된 커패시터 어레이의 다른 하나의 실시예의 단순화된 기능 블록 다이어그램이다.
도4는 도1에 도시된 SAR 기본 A/D 변환기에 사용된 드라이버 회로의 한 셀의 단순화된 기능 블록 다이어그램이다.
도5는 도4에 도시된 드라이버 회로의 셀의 전기적 개략도이다.
도6은 SAR 기본 A/D 변환기의 단순화된 기능 블록 다이어그램이다.
도7은 본 발명의 샘플링 및 변환 회로의 단순화된 기능 블록 다이어그램이다.
도8은 본 발명의 샘플링 및 변환 회로용 타이밍 다이어그램이다.
도9는 도7의 샘플링 및 변환 회로에 사용된 선택회로들의 단순화된 기능 블록 다이어그램이다.
도10은 A/D 변환기의 단순화된 기능 블록 다이어그램이다.
도11은 도10에 보여진 A/D 변환기에 사용된 공지의 커패시터 어레이의 단순화된 기능 블록 다이어그램이다.
도12는 도10에 보여진 A/D 변환기에 사용된 본 발명의 용량성 래더(capacitive ladder)의 단순화된 기능 블록 다이어그램이다.
도13은 도12에 보여진 용량성 래더의 용량성 브랜치의 일부의 단순화된 전기적 개략도이다.
본 발명의 일 실시예에 따라, 순차 비교형 레지스터(SAR) 기본 아날로그/디지탈 (A/D) 변환기의 저전압 동작용 드라이버 회로가 개시된다. 드라이버 회로는 다수의 셀을 가지며, 각 셀은 커패시터 어레이의 개개의 칼럼을 구동하기 위하여 사용된다. 스위칭 회로는 그 다수의 셀들의 각각의 내부에 유지된다. 스위칭 회로는 어떠한 DC 전류를 구동하지 않는 동안에 커패시터 어레이의 개개의 칼럼에 고전압레벨 VH또는 저전압 레벨 VL중 하나를 출력하기 위하여 사용된다. 스위칭 회로는 다수의 완전 차동 패스 게이트들(fully differential pass gates)로 이루어진다. 패스 게이트들은 A/D 변환기 집적 회로의 공급 전압 Vdd 와 접지사이의 전압범위에서 동작하는 회로에 의해 구동된다. 이 때문에, 각 패스 게이트는 Vdd내의 어떤 전압에서 접지 범위까지에서 동작할 수 있다. 그래서, 스위칭 회로는 더 넓은 동작 범위를 갖는 낮은 전압 동작을 가능케 한다.
본 발명의 다른 하나의 실시예에 따라, 순차 비교형 레지스터(SAR) 기본 아날로그/디지털 변환기의 저전압 동작용 드라이버 회로를 제공하는 방법이 개시된다. 그 방법은 각 셀이 커패시터 어레이의 개개의 칼럼을 구동하기 위하여 사용되는 다수의 셀들을 제공하는 단계; 및 고전압 레벨 VH또는 저전압 레벨 VL중의 하나를 출력하기 위한 다수의 셀들의 각각의 내부에 스위칭 회로를 제공하는 단계로 이루어진다. 스위칭 회로는 한 쌍의 완전 차동 패스 게이트들로 이루어진다. 패스 게이트들은 A/D 변환기 집적 회로의 공급 전압 Vdd 와 접지와 관련된 회로에 의해 구동된다. 이 때문에, 각 패스 케이트는 Vdd 내부의 어떤 전압에서 접지 범위까지 동작할 수 있다. 그래서, 스위칭 회로는 더 넓은 동작 범위를 갖는 저전압 동작을 가능케 한다.
본 발명의 전술한 것, 다른 목적들, 특징들 및 이점들이 첨부도면들에 예시된 대로, 본 발명의 바람직한 실시예들의 다음의 상세한 설명으로부터 명백해질 것이다.
도1을 참고하면, A/D 변환기(10)이 보여진다. A/D 변환기(10)는 커패시터 어레이(14)의 각 열을 구동하기 위한 드라이버 회로(12)를 갖는다. 드라이버 회로(12)는 다수의 셀들(12A)로 이루어진다. 각 셀(12A)는 커패시터 어레이(14)의 특정 칼럼 또는 뱅크를 구동하는 데 사용된다. 커패시터 어레이(14)내부의 각 뱅크를 활성화 및 비 활성화함으로써, 드라이버 회로(12)는 커패시터 어레이(14)의 출력 전압 Vout를 제어할 수 있다.
커패시터 어레이(14)는 여러가지의 다른 실시예들에서 취해질 수 있다. 커패시터 어레이(14)는 도2에 보여진 바와 같이, 이진 가중 커패시터 어레이(binary weighted capacitor array)(14')의 형태로 될 수 있다. 이진 가중 커패시터 어레이(14')에서, 각 커패시터 뱅크(14A')는 대략 2n과 동등한 커패시턴스를 가지며, n은 0보다 크거나 또는 0과 동일한 정수이다. 커패시터 어레이(14)는 또한 도3에 보여진 대로 커패시턴스 래더(14")의 형태를 취할 수 있다.
도1을 다시 참고하면, 커패시터 어레이(14)의 출력 전압 Vout는 비교기(16)의 하나의 입력에 보내어진다. 비교기(16)의 다른 입력은 샘플링 회로(20)의 출력에 결합된다. 샘플링 회로(20)는 정기의 시간간격으로 아날로그 신호를 샘플링하고 샘플링된 신호를 비교기(16)에 보낼 것이다. 그리고나서, 비교기(16)는 샘플링된 신호의 전압을 커패시터 어레이(14)의 출력전압 Vout의 전압과 비교할 것이다.
2개의 입력 전압 레벨들을 비교하고 나서, 비교기(16)는 출력 전압 Vout이 샘플링된 전압보다 더 높았었는가 또는 더 낮았었는가에 따라서, 신호를 순차 비교형 레지스터(SAR)(22)로 보낼 것이다. 그리고나서 SAR은 커패시터 어레이(14)의 어느 열들이 활성화되고 및/또는 비 활성화될 필요가 있는 가에 따라서 드라이버 회로(12)에 신호를 보낼 것이다.
동작시, 드라이버 회로(12)의 최상위 비트(MSB)는, 드라이버 회로(12)의 모든 다른 비트중(12A)가 0으로 설정되는 동안에, 우선 하이로 설정된다. 그리고나서, 비교기(16)는 커패시터 어레이(14)의 출력 전압 Vout를 샘플링 회로(20)로부터 샘플링된 전압와 비교할 것이다. Vout이 샘플링된 전압 레벨보다 더 크다면, 비교기(16)는 출력전압 Vout이 샘플링된 전압을 오우버 슈트시키는 SAR(22)에 신호를 보낼 것이다. 그 후, SAR(22)는 드라이버 회로(12)의 최상위 비트를 0으로 설정할 것이다. 이제 전체적인 프로세스는 다음 셀(12A)(즉, MSB-1)에 대하여 반복된다. 출력 전압 Vout이 샘플링된 전압 신호를 오우버슈트시키지 않는다면, 그 때는 셀(12A)는 유효 비트이고 하이로 설정된다. 전체 프로세스는 전체의 셀(12A)에 대하여 수행된다. 그리고나서 드라이버 회로(12)는 셀들(12A)의 설정에 기초한 디지탈 출력을 발생시킬 수 있다.
이제 도4를 참고하면, 드라이버 회로(12)의 각 셀(12A)은 스위칭 회로(30)를 저장한다. 스위칭 회로(30)는 고전압 레벨 VH또는 저전압 레벨 VL중 어느 하나를 출력하기 위하여 사용된다. 그러나, 공지의 스위칭 회로들과 달리, 스위칭 회로(30)는 커패시터 어레이(12)의 각 열을 VH 또는 VL중 어느 하나로 구동할 것이다. 스위칭 회로(30)는 한 쌍의 완전 차동 패스 게이트들(36 및 38)의 한 쌍으로 이루어진다. 그 쌍의 패스 게이트들(36 및 38)은 A/D 변환기 집적 회로(10)의 공급 전압 Vdd 와 접지사이의 전압 범위에서 동작하는 회로에 의해 구동된다. 이 때문에, 각 패스 게이트(즉, 36 및 38)은 Vdd 내의 어떤 전압에서 접지까지의 범위에서 동작할 수 있다. 그래서, VH및 VL사이의 차이는 10 mV만큼 작거나 또는 공급전압 Vdd만큼 클 수 있다. 그래서 본 발명의 스위칭 회로(30)는 더 넓은 동작 범위를 갖는 저전압 동작을 가능케 한다.
각 스위칭 회로(30)는 커패시터 어레이(14)의 열을 구동하기 위하여 사용되는 고 전압 레벨과 저전압 레벨을 제각기 공급하기 위한 제 1 전압원 (32)와 제 2 전압원(34)를 갖는다. 제 1 패스 게이트(36)는 제 1 전압원(32)에 연결된다. 제 1 패스 게이트(36)는, 어떠한 DC 전류를 구동하지 않는 동안에, 커패시터 어레이(14)의 개개의 열에 고전압 레벨 VH를 출력하기 위하여 사용된다. 제 2 패스 게이트(38)는, 어떠한 DC 전류를 구동하지 않는 동안에, 제 2 전압 레벨 VL을 커패시터 어레이(14)의 개개의 열에 출력하기 위하여 사용된다. 각 패스 게이트(36 및 38)은 버스(24)를 통하여 SAR(22)에 연결된다(도1 참고). SAR(22)는, VH 또는 VL중 하나로 커패시터 어레이(14)의 각각의 칼럼을 구동하기 위하여, 데이터를 버스(24)상으로 보냄으로써 개개의 패스 게이트들(36 및 38)를 활성화하거나 또는 비활성화시킬 것이다.
도5를 참고하면, 도5에서는 유사한 번호들과 기호들은 유사한 요소들을 나타내며, 스위칭 회로(30)의 각 실시예가 보여진다. 도5로부터 알 수 있듯이, 각 패스 게이트(36 및 38)는 함께 병렬로 결합된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진다. 제 1 패스 게이트(36)는 둘다 드레인, 게이트 및 소스 터미날을 구비한 PMOS 트랜지스터(40)와 NMOS 트랜지스터(42)를 갖는다. PMOS 트랜지스터(40)의 소스 터미널은 제 1 전압원 (32)에 연결되며 또한 NMOS 트랜지스터(42)의 드레인 터미널에 연결된다. PMOS 트랜지스터(40)와 NMOS 트랜지스터(42)의 게이트 터미널들은 버스(42)에 연결된다. 도5에 보여진 실시예에서, PMOS 트랜지스터(40)의 게이트 터미널은 인버터(44)를 통하여 버스(24)에 연결된다. PMOS 트랜지스터(40)의 드레인 터미널과 NMOS 트랜지스터(42)의 소스 터미널은 함께 연결되며 또한 커패시터 어레이(14)의 출력 터미널 Vout에 연결된다.
유사하게, 제 2 패스 게이트(38)는 함께 병렬로 연결된 PMOS 트랜지스터(46)와 NMOS 트랜지스터(48)를 갖는다. PMOS 및 NMOS 트랜지스터들(46 및 48)은 드레인, 게이트 및 소스 터미널을 가진다. PMOS 트랜지스터(46)의 소스 터미널은 제 2 전압원(34)에 연결되며, 또한 NMOS 트랜지스터(48)의 드레인 터미널에 연결된다. PMOS 트랜지스터(46)와 NMOS 트랜지스터(48)의 게이트 터미널들은 버스(24)에 연결된다. 도5에 보여진 실시예에서, NMOS 트랜지스터(46)의 게이트 터미널은 인버터(44)를 통하여 버스(24)에 연결된다. PMOS 트랜지스터(46)의 드레인 터미널과 NMOS 트랜지스터(46)의 소스 터미널은 함께 연결되며, 또한 커패시터(14)의 출력 터미널 Vout에 연결된다.
동작시, SAR(22)은 신호를 버스(24)를 통하여 드라이버 회로(12)의 개개의 셀들(12A)로 보낼것이다. 신호는 개개의 스위칭 회로(30)의 제 1 및 2 패스 게이트들(36 및 38)을 활성화하거나 또는 비활성화시킬 것이다. 도5에 보여진 실시예에서, 버스(24)상의 신호가 디지털 하이이면, 제 1 패스 게이트(36)의 PMOS 및 NMOS 트랜지스터들(40 및 42)은 활성화되고 제 2 패스 게이트(38)의 PMOS 및 NMOS 트랜지스터들(46 및 48)은 비활성화된다. 그래서, 셀(14A)는 커패시터 어레이(14)의 칼럼을 구동시키는 데 사용되는 고전압 레벨 출력 VH를 내보낼 것이다. 버스(24)상의 신호가 디지털 로우이면, 제 1 패스 게이트(36)의 PMOS 및 NMOS 트랜지스터들(40 및 42)은 비활성화되고 제 2 패스 게이트(38)의 PMOS 및 NMOS 트랜지스터들(46 및 48)은 활성화된다. 그래서, 셀(14A)은 저전압 레벨 출력 VL을 내보낼 것이다.
제 1 및 2 패스 게이트들(36 및 38)은 공지 인버터들보다 훨씬 더 낮은 레벨들에서 동작할 것이다. 이는 패스 게이트들(36 및 38)의 쌍이 A/D 변환기 집적 회로(10)의 공급전압 Vdd와 접지의 관련된 회로에 의해 구동되며, 그래서 Vdd 내의 어떤 전압에서 접지 범위까지에서 동작할 수 있다는 사실에 기인한다. 커패시터(14)의 각 컬럼이 스위칭되며 VL과 VH사이에서 0로부터 동작전압 Vdd까지 구동될 수 있기 때문에, 본 발명은 더 넓은 범위의 동작을 고려한다.
도6을 참고하면, A/D 변환기(110)가 보여진다. A/D 변환기(110)는 커패시터 어레이(114)의 각 칼럼을 구동하기 위한 드라이버 회로(112)를 사용한다. 드라이버 회로(112)는 다수의 셀들(112A)로 구성된다. 각 셀(112A)은 커패시터(114)의 특정 칼럼 또는 뱅크를 구동하는 데 사용된다. 커패시터 어레이(114)내부의 각 뱅크를 활성화하거나 또는 비활성화함으로써, 드라이버 회로(112)는 커패시터 어레이(114)의 출력 전압 Vout을 제어할 수 있다.
커패시터 어레이(114)의 출력전압 Vout은 비교기(116)의 하나의 입력으로 보내어진다. 비교기(116)의 제 2 입력은 샘플링 회로(120)의 출력과 결합된다. 샘플링 회로(120)는 아날로그 입력 신호(118)과 결합된 입력을 가진다. 샘플링 회로(120)는 정기의 시간간격에 아날로그 신호를 샘플링하고 샘플링된 신호를 비교기(116)로 보낼 것이다. 그리고나서 비교기(116)는 샘플링된 신호의 전압과 커패시터(114)의 출력 전압 Vout의 전압을 비교할 것이다.
두 입력 전압 레벨들을 비교하고 나서, 비교기(116)는 출력 전압 Vout 이 샘플링된 전압보다 더 높거나 또는 더 낮았는 가에 따라 신호를 순차 비교형 레지스터(122)로 보낼 것이다. SAR(122)는 그리고 버스(124)를 통하여 각 비트(112A)에 대한 적절한 값에서 래치할 것이다.
동작시, 드라이버 회로(112)의 최상위 비트(MSB)는 우선, 드라이버 회로(112)에서의 모든 다른 비트들(112A)이 0으로 설정되어 있는 동안에,하이로 설정된다. 그리고나서 비교기(116)는 커패시터 어레이(114)의 출력전압 Vout과 샘플링 회로(120)로부터의 샘플링된 전압을 비교할 것이다. Vout이 샘플링된 전압 레벨보다 더 크다면, 비교기(116)는 출력 전압 Vout 이 샘플링된 전압보다 오우버 슈트하는 SAR(122)를 부호화할 것이다. 그리고나서, SAR(122)는 버스(124)를 통하여 0에서 MSB로 래치할 것이다. 전체적인 프로세스는 이제 다음 셀(112A)(즉, MSB-1)에 대하여 반복될 것이다. 출력 전압 Vout이 샘플링된 전압 신호를 오우버 슈트시키지 않다면, 그 때는 셀(112A)은 유효 비트이고 하이로 설정된다. 전체적인 프로세스는 모든 셀(112A)에 대하여 실행된다. 드라이버 회로(112)는 그리고 셀(112A)의 세팅에 기초를 둔 디지털 출력을 발생시킬 수 있다.
같은 숫자와 부호는 다른 실시예를 표시하기 위하여 ""를 사용하는 예외를 제외하고 같은 요소들을 나타내는 도7을 참고하면, 개선된 SAR 회로 (122')(이후에는 SAR 122')이 보여진다. SAR (122')는 커패시터 어레이(114)의 다른 컬럼들을 활성화하거나 또는 비활성화하기 위하여 드라이버 회로(112)(도6)의 각 비트에서 적절한 값을 선택하고 로딩하는 데 사용된다. SAR(122')는, SAR(122')가 클럭 사이클의 각 에지상에서 드라이버 회로(112)의 다른 비트(112A)(도6 참고)를 선택하고 로딩할 것이라는 점에서, 독특하다.
SAR(122')는 선택 회로(130)의 제 1 세트로 이루어진다. 선택 회로(130)의 수는 디라이버 회로(112)에서의 홀수 비트의 총수이다. 선택 회로들(130)의 각각은 개별적으로 드라이버 회로(112)의 홀수 비트들중의 분리된 하나에 개별적으로 결합된다. 선택 회로(130)는 홀수 비트들중의 하나를 선택하고, 클럭 사이클의 제 1 에지상에서 한 값에서 선택된 홀수 비트로 래칭하는 데 사용된다. 래치 인 값은 커패시터 어레이(114)의 선택 칼럼을 구동할 것이다. 각 홀수 비트는 선택되고 각 변환동안에 한번 로딩되며, 클록 사이클의 제 1 에지상에서만 선택 및 로딩된다.
SAR(122')는 또한 선택 회로(132)의 제 2 세트로 이루어진다. 선택 회로들(132)의 수는 드라이버 회로(112)의 짝수 비트들중 분리된 하나에 개별적으로 결합된다. 선택 회로(132)는 짝수 비트들중의 하나를 선택하고 클록 사이클의 제 2 에지상에서 한 값에서 선택된 짝수 비트로 래칭하는 데 사용된다. 짝수 비트가 선택되고 각 변환동안에 한번 로딩되며, 클록 사이클의 제 2 에지상에서 단지 선택되고 로딩된다.
선택 회로들(130 및 132)의 각각은 클록 발생기(134)와 결합된다. 클록 발생기는 선택 회로들(132 및 134)의 각각에 클록 신호를 제공하는 데 사용된다. 본 발명의 바람직한 실시예에서, 두개의 난-오우러랩칭 클록들이 클록 발생기에 대하여 사용된다.
도6 내지 8를 참고하면, 상태 기계(136)는 SAR(122')과 결합되어 있다. 상태 기계(136)는 A/D 변환기(110)에 의한 각 변환전에 다수의 신호들을 발생시키고 내보내는 데 사용된다. 상태 기계(136)는 변환의 개시(Start of Conversion)(SOC)신호를 수신하였을 때(즉, SOC 가 하이로 갈 때), 상태 기계(136)가 리세트 펄스를 버스(124')를 통하여 보낼 것이다. 리세트 펄스는 커패시터 어레이(114)를 리세트하고 제로 전압으로 개시시킬 것이다. 리세트 펄스가 로우로 갈 때, 상태 기계(136)는 아날로그 입력 신호를 샘플링하기 위하여 샘플을 내보내고 신호들을 스위칭할 것이다. 아날로그 입력 신호가 샘플링되고 나서, 상태 기계(136)는 SAR 인에이블 신호를 SAR(122')로 내보낼 것이다. SAR 인에이블 신호는 SAR(122')이 초기값을 드라이버 회로(112)안으로 로딩할 수 있게 할 것이다.
초기 값이 드라이버 회로(112)안으로 로딩되고 나서, 클록 사이클의 제 1 에지상에서, SAR(112')는 드라이버 회로(112)의 최상위 비트(MSB)를 드라이버 회로(112)에서의 모든 다른 비트들(112A)이 제로로 설정되는 있는 동안에, 하이로 설정할 것이다. 그리고나서, 비교기(116')는 커패시터 어레이(114)의 출력 전압 Vout를 샘플링된 아날로그 입력 전압과 비교할 것이다. Vout 이 샘플링된 아날로그 입력 전압보다 크다면, 비교기(116')는 출력 전압 Vout이 샘플링된 전압보다 오우버 슈트하는 SAR(122')를 부호화할 것이다. 그리고나서, SAR(122')는 버스(124')를 통하여 제로에서 MSB로 래칭할 것이다. 이제 전체적인 프로세스는 클록 사이클의 제 2 에지상에서 다음 셀(112A)(즉, MSB-1)에 대하여 반복될 것이다. 출력전압 Vout이 샘플링된 전압 신호보다 오우버 슈트하지 않다면, 그 때는 셀(112A)은 유효비트이고 하이로 설정된다. 전체적인 프로세스는, 연속 셀(112A)이 클록 신호의 다음 에지상에서 선택되고 하이로 구동될 모든 셀(112A)에 대하여 실행될 것이다. 드라이버 회로(112)는 그 때 셀들(112A)의 세팅들에 기초한 디지털 출력을 발생시킬 것이다.
도9를 참고하면, 선택 회로들(130)의 각각은 기본적으로 두개의 래치들(140 및 142)로 이루어진다. 제 1 래치(140)는 클록 발생기(134)와 결합되어 있다. 제 1 래치(140)는 드라이버 회로(112)의 어느 홀수 비트가 선택될 것인지를 선택하는 데 사용된다. 단일 및 다른 홀수 비트가 클록 사이클의 각 제 1 에지상에서 선택될 것이다. 제 2 래치(142)는 제 1 래치(140)의 출력과 결합되며 또한 드라이버 회로(112)의 홀수 비트들중의 분리된 하나와 결합된다. 제 2 래치(142)는 로딩하여, 선택된 비트에 결합된 커패시터 어레이(114)의 특정한 칼럼을 구동하기 위하여, 적절한 값에서 특정한 홀수 비트로 래칭할 것이다. 제 1 래치(140)는 신호를 제 2 래치(142)로 보낸다. 이 신호는 클록 발생기(134)로부터의 신호 및 드라이버 회로(112)의 짝수 비트로부터의 직접 연속 래치로부터의 출력과 게이트화된다. 로직 게이트(144)로의 모든 입력 신호들이 정확할 때, 제 2 래치(142)는 커패시터 어레이(114)를 구동시키기 위하여 로딩하여 적절한 값에서 선택된 홀수 비트로 래치할 것이다.
선택 회로들(130)와 유사하게, 선택회로들(132)의 각각은 기본적으로 두개의 래치들(146 및 148)로 이루어진다. 제 1 래치(146)는 클록 발생기(134)와 결합된다. 제 1 래치(146)는 드라이버 회로(112)의 어느 짝수 비트가 선택될 것인가를 선택하기 위하여 사용된다. 단일 및 다른 짝수 비트가 클록 사이클의 각 제 2 에지상에서 선택될 것이다. 제 2 래치(148)는 제 1 래치(146)의 출력과 결합되며, 또한 드라이버 회로(112)의 짝수 비트들중의 분리된 비트와 결합된다. 제 2 래치(148)는 선택된 비트와 결합된 커패시터 어레이(114)의 특정 칼럼을 구동하기 위하여 로딩하고, 적절한 값에서 특정한 짝수 비트로 래칭할 것이다. 이 신호는 클록 발생기(134)로부터의 신호 및 드라이버 회로(112)의 홀수 비트로부터의 직접 연속 래치로부터의 출력과 게이트화된다. 로직 게이트(150)로의 모든 입력 신호들이 적절하다면, 제 2 래치(148)는 로딩하여 커패시터 어레이를 구동시키기 위하여 선택된 짝수 비트로 적절한 값에서 래칭할 것이다.
변환 래치(156)의 한 단부는 마지막 선택 회로(130 또는 132)와 결합되어 있다. 변환 래치(156)의 그 단부는,드라이버 회로(112')의 최하위 비트들이 커패시터 어레이(114)의 그의 대응하는 로우를 구동하고 나서 적절한 값으로 로딩된 후에 변환신호의 단부를 부호화하는 데 사용된다.
리세트 및 인에이블 회로(152)는 부호화 회로(130)의 제 1 세트의 각각에 연결되며 또한 부호화 회로(132)의 제 2 세트의 각각에 연결된다. 리세트 및 인에이블 회로(152)는 각 변환전에 드라이버 회로(112)의 비트들의 짝수 및 홀수의 각각으로 초기값을 리세트하여 로딩하기 위하여 사용된다. 리세트 및 인에이블 회로(152)는 버스(124')를 통하여 각 비트를 리세트하고 로딩한다.
도10를 참고하면, A/D 변환기(210)가 보여진다. A/D 변환기(210)는 커패시터 어레이(214)의 각 칼럼을 구동하기 위한 드라이버 회로(212)를 사용한다. 드라이버 회로(212)는 다수의 셀들(212A)로 이루어진다. 각 셀(212A)은 커패시터 어레이(214)의 특정 칼럼 또는 뱅크를 구동하는 데 사용된다. 커패시터 어레이(214)내부의 각 뱅크를 활성화 및 비활성화함으로써, 드라이버 회로(212)는 커패시터 어레이(214)의 출력 전압 Vout를 제어할 수 있다.
커패시터 어레이(214)의 출력 전압 Vout은 비교기(216)의 하나의 입력으로 보내진다. 비교기(216)의 제 2 입력은 샘플링 회로(220)의 출력에 결합된다. 샘플링 회로(220)는 아날로그 입력 신호(218)에 결합된 입력을 가진다. 샘플링 회로(220)는 정기적 시간간격으로 아날로그 입력 신호(218)를 샘플링하고 샘플링된 신호를 비교기로 보낼 것이다. 비교기(216)는 그리고나서 샘플링된 신호의 전압과 커패시터 어레이(214)의 출력전압 Vout의 전압과 비교할 것이다.
두개의 입력 전압 레벨를 비교하고나서, 비교기(216)는 출력 전압 Vout이 샘플링된 전압보다 더 높았는가 더 낮았었는가에 따라서 순차 비교형 레지스터(SAR)(222)로 신호를 보낼 것이다. SAR(222)는 그리고나서 커패시터(214)의 어느 로우들이 활성화 및/또는 비활성화될 필요가 있는 가에 따라서 버스(224)를 통하여 드라이버 회로(212)를 부호화할 것이다.
동작시, 드라이버 회로(212)의 최상위 비트(MSB)는 드라이버 회로(212)에서의 모든 다른 비트들(212A)이 제로로 설정되어 있는 동안에 우선 하이로 설정된다. 그리고나서 비교기(216)는 커패시터(214)의 출력전압 Vout을 샘플링 회로(220)로부터의 샘플링된 전압과 비교할 것이다. Vout이 샘플링된 전압 레벨보다 더 크다면, 비교기(216)는 출력전압 Vout이 샘플링된 전압보다 오우버 슈트되었는 SAR(222)를 부호화할 것이다. SAR(222)는 그리고나서 신호를 버스(224)를 통하여 드라이버 회로(212)로 보내어 MSB를 제로로 설정할 것이다. 전체적인 프로세스는 이제 다음 셀(212A)(즉, MSB-1)에 대하여 반복된다. 출력전압 Vout이 샘플링된 전압 신호를 오우버 슈트하지 않는다면, 그 때는 셀(212A)은 유효 비트이고 하이로 설정된다. 전체적인 프로세스는 전체 셀(212A)에 대하여 실행된다. 드라이버 회로(212)는 그리고나서 셀들(212A)의 셀팅에 기초를 둔 디지털 출력을 발생시킬 수 있다.
같은 숫자와 부호는 다른 실시예를 표시하기 위하여 ""를 사용하는 예외를 제외하고 같은 요소들을 나타내는 도11을 참고하면, 공지의 커패시터 어레이(214')가 보여진다. 도 11에 보여진 커패시터 어레이(214')는 이진 가중 커패시터 어레이(214')이다. 이진 가중 커패시터 어레이(214')에서, 각 커패시터 뱅크(214')는 대략 2n(여기서 n은 0과 같거나 또는 그 큰 정수이다)과 동등한 커패시턴스 값을 가진다. 각 커패시터 뱅크(214')는 일반적으로 커패시터의 원하는 정전 용량값을 얻기 위하여 함께 병렬로 결합된 다수의 유닛 커패시터들로 이루어진다.
이진 가중 커패시터 어레이(214')와 관련된 문제점은 더 높은 비트 분해에 대한 문제점이며, 다수의 유닛 커패시터들이 요구된다. 예를 들면, 8 비트 분해(8 bits of resolution)에 대하여, 유닛 커패시터 C가 요구되며, 10 비트 분해에 대하여 1024 유닛 커패시터 C가 요구되고, 16 비트 분해에 대하여 65,536 유닛 커패시터 C가 요구된다. 그래서, 더 높은 비트 분해에 대하여, 이진 가중 커패시터 어레이(214')는 루팅 나이트메어(routing nightmare)를 일으킨다. 또한, 이진 가중 커패시터 어레이(214')는 이진 가중 커패시터 어레이(214')가 큰 수(2nC)의 유닛 커패시터들을 구동할 필요가 있을 것이기 때문에 기생 문제점을 가질 수 있다.
이제, 같은 숫자와 부호는 다른 실시예를 표시하기 위하여 ""를 사용하는 예외를 제외하고 같은 요소들을 나타내는 도12을 참고하면, 개선된 커패시터 어레이(214")가 보여진다. 커패시터 어레이(214")는 정전 용량성 래더(214")이다. 정전 용량성 래더(214")는 다수의 정전 용량성 브랜치들(214A")로 이루어진다. 정전 용량성 브랜치들(214A")의 각각은 C의 유닛 커패시턴스 값을 갖는 커패시터(226)로 이루어진다(여기서 예외적으로 마지막 정전 용량성 브랜치 (214B")는 LSB에 결합된다). 커패시터(226)는 드라이버 회로(212)(도10)의 비트(212A)(도10)에 결합된 제 1 단자를 갖는다. 커패시터(226)의 제 2 단자는 2C의 커패시턴스 값을 갖는 커패시터 회로(228)에 결합된다. 프린징 커패시턴스 및 매칭 문제(fringing and matching problems)를 피하기 위하여, 정전 용량성 래더(214")의 각 커패시터는 일정한 주위 대 면적 비(perimeter to area ratio)를 가져야 한다. 그래서, 커패시터 회로(228)는 함께 병렬로 결합된 두개의 커패시터들로 이루어지며, 각 커패시터(226)는 C의 유닛 커패시턴스 값을 가진다.
마지막 커패시턴스 브랜치(214B")는 또한 C의 유닛 커패시턴스 값을 갖는 커패시터(226)로 이루어진다. 커패시터(226)는 드라이버 회로(212)(도10)의 LSB (212A)(도10)에 결합되어 있는 제 1 단자를 갖는다. 커패시터(226)의 제 2 단자는 제 2 커패시터(230)의 제 1 단자에 결합된다. 제 2 커패시터(230)의 제 2 단자는 접지된다. 제 2 커패시터(230)는 C의 커패시턴스 값을 가진다.
도12에 보여진 실시예에서, NMOS 트랜지스터(232)는 노드들(n0, n1, n2, n3)의 각각와 결합된다. NMOS 트랜지스터(232)는 각 변환에 앞서 노드들(n0, n1, n2, n3)의 각각을 공지 전압 레벨로 구동하는 데 사용된다. 도12에 보여진 실시예에서, NMOS 트랜지스터(232)는 노드들(n0, n1, n2, n3)의 각각을 그라운드로 구동하는 데 사용된다. 그러나, 다른 장치들은 노드들(n0, n1, n2, n3)의 각각을 예정된 값으로 구동하는 데 사용될 수 있으며, NMOS 트랜지스터(232)는 많은 이러한 장치들의 단지 하나라는 것을 주목해야 한다.
NMOS 트랜지스터들(232)은 기생 누설 문제점을 일으킬 수 있다. 기생 누설은 고온에서 정전 용량성 래터(214")를 초래할 것이다. 일반적으로 출력 노드(Vout)을 최대로 초래할 것이다. 정전 용량성 래더(214")를 아래로 이동시킴에 따라, 누설은 지수적으로 감소하며(대략 1/2n) 출력에 영향을 주지 않는다.
4개의 비트 정전 용량성 래더(214")(MSB, MSB-1, LSB+1, 및 LSB)에 대하여 MSB가 하이라면, 출력 전압(Vout)은 1/2VFull일 것이며 여기서 VFull은 출력전압 Vout의 풀스케일 값이다. MSB-1 비트가 하이로 유지된다면, Vout은 1/4VFull이 될 것이다. LSB+1 비트가 하이로 유지된다면, Vout는 1/8VFull이 될 것이다. LSB 비트가 하이로 유지된다면, Vout은 1/16VFull이 될 것이다. 그래서, 정전 용량성 래더(214")는 공지의 이진 가중 커패시터 어레이(214')보다 상당히 작은 커패시터들을 사용하면서 이진 가중 출력 전압을 발생시킬 것이다(도11). 정전 용량성 래더(214")를 사용함으로써 유닛 커패시터들 C의 수는 비트 분해를 증가시킴에 따라서 선형적으로 증가한다. 대조적으로, 이진 가중 커패시터 어레이(214')(도11)에 대하여, 유닛 커패시터들의 수는 비트 분해가 증가할 때 지수적으로 증가한다. 정전 용량성 래더(214")에 대하여, 유닛 커패시터들의 수는 3n-1과 대략적으로 동일하며, 여기서 n은 비트 분해의 총수이다. 공지의 이진 가중 커패시터 어레이(214')에 대하여, 유닛 커패시터들의 수는 대략적으로 2n과 동일하며 n은 비트 분해의 총수이다. 그래서, 10 비트 분해에 대하여, 본 발명의 정전 용량성 래더(214")는 단지 29 유닛 커패시터들을 요구할 것이며 반면에 공지의 이진 가중 커패시터 어레이(214')는 1024을 요구할 것이다. 14 비트 분해에 대하여, 본 발명의 정전 용량성 래더(214")는 단지 41 유닛 커패시터들 C를 필요로 할 것이며, 반면에 공지의 이진 가중 커패시터 어레이들(214')는 16,384를 필요로 할 것이다.
각 정전 용량성 브랜치(214A")를 C, 2C 결합체로 선택함으로써, 커패시터 래더(214")의 각 브랜치는 동일한 등가의 커패시턴스 2C를 가질 것이다. 유사하게, 마지막 정전 용량성 브랜치(214B")는 또한 2C의 등가 커패시턴스를 가진다(커패시터들(226 및 230)은 모두 함께 병렬로 결합된 C의 커패시턴스 값을 가진다). 그래서, 각 정전 용량성 브랜치(214A" 및 214B")는 동일한 크기를 가질 것이며, 동일한 속도로 스위칭할 것이다. 이것은 SAR 기본 A/D 변환기의 전체 속도를 증가시킬 것이다. 대조적으로, 이진 가중 커패시터 어레이(214')를 사용하는 공지의 SAR 기본 A/D 변환기들은 10 비트 분해에 대하여 1024 유닛 커패시터들을 구동하는 것은 어렵고 또한 느릴 것이다. 또한, 많은 스파이크 전류는 1024 유닛 커패시터들을 구동시킴으로써 발생될 것이다.
본 발명은 바람직한 실시예들을 통하여 설명되었지만 이에 한정되는 것은 아니면, 당업자는 본 발명의 범위를 일탈하지 않고 많은 변경과 개량을 할 수 있다는 것을 알 수 있을 것이다.

Claims (16)

  1. 순차 비교형 레지스터(SAR) 기본 A/D 변환기의 저전압 동작을 위한 드라이버 회로로서,
    각 셀이 커페시터 어레이의 개개의 칼럼을 구동시키기 위한 다수의 셀들; 및
    무 DC 전류를 구동하는 동안에 제 1 전압 레벨 또는 제 2 전압 레벨중 하나를 출력하기 위한 상기 다수의 셀들내부에 있는 스위칭 회로로 이루어지는 드라이버 회로.
  2. 제 1 항에 있어서, 상기 제 2 전압 레벨의 한 레벨은 접지 포텔셜만큼 낮은 것을 특징으로 하는 드라이버 회로.
  3. 제 1 항에 있어서, 상기 제 1 전압 레벨의 한 레벨은 상기 A/D 변환기의 공급전압만큼 높은 것을 특징으로 하는 드라이버 회로.
  4. 제 1 항에 있어서, 각 스위칭 회로는:
    상기 제 1 전압 레벨을 공급하기 위한 제 1 전압원;
    상기 제 2 전압 레벨을 공급하기 위한 제 2 전압원;
    무 DC 전류를 구동하는 동안에 상기 제 1 전압 레벨을 출력하기 위한 상기 제 1 전압원에 결합된 제 1 패스 게이트;
    무 DC 전류를 구동하는 동안에 상기 제 2 전압 레벨을 출력하기 위한 상기 제 2 전압원에 결합된 제 2 패스 케이트; 및
    상기 제 1 전압 레벨 또는 제 2 전압 레벨중 하나를 출력하기 위한 상기 제 1 패스 케이트와 상기 제 2 패스 케이트를 활성화 및 비활성화하기 위한 상기 제 1 패스 케이트와 상기 제 2 패스 케이트에 결합된 신호 회로로 이루어지는 드라이버 회로.
  5. 제 4 항에 있어서, 상기 제 1 패스 게이트와 상기 제 2 패스 케이트의 각각은:
    NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터와 병렬로 결합된 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 드라이버 회로.
  6. 제 4 항에 있어서, 상기 신호 회로는 신호 버스와 결합된 인버터로 이루어지며, 상기 신호 버스는 상기 드라이버 회로의 상기 다수의 셀들의 각각을 활성화 및 비활성화시키기 위하여 데이터를 보내는 것을 특징으로 하는 드라이버 회로.
  7. 순차 비교형 레지스터(SAR) 기본 A/D 변환기의 저전압 동작을 위한 드라이버 회로로서,
    각 셀이 커페시터 어레이의 개개의 칼럼을 구동시키기 위한 다수의 셀들; 및
    무 DC 전류를 구동하는 동안에 제 1 전압 레벨 또는 제 2 전압 레벨중 하나를 출력하기 위한 상기 다수의 셀들의 각각의 내부에 있는 스위칭 회로로 이루어지며, 상기 제 2 전압 레벨의 한 레벨은 접지 포텐셜만큼 낮을 수 있고, 상기 제 1 전압 레벨의 한 레벨은 상기 A/D 변환기의 공급전압만큼 높을 수 있으며, 상기 스위칭 회로의 각각은:
    상기 제 1 전압 레벨을 공급하기 위한 제 1 전압원;
    상기 제 2 전압 레벨을 공급하기 위한 제 2 전압원;
    무 DC 전류를 구동하는 동안에 상기 제 1 전압 레벨을 출력하기 위한 상기 제 1 전압원에 결합된 제 1 패스 게이트;
    무 DC 전류를 구동하는 동안에 상기 제 2 전압 레벨을 출력하기 위한 상기 제 2 전압원에 결합된 제 2 패스 게이트; 및
    상기 제 1 전압 레벨 또는 제 2 전압 레벨중 하나를 출력하기 위한 상기 제 1 패스 케이트와 상기 제 2 패스 케이트를 활성화 및 비활성화하기 위한 상기 제 1 패스 케이트와 상기 제 2 패스 케이트에 결합된 신호 회로로 이루어지는 드라이버 회로.
  8. 제 7 항에 있어서, 상기 제 1 패스 게이트와 상기 제 2 패스 케이트의 각각은:
    NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터와 병렬로 결합된 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 드라이버 회로.
  9. 제 7 항에 있어서, 상기 신호 회로는 신호 버스와 결합된 인버터로 이루어지며, 상기 신호 버스는 상기 드라이버 회로의 상기 다수의 셀들의 각각을 활성화 및 비활성화시키기 위하여 데이터를 보내는 것을 특징으로 하는 드라이버 회로.
  10. 순차 비교형 레지스터(SAR) 기본 A/D 변환기의 저전압 동작을 위한 드라이버 회로를 제공하는 방법으로서,
    각 셀이 커페시터 어레이의 개개의 칼럼을 구동시키기 위한 다수의 셀들을 제공하는 단계; 및
    무 DC 전류를 구동하는 동안에 제 1 전압 레벨 또는 제 2 전압 레벨중 하나를 출력하기 위한 상기 다수의 셀들의 각각의 내부에 있는 스위칭 회로를 제공하는 단계로 이루어지는 드라이버 회로를 제공하는 방법.
  11. 제 10 항에 있어서, 상기 제 2 전압 레벨의 한 레벨은 접지 포텔셜만큼 낮은 것을 특징으로 하는 드라이버 회로를 제공하는 방법.
  12. 제 10 항에 있어서, 상기 제 1 전압 레벨의 한 레벨은 상기 A/D 변환기의 공급전압만큼 높은 것을 특징으로 하는 드라이버 회로를 제공하는 방법.
  13. 제 10 항에 있어서, 스위칭 회로를 제공하는 상기 단계는 추가적으로 각 스위칭 회로에 대하여:
    상기 제 1 전압 레벨을 공급하기 위한 제 1 전압원을 제공하는 단계;
    상기 제 2 전압 레벨을 공급하기 위한 제 2 전압원을 제공하는 단계;
    무 DC 전류를 구동하는 동안에 상기 제 1 전압 레벨을 출력하기 위한 상기 제 1 전압원에 결합된 제 1 패스 게이트를 제공하는 단계;
    무 DC 전류를 구동하는 동안에 상기 제 2 전압 레벨을 출력하기 위한 상기 제 2 전압원에 결합된 제 2 패스 케이트를 제공하는 단계; 및
    상기 제 1 전압 레벨 또는 제 2 전압 레벨중 하나를 출력하기 위한 상기 제 1 패스 케이트와 상기 제 2 패스 케이트를 활성화 및 비활성화하기 위한 상기 제 1 패스 케이트와 상기 제 2 패스 케이트에 결합된 신호 회로를 제공하는 단계로 이루어지는 드라이버 회로를 제공하는 단계.
  14. 제 13 항에 있어서, 상기 제 1 패스 게이트를 제공하는 상기 단계는:
    NMOS 트랜지스터를 제공하는 단계; 및
    상기 NMOS 트랜지스터와 병렬로 결합된 PMOS 트랜지스터를 제공하는 단계로 추가로 이루어지는 것을 특징으로 하는 드라이버 회로를 제공하는 방법.
  15. 제 13 항에 있어서, 상기 제 2 패스 게이트를 제공하는 상기 단계는:
    NMOS 트랜지스터를 제공하는 단계; 및
    상기 NMOS 트랜지스터와 병렬로 결합된 PMOS 트랜지스터를 제공하는 단계로 추가로 이루어지는 것을 특징으로 하는 드라이버 회로를 제공하는 방법.
  16. 제 13 항에 있어서, 상기 신호 회로를 제공하는 상기 단계는
    신호 버스와 결합된 인버터를 제공하는 단계로 이루어지며, 상기 신호 버스는 상기 드라이버 회로의 상기 다수의 셀들의 각각을 활성화 및 비활성화시키기 위하여 데이터를 보내는 것을 특징으로 하는 드라이버 회로를 제공하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140119978A (ko) * 2013-04-01 2014-10-13 에스케이하이닉스 주식회사 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법
KR20210062916A (ko) 2019-11-22 2021-06-01 현대오트론 주식회사 차량용 연료전지 센싱 시스템 및 방법
US11664513B2 (en) 2019-11-08 2023-05-30 Hyundai Mobis Co., Ltd. System and method for sensing fuel cell of vehicle

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940445B2 (en) * 2002-12-27 2005-09-06 Analog Devices, Inc. Programmable input range ADC
US6731232B1 (en) * 2002-12-27 2004-05-04 Analog Devices, Inc. Programmable input range SAR ADC
US7898453B2 (en) * 2008-12-05 2011-03-01 Qualcomm Incorporated Apparatus and method for successive approximation analog-to-digital conversion

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404544A (en) * 1981-04-09 1983-09-13 Bell Telephone Laboratories, Incorporated μ-Law/A-law PCM CODEC
JPH0652872B2 (ja) * 1983-12-21 1994-07-06 沖電気工業株式会社 ディジタルアナログ変換器
US4641130A (en) * 1985-03-29 1987-02-03 Rca Corporation Analog-to-digital converter with scaling of input signal

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140119978A (ko) * 2013-04-01 2014-10-13 에스케이하이닉스 주식회사 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법
US11664513B2 (en) 2019-11-08 2023-05-30 Hyundai Mobis Co., Ltd. System and method for sensing fuel cell of vehicle
KR20210062916A (ko) 2019-11-22 2021-06-01 현대오트론 주식회사 차량용 연료전지 센싱 시스템 및 방법

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