KR20140119978A

KR20140119978A - 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법

Info

Publication number: KR20140119978A
Application number: KR20130035148A
Authority: KR
Inventors: 구자승; 권오경; 김민규
Original assignee: 에스케이하이닉스 주식회사; 한양대학교 산학협력단
Priority date: 2013-04-01
Filing date: 2013-04-01
Publication date: 2014-10-13
Also published as: KR101973189B1

Abstract

아날로그 디지털 변환기는 입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하고, 제1구간에서 상기 제1 내지 제N캐패시터의 타단에 상기 제1전압보다 낮은 제2전압을 인가하고, 상기 입력노드에 입력신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 입력신호를 디지털 변환한 디지털 신호의 최상위 비트를 결정하고, 제2구간에서 샘플링 동작시 상기 제1구간의 상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압을 인가하고 상기 입력노드에 상기 입력신호를 인가하여 상기 입력노드에 샘플링된 전압을 이용하여 상기 디지털 신호의 나머지 비트들을 결정한다.

Description

아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법{ANALOG TO DIGITAL CONVERTER, IMAGE SENSOR AND METHOD FOR CONVERTING ANALOG TO DIGITAL}

본 발명은 비교전압에 비해 넓은 범위의 입력신호를 아날로그 디지털 변환하는 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법에 관한 것이다.

최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.

카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다.

CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.

시모스 이미지 센서는 다수의 단위 픽셀을 포함하며 픽셀은 자신에게 입사된 빛에 대응하는 전압레벨을 갖는 아날로그 신호(이하 픽셀신호라 함)를 출력한다. 시모스 이미지 센서는 이러한 픽셀신호를 아날로드 디지털 변환하여 픽셀 데이터를 생성하고 이러한 픽셀 데이터가 이미지의 저장 및 출력 등에 사용된다. 시모스 이미지 센서는 픽셀신호를 아날로그 디지털 변환하기 위해 아날로그 신호를 디지털 변환하는데 사용되는 아날로그 디지털 변환기를 포함한다.

도 1은 종래의 아날로그 디지털 변환기의 구성도이다.

도 1에 도시된 바와 같이 아날로그 디지털 변환기는 비교부(110), 제1 내지 제N(도 1에서 N=4임)캐패시터(C1 - C4), 제1 내지 제N-1전압 선택부(S1 - S3) 및 제어부(120)를 포함한다.

비교부(110)는 입력노드(IN)의 전압과 전원전압(VDD)을 비교한 결과를 출력노드(OUT)로 출력한다. 비교부(110)의 비교결과에 응답하여 디지털 신호의 각 비트 및 제1 내지 제N-1전압 선택부(S1 - S3)가 전원전압(VDD) 및 기저전압(VSS) 중 어떤 전압을 선택할지 결정된다.

제1 내지 제N캐패시터(C1 - C4)는 입력노드(IN)에 일단이 연결되며, 전하 재분배를 이용하여 아날로그 디지털 변환을 위해 소정의 캐패시턴스 값을 갖는다. 예를 들어 제1캐패시터(C1)의 캐패시턴스 값이 1(단위는 생략함)이라면 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 2^(K-2)일 수 있다.

제1 내지 제N-1전압 선택부(S1 - S3)는 각각 제2 내지 제N캐패시터(C2 - C4)에 대응하며 자신에게 대응하는 캐패시터의 타단에 전원전압(VDD) 또는 기저전압(VSS)를 인가한다. 제1캐패시터(C1)에는 기저전압(VSS)이 인가된다.

제어부(120)는 비교부(110)의 비교결과를 저장하여 디지털 신호(D<0:3>)를 생성하고, 샘플링 동작 및 변환 동작시 전압 선택부(S1 - S3)가 전원전압(VDD) 및 기저전압(VSS) 중 하나의 전압을 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하도록 제어한다.

이하에서 상술한 내용을 바탕으로 아날로그 디지털 변환기의 동작에 대해 설명한다.

샘플링 동작시 제1 내지 제N캐패시터(C1 - C4)의 타단에 기저전압(VSS)이 인가된 상태에서 스위치(SW)가 턴온되어 입력노드(IN)에 입력신호(INS)가 인가된다. 제1 내지 제N캐패시터(C1 - C4)에 전하 충전이 완료되면, 스위치(SW)가 턴오프되고, 샘플링이 완료된다.

변환 동작시 먼저 제어부(120)는 제3전압 선택부(S3)가 전원전압(VDD)을 제4캐패시터(C4)의 타단에 인가하고, 비교부(110)의 비교결과 입력노드(IN)의 전압이 전원전압(VDD)보다 큰 경우 디지털 신호의 제1비트(D<3>, 최상위 비트)는 1(하이)로 결정되고, 제3전압 선택부(S3)는 제4캐패시터(C4)의 타단에는 제3전압 선택부(S3)에 의해 기저전압(VSS)이 인가된다. 또한 비교부(110)의 비교결과 입력노드(IN)의 전압이 전원전압(VDD)보다 작은 경우 디지털 신호의 제1비트(D<3>)는 0(로우)로 결정되고, 제3전압 선택부(S3)는 제4캐패시터(C4)의 타단에는 제3전압 선택부(S3)에 의해 계속 전원전압(VDD)이 인가된다.

제1비트(D<3>)의 결정이 완료되면, 제2전압 선택부(S2), 제1전압 선택부(S1)의 순서로 동일한 과정을 통해 전원전압(VDD) 및 기저전압(VSS) 중 하나의 전압을 선택하여 각각 제3캐패시터(C3), 제2캐패시터(C2)에 인가하며, 제2비트(D<2>), 제3비트(D<1>)가 결정된다. 제1 내지 제3전압 선택부(S1 - S3)의 전압 선택이 완료된 상태에서 입력노드(IN)의 전압과 전원전압(VDD)의 크기를 비교한 결과에 따라 제4비트(D<0>)가 결정된다.

입력신호(IN)의 전압레벨이 전원전압(VDD)보다 큰 경우 그 레벨에 관계없이 디지털 신호(D<3>, D<2>, D<1>, D<0>)의 값은 (1, 1, 1, 1)이 되고, 입력신호(IN)의 전압레벨이 기저전압(VSS)보다 낮은 경우 그 레벨에 관계없이 디지털 신호(D<3>, D<2>, D<1>, D<0>)의 값은 (0, 0, 0, 0)이 된다. 즉 아날로그 디지털 변환기가 디지털 신호로 변환할 수 있는 입력신호(IN)의 전압범위는 기저전압(VSS)보다 크고 전원전압(VDD)보다 작은 범위이다. 여기서 전압범위의 최대값은 비교부(110)에 비교대상으로 입력되는 전원전압(VDD)을 상한으로 한다. 따라서 입력신호(IN)의 디지털 변환 범위를 넓히기 위해서는 전원전압(VDD)의 전압레벨을 높여줘야 하는데 이로 인해 아날로그 디지털 변환기 및 이를 포함하는 이미지 센서 등의 반도체 장치에서 소모 전력이 증가한다.

본 발명의 실시예는 비교의 기준이 되는 전압에 비해 넓은 범위의 입력신호를 아날로그 디지털 변환할 수 있는 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법을 제공한다.

또한 본 발명의 실시예는 동일한 범위의 입력신호를 아날로그 디지털 변환하기 위해 사용해야하는 비교의 기준이 되는 전압의 전압레벨을 낮게 하여 소모전력을 줄인 아날로그 디지털 변환기, 이미지 센서 및 아날로그 디지털 변환 방법을 제공한다.

본 발명의 일실시예에 따른 아날로그 디지털 변환기는 입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함할 수 있고, 제1구간에서 상기 제1 내지 제N캐패시터의 타단에 상기 제1전압보다 낮은 제2전압을 인가하고, 상기 입력노드에 입력신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 입력신호를 디지털 변환한 디지털 신호의 최상위 비트를 결정하고, 제2구간에서 샘플링 동작시 상기 제1구간의 상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압을 인가하고 상기 입력노드에 상기 입력신호를 인가하여 상기 입력노드에 샘플링된 전압을 이용하여 상기 디지털 신호의 나머지 비트들을 결정한다.

또한 본 발명의 일실시예에 따른 이미지 센서는 리셋전압 또는 입사된 빛에 대응하는 레벨을 가지는 픽셀신호를 출력하는 픽셀부; 입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부; 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및 상기 제2 내지 제N캐패시터 각각에 대응하며 상기 제1전압 및 상기 제1전압보다 낮은 전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함할 수 있고, 상기 제1캐패시터의 타단에는 상기 제1전압이 인가되고, 제1구간에서 상기 제1 내지 제N-1전압 선택부는 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압을 인가하고, 상기 입력노드에 상기 픽셀신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 픽셀신호를 디지털 변환한 픽셀 데이터의 최상위 비트를 결정하고, 제2구간에서 샘플링 동작시 상기 제1 내지 제N-1전압 선택부는 상기 제1구간의 상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압을 인가하고 상기 입력노드에 상기 픽셀신호를 인가하여 상기 입력노드에 샘플링된 전압을 이용하여 상기 픽셀 데이터의 나머지 비트들을 결정한다.

또한 본 발명의 일실시예에 따른 아날로그 디지털 변환방법은 입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환방법에 있어서, 상기 제1 내지 제N캐패시터에 상기 제1전압보다 낮은 제2전압을 인가하고, 상기 입력노드에 입력신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 입력신호를 디지털 변환한 디지털 신호의 최상위 비트를 결정하는 단계; 상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압의 인가하고, 상기 입력노드에 상기 입력신호를 인가하여 상기 입력신호를 샘플링하는 단계; 및 상기 입력노드에 샘플링된 전압을 이용하여 상기 디지털 신호의 나머지 비트들을 결정하는 단계를 포함할 수 있다.

본 기술은 비교의 기준이 되는 전압에 비해 넓은 범위의 입력신호를 아날로그 디지털 변환할 수 있다.

또한 본 기술은 동일한 범위의 입력신호를 아날로그 디지털 변환하기 위해 필요한 비교의 기준이 되는 전압의 전압레벨을 낮게 하여 소모 전력을 줄일 수 있다.

도 1은 종래의 아날로그 디지털 변환기의 구성도,
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 변환기의 구성도,
도 3a 내지 도 3c는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 구성도,
도 5는 픽셀부(PX)의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 변환기의 구성도이다. 도 3a 내지 도 3c는 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다.

도 2에 도시된 바와 같이 아날로그 디지털 변환기는 입력노드(IN)의 전압과 제1전압(VDD)을 비교한 결과를 출력하는 비교부(210), 입력노드(IN)에 일단이 연결된 제1 내지 제N캐패시터(C1 - CN, 이하에서 N = 4임)를 포함하고, 제1구간에서 제1 내지 제N캐패시터(C1 - CN)의 타단에 제1전압(VDD)보다 낮은 제2전압(VSS)을 인가하고, 입력노드(IN)에 입력신호(INS)를 인가하고, 비교부(210)의 비교결과에 응답하여 입력신호(INS)를 디지털 변환한 디지털 신호(D<0:3>)의 최상위 비트(D<3>)를 결정하고, 제2구간에서 샘플링 동작시 제1구간의 비교부(210)의 출력에 응답하여 제2 내지 제N캐패시터(C2 - C4)의 타단에 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 인가하고 입력노드(IN)에 입력신호(INS)를 인가하여 입력노드(IN)에 샘플링된 전압을 이용하여 디지털 신호(D<0:3>)의 나머지 비트(D<2>, D<1>, D<0>)들을 결정한다.

또한 아날로그 디지털 변환기는 제2 내지 제N캐패시터(C2 - C4)에 각각 대응하고 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 선택하여 제2 내지 제N캐패시터(C2 - C4) 중 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부(S1 - S3) 및 비교부(210)의 비교결과에 응답하여 디지털 신호(D<0:3>)를 생성하고, 제1 내지 제N-1전압 선택부(S1 - S3) 및 스위치(SW)를 제어하는 제어부(220)를 포함한다.

도 2 및 도 3a 내지 도 3c를 참조하여 아날로그 디지털 변환기에 대해 설명한다.

아날로그 디지털 변환기는 캐패시터 어레이(capacitor array)를 포함한다. 캐패시터 어레이는 병렬로 연결된 제1 내지 제N캐패시터(C1 - C4)를 포함하며 캐패시터에 저장된 전하의 재분배를 이용하여 아날로그 신호를 디지털 신호로 아날로그 디지털 변환한다. 제1 내지 제N캐패시터(C1 - C4)의 캐패시턴스 값은 다음과 같은 관계를 가진다. 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배일 수 있다. 도 2에서 제2 내지 제N캐패시터(C2 - C4)의 캐패시턴스의 값은 제1캐패시터(C1)의 캐패시턴스의 값의 2⁰, 2¹, 2²배일 수 있다. 제1 내지 제N-1전압 선택부(S1 - S3)는 각각 제2 내지 제N캐패시터(C2 - C4)에 대응한다. 즉, 'S1'는 'C2'에 대응하고, 'S2'는 'C3'에 대응하고, 'S3'는 'C4'에 대응한다. 제1캐패시터(C1)의 타단에는 제2전압(VSS)이 인가된다.

아날로그 디지털 변환기는 제1전압(VDD)을 비교부(210)의 비교의 기준이 되는 전압으로 사용할 수 있다. 제1전압(VDD)은 아날로그 디지털 변환기에서 전원으로 사용하는 전원전압(VDD)과 동일한 전압레벨을 갖는 전압일 수 있다. 제2전압(VSS)은 아날로그 디지털 변환기에서 전원으로 사용하는 기저전압(VSS)과 동일한 전압레벨을 갖는 전압일 수 있다. 기저전압(VSS)은 접지전압일 수 있다.

본 발명에 따른 아날로그 디지털 변환기는 제1구간에서 디지털 신호의 최상위 비트(D<3>)를 결정하고, 제2구간에서 최상위 비트(D<3>)에 따라 입력신호(INS)를 재샘플링하여 디지털 신호의 나머지 비트(D<0:3>)를 결정한다. 이하에서는 최상위 비트(D<3>)가 '1'인 경우와 최상위 비트(D<3>)가 '0'인 경우를 나누어 아날로그 디지털 변환기의 동작을 설명한다.

(1) 디지털 신호의 최상위 비트(D<3>)가 '1'인 경우

도 3a는 제1구간에서 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다. 제1구간에서 제1 내지 제N-1전압 선택부(S1 - S3)는 제1전압(VDD) 및 제2전압(VSS) 중 제1전압(VDD)을 선택하여 제2 내지 제4캐패시터(C2 - C4)의 타단에 인가한다. 그리고 스위치(SW)가 턴온되어, 입력신호(INS)가 입력노드(IN)에 인가된다. 위 상태에서 비교부(210)의 비교결과 입력노드(IN)의 전압이 제1전압(VDD)보다 큰 경우 디지털 신호의 최상위 비트(D<3>)는 '1'로 결정된다.

도 3b의 제1도(310a)는 최상위 비트(D<3>)가 '1'인 경우 제2구간에서 아날로그 디지털 변환기의 샘플링 동작을 설명하기 위한 도면이다. 제1구간에서 비교부(210)의 비교결과, 입력신호(IN)가 제1전압(VDD)보다 큰 경우(최상위 비트(D<3>)가 '1'인 경우) 제2구간에서 샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - S3)는 제1전압(VDD) 및 제2전압(VSS) 중 제1전압(VDD)을 선택하여 제2 내지 제4캐패시터(C2 - C4)의 타단에 인가한다. 그리고 스위치(SW)가 턴온되어, 입력신호(INS)가 입력노드(IN)에 인가된다. 제1 내지 제N캐패시터(C1 - C4)의 충전이 완료되면 스위치(SW)가 턴오프된다.

도 3c의 제1도(320a)는 디지털 신호(D<0:3>)의 제2비트(D<2>)를 생성하는 동작을 설명하기 위한 도면이다. 제3전압 선택부(S3)는 제1전압(VDD) 및 제2전압(VSS) 중 제2전압(VSS)을 선택하여 제4캐패시터(C4)의 타단에 인가한다. 위 상태에서 비교부(210)는 입력노드(IN)의 전압 및 제1전압(VDD)을 비교한 결과를 출력한다. 비교부(210)의 비교결과 입력노드(IN)의 전압이 제1전압(VDD)보다 큰 경우 제2비트(D<2>)는 '1'로 결정되고, 제3전압 선택부(S3)는 제2전압(VSS)을 선택하여 제4캐패시터(C4)에 인가한다. 비교부(210)의 비교결과 입력노드(IN)의 전압이 제1전압(VDD)보다 작은 경우 제2비트(D<2>)는 '0'으로 결정되고, 제3전압 선택부(S3)는 제1전압(VDD)을 선택하여 제4캐패시터(C4)에 인가한다.

다음으로 제2전압 선택부(S2)가 제1전압(VDD) 및 제2전압(VSS) 중 제2전압(VSS)을 선택하여 제3캐패시터(C3)의 타단에 인가하고, 비교부(210)의 비교결과에 따라 위와 동일한 방식으로 제3비트(D<1>)를 결정하고, 제2전압 선택부(S2)가 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 선택하여 제3캐패시터(C3)의 타단에 인가한다.

다음으로 제1전압 선택부(S1)가 제1전압(VDD) 및 제2전압(VSS) 중 제2전압(VSS)을 선택하여 제2캐패시터(C2)의 타단에 인가하고, 비교부(210)의 비교결과에 따라 위와 동일한 방식으로 제4비트(D<0>)를 결정하고, 제1전압 선택부(S1)가 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 선택하여 제2캐패시터(C2)의 타단에 인가한다.

제어부(220)는 상술한 과정에서 출력된 비교부(210)의 비교결과를 저장하여 디지털 신호(D<0:3>)를 생성한다.

(2) 디지털 신호의 최상위 비트(D<3>)가 '0'인 경우

도 3a는 제1구간에서 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다. 제1구간에서 제1 내지 제N-1전압 선택부(S1 - S3)는 제1전압(VDD) 및 제2전압(VSS) 중 제1전압(VDD)을 선택하여 제2 내지 제4캐패시터(C2 - C4)의 타단에 인가한다. 그리고 스위치(SW)가 턴온되어, 입력신호(INS)가 입력노드(IN)에 인가된다. 위 상태에서 비교부(210)의 비교결과 입력노드(IN)의 전압이 제1전압(VDD)보다 작은 경우 디지털 신호의 최상위 비트(D<3>)는 '0'로 결정된다.

도 3b의 제2도(310b)는 최상위 비트(D<3>)가 '0'인 경우 제2구간에서 아날로그 디지털 변환기의 샘플링 동작을 설명하기 위한 도면이다. 제1구간에서 비교부(210)의 비교결과, 입력신호(IN)가 제1전압(VDD)보다 작은 경우(최상위 비트(D<3>)가 '0'인 경우) 제2구간에서 샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - S3)는 제1전압(VDD) 및 제2전압(VSS) 중 제2전압(VSS)을 선택하여 제2 내지 제4캐패시터(C2 - C4)의 타단에 인가한다. 그리고 스위치(SW)가 턴온되어, 입력신호(INS)가 입력노드(IN)에 인가된다. 제1 내지 제N캐패시터(C1 - C4)의 충전이 완료되면 스위치(SW)가 턴오프된다.

도 3c의 제2도(320b)는 디지털 신호(D<0:3>)의 제2비트(D<2>)를 생성하는 동작을 설명하기 위한 도면이다. 제3전압 선택부(S3)는 제1전압(VDD) 및 제2전압(VSS) 중 제1전압(VDD)을 선택하여 제4캐패시터(C4)의 타단에 인가한다. 위 상태에서 비교부(210)는 입력노드(IN)의 전압 및 제1전압(VDD)을 비교한 결과를 출력한다. 비교부(210)의 비교결과 입력노드(IN)의 전압이 제1전압(VDD)보다 큰 경우 제2비트(D<2>)는 '1'로 결정되고, 제3전압 선택부(S3)는 제2전압(VSS)을 선택하여 제4캐패시터(C4)에 인가한다. 비교부(210)의 비교결과 입력노드(IN)의 전압이 제1전압(VDD)보다 작은 경우 제2비트(D<2>)는 '0'으로 결정되고, 제3전압 선택부(S3)는 제1전압(VDD)을 선택하여 제4캐패시터(C4)에 인가한다.

다음으로 제2전압 선택부(S2)가 제1전압(VDD) 및 제2전압(VSS) 중 제1전압(VDD)을 선택하여 제3캐패시터(C3)의 타단에 인가하고, 비교부(210)의 비교결과에 따라 위와 동일한 방식으로 제3비트(D<1>)를 결정하고, 제2전압 선택부(S2)가 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 선택하여 제3캐패시터(C3)의 타단에 인가한다.

다음으로 제1전압 선택부(S1)가 제1전압(VDD) 및 제2전압(VSS) 중 제1전압(VDD)을 선택하여 제2캐패시터(C2)의 타단에 인가하고, 비교부(210)의 비교결과에 따라 위와 동일한 방식으로 제4비트(D<0>)를 결정하고, 제1전압 선택부(S1)가 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 선택하여 제2캐패시터(C2)의 타단에 인가한다.

본 발명에 따른 아날로그 디지털 변환기는 최상위 비트가 결정된 후 제2 내지 제N캐패시터의 제1전압(VDD)이 인가된 상태에서 입력신호를 샘플링하고 샘플링된 전압을 아날로그 디지털 변환함으로써 비교의 기준이 되는 전압인 제1전압(VDD)보다 높은 전압레벨을 갖는 입력신호도 아날로그 디지털 변환할 수 있다. 종래의 경우 전원전압(VDD)을 입력노드(IN)의 전압레벨을 판단하는 기준전압으로 이용하는 경우 기저전압(VSS)에서 전원전압(VDD) 사이의 입력신호를 아날로그 디지털 변환할 수 있었다. 본 발명에 따른 아날로그 디지털 변환기는 위와 같은 방법을 통해 전원전압(VDD)을 입력노드(IN)의 전압레벨을 판단하는 기준전압으로 이용하는 경우 기저전압(VSS)에서 전원전압(VDD)의 2배의 전압레벨 사이의 입력신호를 아날로그 디지털 변환할 수 있다.

본 발명에 따른 아날로그 디지털 변환기는 입력신호의 전압레벨이 특정 전압범위 내로 제한된 경우 비교의 기준이 되는 전압의 레벨을 낮출 수 있다. 예를 들어 아날로그 디지털 변환기에 'GND' - 'V1' 범위의 입력신호가 입력된다고 할 때 종래의 경우 입력신호에 대응하는 디지털 신호가 포화되지 않기 위해서는 비교부(210)에 비교의 기준이 되는 전압으로 'V1'을 사용해야 하지만 본 발명에 따른 아날로그 디지털 변환기의 경우 비교부(210)에 비교의 기준이 되는 전압으로 'V1/2'을 사용해도 된다. 따라서 아날로그 디지털 변환기에서 사용하는 전압의 레벨을 낮출 수 있으므로 아날로그 디지털 변환기의 소모 전력을 줄일 수 있다.

도 2 및 도 3a 내지 도 3c에서는 아날로그 디지털 변환기에 포함된 캐패시터의 개수가 4개인 경우에 대해서 도시하였지만 캐패시터의 개수는 설계에 따라 달라질 수 있다. 이때 캐패시터의 개수가 증가할수록 아날로그 디지털 변환기의 해상도가 증가할 수 있다. 디지털 신호의 제1 내지 제N비트(제1비트가 최상위 비트이고, 제N비트가 최하위 비트임) 중 제K(1≤K≤N)비트는 제1 내지 제N캐패시터 중 제N-K+1캐패시터의 타단에 전원전압(VDD) 및 기저전압(VSS) 중 하나의 전압을 인가한 뒤 입력노드(IN)의 전압과 전원전압(VDD)을 비교한 결과에 따라 결정되고, 비교결과에 따라 제N-K+1캐패시터의 타단에 전원전압(VDD) 및 기저전압(VSS) 중 하나의 전압이 인가된다.

도 4는 본 발명의 일 실시예에 따른 이미지 센서의 구성도이다. 도 4의 이미지 센서는 도 2의 아날로그 디지털 변환기를 포함할 수 있다.

도 4에 도시된 바와 같이, 리셋전압(VRST) 또는 입사된 빛에 대응하는 레벨을 가지는 픽셀신호(INS)를 출력하는 픽셀부(PX), 입력노드(IN)의 전압과 제1전압(VDD)을 비교한 결과를 출력하는 비교부(210), 입력노드(IN)에 일단이 연결된 제1 내지 제N캐패시터(C1 - C4) 및 제2 내지 제N캐패시터(C2 - C4) 각각에 대응하며 제1전압(VDD) 및 제1전압(VDD)보다 낮은 전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부(S1 - S3)를 포함하고, 제1캐패시터(S1)의 타단에는 제1전압(VDD)이 인가되고, 제1구간에서 제1 내지 제N-1전압 선택부(S1 - S3)는 제2 내지 제N캐패시터(C2 - C4)의 타단에 제2전압(VSS)을 인가하고, 입력노드(IN)에 픽셀신호(INS)를 인가하고, 비교부(210)의 비교결과에 응답하여 픽셀신호(INS)를 디지털 변환한 픽셀 데이터(D<0:3>)의 최상위 비트(D<3>)를 결정하고, 제2구간에서 샘플링 동작시 제1 내지 제N-1전압 선택부(S1 - S3)는 제1구간의 비교부(210)의 출력에 응답하여 제2 내지 제N캐패시터(C2 - C4)의 타단에 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 인가하고 입력노드(IN)에 픽셀신호(INS)를 인가하여 입력노드(IN)에 샘플링된 전압을 이용하여 픽셀 데이터(D<0:3>)의 나머지 비트(D<0:3>)들을 결정한다.

또한 이미지 센서는 비교부(210)의 비교결과에 응답하여 디지털 신호(D<0:3>)를 생성하고, 제1 내지 제N-1전압 선택부(S1 - S3) 및 스위치(SW)를 제어하는 제어부(220)를 포함한다.

도 4를 참조하여 이미지 센서에 대해 설명한다.

이미지 센서에 포함된 아날로그 디지털 변환기(ADC)의 구성 및 동작은 도 2 및 도 3a 내지 도 3c의 설명에서 상술한 아날로그 디지털 변환기의 구성 및 동작과 동일하다. 따라서 아날로그 디지털 변환기(ADC)의 구성 및 동작에 대한 설명은 생략한다. 픽셀신호(INS)는 도 2의 입력신호(INS)에 대응하고 픽셀 데이터(D<0:3>)는 도 2의 디지털 신호(D<0:3>)에 대응한다.

이미지 센서는 리셋전압(VRST)에 대응하는 픽셀신호(INS)를 아날로그 디지털 변환한 디지털 신호(D<0:3>)와 입사된 빛에 대응하는 레벨을 가지는 픽셀신호(INS)를 아날로그 디지털 변환한 디지털 신호(D<0:3>)의 차이를 이용해 픽셀부(PX)에 입사된 빛에 대응하는 데이터(이하 영상 데이터)를 생성한다.

제1동작시 픽셀부(PX)는 리셋전압(VRST)에 대응하는 전압레벨을 가지는 픽셀신호(INS)를 출력한다. 제1동작시 아날로그 디지털 변환기(ADC)는 도 2 및 도 3a 내지 도 3c의 설명에서 상술한 제1구간 및 제2구간의 동작을 거쳐 리셋전압(VRST)에 대응하는 전압레벨을 가지는 픽셀신호(INS)를 아날로그 디지털 변환한 픽셀 데이터(D<0:3>)를 생성한다.

제2동작시 픽셀부(PX)는 픽셀부(PX)는 입력된 빛에 대응하는 레벨을 가지는 픽셀 신호(INS)를 출력한다. 제2동작시 아날로그 디지털 변환기(ADC)는 도 2 및 도 3a 내지 도 3c의 설명에서 상술한 제1구간 및 제2구간의 동작을 거쳐 입력된 빛에 대응하는 레벨을 가지는 픽셀 신호(INS)를 아날로그 디지털 변환한 픽셀 데이터(D<0:3>)를 생성한다.

제1동작시 생성된 픽셀 데이터(D<0:3>)와 제2동작시 생성된 픽셀 데이터(D<0:3>)의 차이를 이용해 영상 데이터가 생성된다. 상술한 설명에서 이미지 센서는 리셋전압(VRST)에 대응하는 픽셀 데이터(D<0:3>) 및 입력된 빛에 대응하는 픽셀 데이터(D<0:3>)를 생성한 후 둘의 차이를 이용해 영상 데이터를 생성하였지만 먼저 리셋전압(VRST)에 대응하는 픽셀신호(INS) 및 입력된 빛에 대응하는 픽셀신호(INS)의 차이를 구한 후 이러한 차이를 제1구간 및 제2구간의 동작을 통해 아날로그 디지털 변환하여 영상 데이터를 생성할 수도 있다.

본 발명에 따른 아날로그 디지털 변환기를 포함하는 이미지 센서는 이미지 센서에서 전원전압(VDD)으로 사용하는 제1전압(VDD)보다 높은 픽셀신호(INS)로 포화되지 않고 아날로그 디지털 변환할 수 있다. 즉 비교부(210)에서 비교의 기준이 되는 전압이 전원전압(VDD)인 경우 기저전압(VSS)과 전원전압(VDD)의 두배의 사이의 레벨을 가지는 픽셀신호(INS)를 포화 없이 아날로그 디지털 변환하는 것이 가능하다. 즉 픽셀신호(INS)의 입력범위가 넓어진다.

또한 픽셀신호(INS)의 전압범위가 제한된 경우 종래보다 절반의 전압레벨을 갖는 전원전압(VDD)을 이용하여 픽셀신호(INS)를 아날로그 디지털 변환하는 것이 가능하다. 따라서 종래보다 전원전압(VDD)의 전압레벨을 낮출 수 있으므로 아날로그 디지털 변환기의 소모 전력을 줄일 수 있다.

도 5는 픽셀부(PX)의 구성도이다.

도 5에 도시된 바와 같이, 픽셀부(PX)는 입사된 빛에 응답하여 광전하를 생성하는 광다이오드(PD), 초기화 신호(INT)에 응답하여 플로팅 디퓨전 노드(FD)를 리셋전압(VRST)으로 구동하는 리셋 트랜지스터(RX), 전송신호(TRA)에 응답하여 광다이오드(PD)에 의해 생성된 광전하를 플로팅 디퓨전 노드(FD)로 전송하는 전송 트랜지스터(TX) 및 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업 구동하는 구동 트랜지스터(DX)를 포함한다. 또한 자신에게 대응하는 픽셀부(PX)가 선택된 경우 출력노드(OUT)와 아날로그 디지털 변환기(ADC)의 입력노드(AIN)를 전기적으로 연결하는 선택 트랜지스터(SX)를 포함한다.

도 5을 참조하여 픽셀부(PX)에 대해 설명한다.

픽셀부(210)가 선택되면 선택신호(SEL)가 활성화되고 선택 트랜지스터(SX)가 턴온되어 출력노드(OUT)와 비교부(210)의 입력노드(IN)가 전기적으로 연결된다. 리셋 트랜지스터(RX)는 이미지 센서는 제1동작시 초기화 신호(INT)에 응답하여 플로팅 디퓨전 노드(FD)를 리셋전압(VRST)으로 구동한다. 참고로 리셋전압(VRST)은 전원전압(VDD)일 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업 구동한다. 위와 같은 과정을 거쳐서 출력노드(OUT)로 픽셀신호(INS)가 출력된다. 픽셀신호(INS)는 아날로그 디지털 변환기의 입력노드(AIN)로 인가된다.

전송 트랜지스터(TX)는 이미지 센서의 제2동작시 전송신호(TRA)에 응답하여 광다이오드(PD)에 의해 생성된 광전하를 플로팅 디퓨전 노드(FD)로 전송한다. 구동 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)의 전압에 응답하여 출력노드(OUT)를 풀업 구동한다. 위와 같은 과정을 거쳐서 출력노드(OUT)로 픽셀신호(INS)가 출력된다. 픽셀신호(INS)는 아날로그 디지털 변환기의 입력노드(AIN)로 인가된다. 이때 픽셀신호(INS)의 전압레벨은 입사된 빛에 의해 광다이오드(PD)가 생성한 광전하의 양에 따라 결정된다.

이때 리셋전압(VRST)에 대응하는 픽셀신호(INS)와 입력된 빛에 대응하는 픽셀신호(INS)를 함께 샘플링하는 이유는 상관 이중 샘플링(correlated-double sampling, CDS)을 통해 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함)를 제거하기 상쇄시키기 위함이다.

도 2 및 도 3a 내지 도 3d를 다시 참조하여 본 발명의 다른 실시예에 따른 아날로그 디지털 변환방법을 설명한다. 본 발명의 일 실시예에 따른 아날로그 디지털 변환방법은 도 2의 아날로그 디지털 변환기를 이용해 아날로그 디지털 변환 동작을 수행할 수 있다.

아날로그 디지털 변환방법은, 제1 내지 제N캐패시터(C1 - C4)에 제1전압(VDD)보다 낮은 제2전압(VSS)을 인가하고, 입력노드(IN)에 입력신호(INS)를 인가하고, 비교부(210)의 비교결과에 응답하여 입력신호(INS)를 디지털 변환한 디지털 신호(D<0:3>)의 최상위 비트(D<3>)를 결정하는 단계(제1단계), 비교부(210)의 비교결과에 응답하여 제2 내지 제N캐패시터(C2 - C4)의 타단에 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압의 인가하고, 입력노드(IN)에 입력신호(INS)를 인가하여 입력신호(INS)를 샘플링하는 단계(제2단계) 및 입력노드(IN)에 샘플링된 전압을 이용하여 디지털 신호(D<0:3>)의 나머지 비트들(D<0:3>)을 결정하는 단계(제3단계)를 포함한다.

제1단계에서는 디지털 신호(D<0:3>)의 최상위 비트(D<3>)가 결정된다. 제1단계에 대한 자세한 설명은 도 2 및 도 3a의 설명에서 상술한 바와 같다.

제2단계에서는 디지털 신호(D<0:3>)의 최상위 비트(D<3>)에 응답하여 제2 내지 제4캐패시터(C2 - C4)의 타단에 제1전압(VDD) 및 제2전압(VSS) 중 하나의 전압을 인가하고 입력노드(IN)로 입력신호(INS)를 샘플링한다. 제2단계에 대한 자세한 설명은 도 2 및 도 3b의 설명에서 상술한 바와 같다.

제3단계에서는 제2단계에서 입력노드(IN)에 샘플링된 전압을 이용하여 디지털 신호(D<0:3>)의 나머지 비트들(D<0:3>)을 생성한다. 제3단계에 대한 자세한 설명은 도 2 및 도 3c의 설명에서 상술한 바와 같다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims

입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부;
상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하고,
제1구간에서 상기 제1 내지 제N캐패시터의 타단에 상기 제1전압보다 낮은 제2전압을 인가하고, 상기 입력노드에 입력신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 입력신호를 디지털 변환한 디지털 신호의 최상위 비트를 결정하고, 제2구간에서 샘플링 동작시 상기 제1구간의 상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압을 인가하고 상기 입력노드에 상기 입력신호를 인가하여 상기 입력노드에 샘플링된 전압을 이용하여 상기 디지털 신호의 나머지 비트들을 결정하는 아날로그 디지털 변환기.
제 1항에 있어서,
상기 제1구간에서 상기 비교부의 비교결과 상기 입력신호가 상기 제1전압보다 큰 경우 상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압을 인가하고, 상기 제1구간에서 상기 비교부의 비교결과 상기 입력신호가 상기 제1전압보다 작은 경우 상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압을 인가하는 아날로그 디지털 변환기.
제 2항에 있어서,
상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압이 인가된 경우 상기 제2구간에서 상기 디지털 신호의 상기 최상위 비트를 제외한 나머지 비트들을 생성하는 변환 동작시 상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 타단에 상기 제2전압을 인가하고, 상기 비교부의 비교결과에 응답하여 상기 비트들 중 하나의 비트를 결정하는 아날로그 디지털 변환기.
제 3항에 있어서,
상기 제2구간에서 상기 변환 동작시 상기 제K캐패시터의 타단에 상기 제2전압을 인가한 경우 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 큰 경우 상기 제K캐패시터의 타단에는 상기 제2전압이 인가되고, 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 작은 경우 상기 제K캐패시터의 타단에는 상기 제1전압이 인가되는 아날로그 디지털 변환기.
제 2항에 있어서,
상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압이 인가된 경우 상기 제2구간에서 상기 디지털 신호의 상기 최상위 비트를 제외한 나머지 비트들을 생성하는 변환 동작시 상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 타단에 상기 제1전압을 인가하고, 상기 비교부의 비교결과에 응답하여 상기 비트들 중 하나의 비트를 결정하는 아날로그 디지털 변환기.
제 5항에 있어서,
상기 제2구간에서 상기 변환 동작시 상기 제K캐패시터의 타단에 상기 제2전압을 인가한 경우 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 큰 경우 상기 제K캐패시터의 타단에는 상기 제2전압이 인가되고, 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 작은 경우 상기 제K캐패시터의 타단에는 상기 제1전압이 인가되는 아날로그 디지털 변환기.
제 1항에 있어서,
상기 제1캐패시터의 타단에는 상기 제1전압이 인가되는 아날로그 디지털 변환기.
제 1항에 있어서,
상기 제1전압은 전원전압이고, 상기 제2전압은 기저전압인 아날로그 디지털 변환기.
제 1항에 있어서,
상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배인 아날로그 디지털 변환기.
리셋전압 또는 입사된 빛에 대응하는 레벨을 가지는 픽셀신호를 출력하는 픽셀부;
입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부;
상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터; 및
상기 제2 내지 제N캐패시터 각각에 대응하며 상기 제1전압 및 상기 제1전압보다 낮은 전압 중 하나를 선택하여 자신에게 대응하는 캐패시터의 타단에 인가하는 제1 내지 제N-1전압 선택부를 포함하고,
상기 제1캐패시터의 타단에는 상기 제1전압이 인가되고, 제1구간에서 상기 제1 내지 제N-1전압 선택부는 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압을 인가하고, 상기 입력노드에 상기 픽셀신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 픽셀신호를 디지털 변환한 픽셀 데이터의 최상위 비트를 결정하고, 제2구간에서 샘플링 동작시 상기 제1 내지 제N-1전압 선택부는 상기 제1구간의 상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압을 인가하고 상기 입력노드에 상기 픽셀신호를 인가하여 상기 입력노드에 샘플링된 전압을 이용하여 상기 픽셀 데이터의 나머지 비트들을 결정하는 이미지 센서.
제 10항에 있어서,
상기 제1구간에서 상기 비교부의 비교결과 상기 픽셀신호가 상기 제1전압보다 큰 경우 상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압을 인가하고, 상기 제1구간에서 상기 비교부의 비교결과 상기 픽셀신호가 상기 제1전압보다 작은 경우 상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압을 인가하는 이미지 센서.
제 11항에 있어서,
상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압이 인가된 경우 상기 제2구간에서 상기 픽셀 데이터의 상기 최상위 비트를 제외한 나머지 비트들을 생성하는 변환 동작시 상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 타단에 상기 제2전압을 인가하고, 상기 비교부의 비교결과에 응답하여 상기 비트들 중 하나의 비트를 결정하되,
상기 제2구간에서 상기 변환 동작시 상기 제K캐패시터의 타단에 상기 제2전압을 인가한 경우 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 큰 경우 상기 제K캐패시터의 타단에는 상기 제2전압이 인가되고, 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 작은 경우 상기 제K캐패시터의 타단에는 상기 제1전압이 인가되는 이미지 센서.
제 11항에 있어서,
상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압이 인가된 경우 상기 제2구간에서 상기 픽셀 데이터의 최상위 비트를 제외한 나머지 비트들을 생성하는 변환 동작시 상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 타단에 상기 제1전압을 인가하고, 상기 비교부의 비교결과에 응답하여 상기 비트들 중 하나의 비트를 결정하되,
상기 제2구간에서 상기 변환 동작시 상기 제K캐패시터의 타단에 상기 제2전압을 인가한 경우 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 큰 경우 상기 제K캐패시터의 타단에는 상기 제2전압이 인가되고, 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 작은 경우 상기 제K캐패시터의 타단에는 상기 제1전압이 인가되는 이미지 센서.
제 10항에 있어서,
상기 제1전압은 전원전압이고, 상기 제2전압은 기저전압인 이미지 센서.
제 10항에 있어서,
상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배인 이미지 센서.
입력노드의 전압과 제1전압을 비교한 결과를 출력하는 비교부 및 상기 입력노드에 일단이 연결된 제1 내지 제N캐패시터를 포함하는 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환방법에 있어서,
상기 제1 내지 제N캐패시터에 상기 제1전압보다 낮은 제2전압을 인가하고, 상기 입력노드에 입력신호를 인가하고, 상기 비교부의 비교결과에 응답하여 상기 입력신호를 디지털 변환한 디지털 신호의 최상위 비트를 결정하는 단계;
상기 비교부의 비교결과에 응답하여 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압 및 상기 제2전압 중 하나의 전압의 인가하고, 상기 입력노드에 상기 입력신호를 인가하여 상기 입력신호를 샘플링하는 단계; 및
상기 입력노드에 샘플링된 전압을 이용하여 상기 디지털 신호의 나머지 비트들을 결정하는 단계
를 포함하는 아날로그 디지털 변환방법.
제 16항에 있어서,
상기 샘플링하는 단계는
상기 디지털 신호의 최상위 비트를 결정하는 단계에서 상기 비교부의 비교결과 상기 입력신호가 상기 제1전압보다 큰 경우 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압을 인가하고, 상기 디지털 신호의 최상위 비트를 결정하는 단계에서 상기 비교부의 비교결과 상기 입력신호가 상기 제1전압보다 작은 경우 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압을 인가하는 아날로그 디지털 변환방법.
제 17항에 있어서,
상기 디지털 신호의 나머지 비트들을 결정하는 단계는
상기 제1구간에서 상기 비교부의 비교결과 상기 입력신호가 상기 제1전압보다 큰 경우 상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제1전압을 인가하고, 상기 제1구간에서 상기 비교부의 비교결과 상기 입력신호가 상기 제1전압보다 작은 경우 상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압을 인가하는 아날로그 디지털 변환기.
상기 제2구간에서 상기 변환 동작시 상기 제K캐패시터의 타단에 상기 제2전압을 인가한 경우 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 큰 경우 상기 제K캐패시터의 타단에는 상기 제2전압이 인가되고, 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 작은 경우 상기 제K캐패시터의 타단에는 상기 제1전압이 인가되는 아날로그 디지털 변환방법.
제 17항에 있어서,
상기 디지털 신호의 나머지 비트들을 결정하는 단계는
상기 제2구간에서 샘플링 동작시 상기 제2 내지 제N캐패시터의 타단에 상기 제2전압이 인가된 경우 상기 제2구간에서 상기 디지털 신호의 상기 최상위 비트를 제외한 나머지 비트들을 생성하는 변환 동작시 상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 타단에 상기 제1전압을 인가하고, 상기 비교부의 비교결과에 응답하여 상기 비트들 중 하나의 비트를 결정하는 아날로그 디지털 변환기.
상기 제2구간에서 상기 변환 동작시 상기 제K캐패시터의 타단에 상기 제2전압을 인가한 경우 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 큰 경우 상기 제K캐패시터의 타단에는 상기 제2전압이 인가되고, 상기 비교부의 비교결과 상기 입력노드의 전압이 상기 제1전압보다 작은 경우 상기 제K캐패시터의 타단에는 상기 제1전압이 인가되는 아날로그 디지털 변환방법.
제 16항에 있어서,
상기 제2 내지 제N캐패시터 중 제K(2≤K≤N)캐패시터의 캐패시턴스 값은 제1캐패시터의 캐패시턴스 값의 2^(K-2)배인 아날로그 디지털 변환방법.