JPH0722923A - パルス発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 立ち上がりエッジ及び立ち下がりエッジのタ
イミングが揃った互いに逆位相のクロック信号を生成す
る。 【構成】 入力されるクロック信号ＣＬＫからクロック
信号ＣＬＫa を生成する第１クロック生成回路は、イン
バータゲートＩ１０〜Ｉ１２と共に、時定数制御トラン
ジスタＴＰ１０を備える。一方、逆位相のクロック信号
ＣＬＫb を生成する第２クロック生成回路は、インバー
タゲートＩ１３及びＩ１４によって構成される。又、前
記時定数制御トランジスタＴＰ１０のオンオフは、前記
第２クロック生成回路中のクロック信号ＣＬＫe にて制
御される。従って、クロック信号ＣＬＫd の立ち上がり
エッジのタイミングは、クロック信号ＣＬＫe の立ち下
がりエッジのタイミングへと合わされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されるクロック信
号ＣＬＫから、互いに逆位相のクロック信号ＣＬＫa 及
びクロック信号ＣＬＫb を、インバータ回路を用いなが
ら生成出力するパルス発生回路に関する。

【０００２】

【従来の技術】Ａ／Ｄコンバータは、計測装置、例えば
デジタルボルトメータやプログラマブル電源など、工業
用分野では古くから用いられている。又、近年、Ａ／Ｄ
コンバータは、コンパクトディスクプレーヤなどの民生
用や、デジタル回線に電話を接続するためのコーデック
などの特殊分野などにも用いられるようになっている。

【０００３】又、家庭用ＶＴＲ（video tape recorder
）装置での特殊再生やノイズリダクション用として、
６〜８ビットの１０〜２０ＭＨz の高速動作が可能なＡ
／Ｄコンバータが使用されている。比較的大容量のＤＲ
ＡＭ（dynamic random accessmemory）が比較的安価に
用いられるようになるなど、近年のデジタル技術の発達
によって、Ａ／Ｄコンバータは、画像処理装置やデジタ
ルシグナルプロセッサなど、広範囲に用いられている。
このような画像処理装置やデジタルシグナルプロセッサ
などに用いられるＡ／Ｄコンバータは、より高速な動作
が要求される。

【０００４】高速動作が可能なＡ／Ｄコンバータとして
は、フラッシュ型Ａ／Ｄコンバータが知られている。こ
のフラッシュ型Ａ／Ｄコンバータは、例えばこれがn ビ
ットのフラッシュ型Ａ／Ｄコンバータである場合には、
合計（２ⁿ −１）個のコンパレータを同時動作させてＡ
／Ｄ変換するというものである。これら合計（２ⁿ −
１）個の各コンパレータには、合計２ⁿ 個の同一抵抗値
の抵抗素子が直列接続されたラダー抵抗を用いて基準電
圧を分圧した、電圧の互いに異なる比較参照電圧がそれ
ぞれ入力されている。従って、個々のコンパレータは、
それぞれに入力された比較参照電圧とアナログ信号電圧
とを比較する。又、このような合計（２ⁿ−１）個のコ
ンパレータによる比較結果に基づいて、エンコードされ
たn ビットのデジタル信号を出力する。このようなフラ
ッシュ型Ａ／Ｄコンバータによれば、積分型Ａ／Ｄコン
バータや逐次比較型Ａ／Ｄコンバータに比べ、はるかに
高速に、入力されたアナログ信号電圧に対応するデジタ
ル信号を得ることができる。

【０００５】又、このようなフラッシュ型Ａ／Ｄコンバ
ータのコンパレータとして、近年、チョッパ型コンパレ
ータが用いられている。このチョッパ型コンパレータ
は、ＣＭＯＳ（complementary metal oxide semiconduc
tor ）インバータの入力に直列接続されたコンデンサへ
と、まずアナログ信号電圧を入力し、この際、該ＣＭＯ
Ｓインバータのその入力と出力とを短絡させることによ
り、該アナログ信号電圧に対応する電荷Ｑを該コンデン
サへと蓄える。この後、前記ＣＭＯＳインバータの入力
と出力は解放にしてから、前記アナログ信号電圧が入力
されていたコンデンサを比較参照電圧へと接続する。こ
のとき、前記ＣＭＯＳインバータの出力は、前記アナロ
グ信号電圧と前記比較参照電圧との差の値の正負に従っ
た出力となる。

【０００６】図６は、前記フラッシュ型Ａ／Ｄコンバー
タに用いられるチョッパ型コンパレータに関する回路図
である。

【０００７】この図６に示されるように、該チョッパ型
コンパレータＣＰn は、ＣＭＯＳインバータＣＰan及び
ＣＰbnと、コンデンサＣ１n 及びＣ２n と、スイッチＳ
ＷＣan及びＳＷＣbnとにより構成されている。又、該チ
ョッパ型コンパレータＣＰnの入力にはスイッチＳＷＩn
とＳＷＲn とが接続されている。該スイッチＳＷＩn
は、Ａ／Ｄ変換対象となるアナログ入力Ａが接続されて
いる。一方、前記スイッチＳＷＲn には、例えば、複数
の抵抗素子を直列接続したラダー抵抗を用いて基準電圧
を分圧して得たものの１つの比較参照電圧Ｖn が入力さ
れている。

【０００８】該チョッパ型コンパレータＣＰn におい
て、２つの電圧の比較、即ち、前記アナログ入力Ａと前
記比較参照電圧Ｖn との大小関係の比較を行う際には、
まず一方の電圧を当該チョッパ型コンパレータＣＰn の
入力へと入力し、前記スイッチＳＷＣan及び前記スイッ
チＳＷＣbnをいずれもオンにする。これにより、このと
き入力された電圧に対応する電荷が、前記コンデンサＣ
１n 及び前記コンデンサＣ２n へと蓄えられる。この
後、前記スイッチＳＷＣan及び前記スイッチＳＷＣbnを
いずれもオフとして、当該チョッパ型コンパレータＣＰ
n の入力へと、比較される他方の電圧を入力する。この
とき、当該チョッパ型コンパレータＣＰn の出力は、比
較対象となる２つの電圧の差の正負に従ったものとな
る。

【０００９】例えば、まず、前記スイッチＳＷＩn をオ
ンとし、前記スイッチＳＷＲn をオフとし、当該チョッ
パ型コンパレータＣＰn へと前記アナログ入力Ａを入力
する。このとき、前記スイッチＳＷＣan及び前記スイッ
チＳＷＣbnは共にオンとし、前記アナログ入力Ａの電圧
値に対応する電荷を、前記コンデンサＣ１n 及び前記コ
ンデンサＣ２n へと蓄える。これらコンデンサＣ１n 及
びコンデンサＣ２n に電荷が蓄えられた所定時間後、前
記スイッチＳＷＣan及び前記スイッチＳＷＣbnをいずれ
もにオフとすると共に、前記スイッチＳＷＩn をオフと
し、前記スイッチＳＷＲn をオンとすることにより、当
該チョッパ型コンパレータＣＰn に前記比較参照電圧Ｖ
n を入力する。該比較参照電圧Ｖn が入力されると、当
該チョッパ型コンパレータＣＰn は、前記アナログ入力
Ａと前記比較参照電圧ＶＨn との差の値の正負に対応す
る前記出力ＯＵＴn への出力を行う。

【００１０】図７は、従来から用いられている最も単純
なサンプルホールド回路の回路図である。

【００１１】この図７に示されるサンプルホールド回路
は、スイッチング素子ＳＷと、ホールドコンデンサＣと
により構成されている。このようなサンプルホールド回
路において、まず前記スイッチング素子ＳＷがオンとな
ると、アナログ入力Ａinの電圧に従った電荷が、前記ホ
ールドコンデンサＣにチャージされる。このときのアナ
ログ出力Ｖout は、前記アナログ入力Ａinと等しい。

【００１２】この後、ホールド時には、前記スイッチン
グ素子ＳＷをオフとする。このホールド時以降は、前記
アナログ出力Ｖout は、前記ホールドコンデンサＣにチ
ャージされた電荷に従った電圧となる。

【００１３】図８は、前述のチョッパ型コンパレータや
前述のサンプルホールド回路等に用いられるスイッチン
グ素子の回路図である。

【００１４】この図８においては、前記図６を用いて前
述したスイッチング素子ＳＷＩn 、ＳＷＲn 、ＳＷＣan
及びＳＷＣbn、又、前記図７を用いて前述したスイッチ
ング素子ＳＷの一例が示されている。

【００１５】この図８に示されるスイッチング素子は、
ＮチャネルＭＯＳ（metal oxide semicondector ）トラ
ンジスタＴＮと、ＰチャネルＭＯＳトランジスタＴＰと
が用いられている。これらＮチャネルＭＯＳトランジス
タＴＮ及びＰチャネルＭＯＳトランジスタＴＰは、それ
ぞれのソース及びドレインについて、互いに並列接続さ
れている。又、前記ＮチャネルＭＯＳトランジスタＴＮ
のゲートには、スイッチング信号ＶＧa が入力されてい
る。一方、前記ＰチャネルＭＯＳトランジスタＴＰのゲ
ートには、スイッチング信号ＶＧb が入力されている。
該スイッチング信号ＶＧb は、前記スイッチング信号Ｖ
Ｇa を負論理としたものである。即ち、該スイッチング
信号ＶＧb は、前記スイッチング信号ＶＧa を反転させ
たものである。

【００１６】この図８に示されるようなスイッチング素
子においては、前記スイッチング信号ＶＧa をＨ状態と
し、且つ、前記スイッチング信号ＶＧb をＬ状態とする
ことによって、オン状態となる。例えば、前述の図７の
サンプルホールド回路においては、前記アナログ入力Ａ
inと前記アナログ出力Ｖout とがオン状態となる。一
方、前記スイッチング信号ＶＧa がＬ状態となり、且
つ、前記スイッチング信号ＶＧb がＨ状態となると、当
該スイッチング素子はオフ状態となる。

【００１７】この図８に示される、このようなスイッチ
ング素子においては、前記ＮチャネルＭＯＳトランジス
タＴＮにおける、ゲートとソースとの間の浮遊容量Ｃs
と、ゲートとドレインとの間の浮遊容量Ｃs による、ス
イッチング対象となる信号への影響が問題となることが
あった。又、前記ＰチャネルＭＯＳトランジスタＴＰに
ついても、そのゲートとソースとの間の浮遊容量Ｃs
や、そのゲートとドレインとの間の浮遊容量Ｃs に関し
て、同様に、スイッチング対象となる信号に対する影響
が問題となる場合があった。

【００１８】図９は、前述のスイッチング素子に用いら
れるＮチャネルＭＯＳトランジスタの断面図である。

【００１９】この図９において、半導体基板上には、ソ
ース及びドレインとが作り込まれている。又、これらソ
ース及びドレインには、それぞれ、ソース端子Ｓ及びド
レイン端子Ｄとが接続されている。又、これらソースと
ドレインとの間の領域上には、所定の絶縁膜を介して、
ゲート電極３が設けられている。該ゲート電極３は、半
導体基板に対向している。

【００２０】この図９に示される、スイッチング素子に
用いられるＮチャネルＭＯＳトランジスタにおいては、
この図８のコンデンサの図記号に示される如く、ゲート
とソースとの間、あるいは、ゲートとドレインとの間に
浮遊容量が生じている。

【００２１】図１０は、前述のサンプルホールド回路に
おけるスイッチング素子の浮遊容量による影響を示すタ
イムチャートである。

【００２２】この図１０においては、前記図７に示され
るサンプルホールド回路において、これに用いられる前
記図８に示したスイッチング素子での、スイッチング信
号ＶＧa 及びＶＧb が示されている。又、前記図７のア
ナログ入力Ａin及び前記アナログ出力Ｖout が示されて
いる。

【００２３】この図１０のタイムチャートにおいて、時
刻 t₁ において、前記スイッチング素子がオフとなり、
ホールドされている。このとき、前記ホールドコンデン
サＣによって、電圧Ｖs がホールドされなければならな
い。しかしながら、この図１０に示す如く、ΔＶs だけ
低下してしまった電圧がホールドされてしまっている。
このような電圧の変動は、前記図９を用いて前述したよ
うな浮遊容量による影響によるものであり、一般的にホ
ールドステップと呼ばれている。

【００２４】このようなホールドステップが生じてしま
うと、例えば前記図６のサンプルホールド回路において
は、正しいホールド電圧を得ることができない。又、前
記図６のチョッパ型コンパレータにおいては、その比較
動作の信頼性が低下してしまう。

【００２５】このような浮遊容量によるホールドステッ
プの影響を低減するために、従来から、種々の技術が知
られている。

【００２６】図１１は、浮遊容量による悪影響を低減し
たスイッチング素子を用いたサンプルホールド回路の第
１従来例の回路図である。

【００２７】この図１１において、スイッチング素子
は、合計２個のＮチャネルＭＯＳトランジスタＴＮ１及
びＴＮ２と、合計２個のＰチャネルＭＯＳトランジスタ
ＴＰ１及びＴＰ２とにより構成されている。

【００２８】前記ＮチャネルＭＯＳトランジスタＴＮ１
及び前記ＰチャネルＭＯＳトランジスタＴＰ１は、それ
ぞれ、前記図７の前記ＮチャネルＭＯＳトランジスタＴ
Ｎ及び前記ＰチャネルＭＯＳトランジスタＴＰに相当す
るものである。一方、前記ＮチャネルＭＯＳトランジス
タＴＮ２及び前記ＰチャネルＭＯＳトランジスタＴＰ２
は、前述のような浮遊容量による影響を減少し、前述の
ようなホールドステップによる電圧変動を減少するため
のものであり、以降、補償用トランジスタとも称する。

【００２９】これらＮチャネルＭＯＳトランジスタＴＮ
２及びＰチャネルＭＯＳトランジスタＴＰ２について
は、それぞれのソース及びドレインについて、互いに並
列接続されていると共に、これらソースとドレインとの
間が短絡されている。まず、前記ＮチャネルＭＯＳトラ
ンジスタＴＮ２のゲートには、前記スイッチング信号Ｖ
Ｇb （スイッチング信号ＶＧa を反転させたもの）が入
力されている。一方、前記ＰチャネルＭＯＳトランジス
タＴＰ２のゲートには、前記スイッチング信号ＶＧa が
入力されている。

【００３０】この図１１に示されるようなサンプルホー
ルド回路においては、実際にスイッチングを行っている
前記ＮチャネルＭＯＳトランジスタＴＮ１及び前記Ｐチ
ャネルＭＯＳトランジスタＴＰ１の前記サンプルコンデ
ンサＣ側の浮遊容量を、前記ＮチャネルＭＯＳトランジ
スタＴＮ２及び前記ＰチャネルＭＯＳトランジスタＴＰ
２にてキャンセルすることができる。

【００３１】これは、前記ＮチャネルＭＯＳトランジス
タＴＮ１のゲートに入力されている前記スイッチング信
号ＶＧa に対して、前記ＮチャネルＭＯＳトランジスタ
ＴＮ２のゲートに入力されているもの、即ち、逆位相の
スイッチング信号ＶＧb が入力されているためである。
又、前記ＰチャネルＭＯＳトランジスタＴＰ１のゲート
に入力されている前記スイッチング信号ＶＧb に対し
て、前記ＰチャネルＭＯＳトランジスタＴＰ２のゲート
に入力されているものが、これとは逆位相の前記スイッ
チング信号ＶＧa であるためである。

【００３２】図１２は、用いるスイッチング素子の浮遊
容量による影響を低減したサンプルホールド回路の第２
従来例の回路図である。

【００３３】この図１２に示されるサンプルホールド回
路のスイッチング素子は、ＮチャネルＭＯＳトランジス
タＴＮ１及びＰチャネルＭＯＳトランジスタＴＰ１に加
え、デプリッション型のＮチャネルＭＯＳトランジスタ
ＴＮ２と、同じくデプリッション型のＰチャネルＭＯＳ
トランジスタＴＰ２とが用いられている。これらＮチャ
ネルＭＯＳトランジスタＴＮ２とＰチャネルＭＯＳトラ
ンジスタＴＰ２とは、主として補償用トランジスタとし
て用いられる。

【００３４】又、前記ＮチャネルＭＯＳトランジスタＴ
Ｎ１のゲートに入力されている前記スイッチング信号Ｖ
Ｇa とは逆位相の信号である、前記スイッチング信号Ｖ
Ｇbが、前記ＮチャネルＭＯＳトランジスタＴＮ２のゲ
ートに入力されている。又、前記ＰチャネルＭＯＳトラ
ンジスタＴＰ１のゲートに入力されている前記スイッチ
ング信号ＶＧb とは逆位相の信号である、前記スイッチ
ング信号ＶＧa が、前記ＰチャネルＭＯＳトランジスタ
ＴＰ２のゲートに入力されている。

【００３５】この図１２に示されるサンプルホールド回
路においても、スイッチング素子に係る浮遊容量による
前述のようなホールドステップを低減することができて
いる。

【００３６】前記図１１や前記図１２を用いて前述し
た、浮游容量によるホールドストップの影響を低減する
技術に類似したものとして、特開昭５８−９９０３３で
は、互いに導電型の異なる第１及び第２のＭＯＳトラン
ジスタの対と、前記それぞれのトランジスタのゲートに
互いに逆相の制御信号を加える手段とを備えた相補型ア
ナログスイッチとその出力側に容量性負荷を接続してな
る集積回路装置において、前述のホールドステップの影
響を低減する技術が開示されている。これは、前記第１
のトランジスタのゲート制御信号及び前記第２のトラン
ジスタのゲート制御信号と前記アナログスイッチの出力
との間に、前記第２のトランジスタ及び前記第１のトラ
ンジスタのそれぞれと、同一導電型で形状寸法がほぼ同
じでソースとドレインを接続した同一導電型ＭＯＳトラ
ンジスタを、２個ゲート同士を結んで直列接続して、そ
れぞれ挿入するというものである。このような特開昭５
８−９９０３３によれば、製造工程の変動によって、ホ
ールドステップの影響低減効果に悪影響が与えられてし
まうことを防止することができる。

【００３７】又、特開昭５９−２３１９１５では、前記
図１２のものと類似して、ＭＯＳアナログスイッチにお
いて、ＭＯＳアナログスイッチと保持容量の間にデプリ
ッション型トランジスタを直列接続し、前記デプリッシ
ョン型トランジスタのゲート電極をＭＯＳアナログスイ
ッチの制御信号と逆相で駆動するという技術が開示され
ている。このような特開昭５９−２３１９１５は、面積
を最小とし、内部接続が少なくて特性の優れたサンプル
ホールド回路を提供するというものである。

【００３８】又、特開昭６０−９０４２５では、入力端
子と出力端子との間に第１及び第２のＭＯＳトランジス
タを直列に接続し、該第２のＭＯＳトランジスタのゲー
ト面積を第１のＭＯＳトランジスタの約半分となし、前
記第１及び第２のＭＯＳトランジスタの互いのゲート電
極を逆相で駆動し、第２のＭＯＳトランジスタを常時導
通型とするという技術が開示されている。このような特
開昭６０−９０４２５は、その面積を最小としながら、
接合容量も少ないアナログスイッチを提供するというも
のである。

【００３９】図１３は、従来から用いられている、互い
に逆位相の２つのクロック信号を生成するパルス発生回
路の回路図である。

【００４０】この図１３に示される従来のパルス発生回
路は、入力されるクロック信号ＣＬＫから、互いに逆位
相のクロック信号ＣＬＫa 及びクロック信号ＣＬＫb
を、インバータ回路を用いながら生成出力するというも
のである。又、該パルス発生回路にて生成される前記ク
ロック信号ＣＬＫa 及びクロック信号ＣＬＫb は、前記
図１１や前記図１２に示した、ホールドステップの影響
を低減するための、前記スイッチング信号ＶＧa やＶＧ
b として用いられるものである。

【００４１】この図１３に示される従来のパルス発生回
路は、合計５個のインバータゲート（インバータ回路）
Ｉ５０〜Ｉ５４にて構成されている。又、入力されるク
ロック信号ＣＬＫは、合計３個の前記インバータゲート
Ｉ５０〜Ｉ５２を経て、前記クロック信号ＣＬＫa とし
て出力される。又、入力される前記クロック信号ＣＬＫ
は、合計２個の前記インバータゲートＩ５３及びＩ５４
を経て、クロック信号ＣＬＫb として出力される。この
ように、前記クロック信号ＣＬＫa は、前記クロック信
号ＣＬＫb に比べ、前記クロック信号ＣＬＫが１つ多い
インバータゲート群を通過して出力される。従って、こ
れらクロック信号ＣＬＫa 及びクロック信号ＣＬＫb
は、互いに逆位相のクロック信号となる。

【００４２】

【発明が達成しようとする課題】しかしながら、前述の
従来のパルス発生回路においては、生成される前記クロ
ック信号ＣＬＫa と前記クロック信号ＣＬＫb とのエッ
ジのずれが大きくなりがちとなってしまうという問題が
あった。

【００４３】即ち、前記クロック信号ＣＬＫa の立ち上
がりエッジと前記クロック信号ＣＬＫb の立ち下がりエ
ッジとのタイミングずれや、前記クロック信号ＣＬＫa
の立ち下がりエッジと前記クロック信号ＣＬＫb の立ち
上がりエッジとのタイミングずれが大きくなりがちであ
った。あるいは、このようなタイミングずれの度合が、
製造プロセス等によってばらついてしまうことがあっ
た。

【００４４】前記図１３に示されるもの等、前述の従来
のパルス発生回路においては、前記クロック信号ＣＬＫ
a は、前記クロック信号ＣＬＫb に比べて、１つ多いイ
ンバータゲートを経て出力される。従って、前記クロッ
ク信号ＣＬＫa が、前記クロック信号ＣＬＫb に比べ
て、よりその信号が遅延されてしまう傾向がある。

【００４５】このため、従来は、前記インバータゲート
Ｉ５０〜Ｉ５４それぞれに用いられるトランジスタ等の
サイズの調整によって、前記クロック信号ＣＬＫa の信
号遅延と、前記クロック信号ＣＬＫb の信号遅延とを合
せるようにしていた。

【００４６】しかしながら、このような信号遅延の調整
は、集積回路の製造プロセスの変動等によってばらつい
てしまうため、前述のように信号間のエッジのずれが大
きくなってしまったり、ばらついてしまっていた。

【００４７】本発明は、前記従来の問題点を解決するべ
くなされたもので、入力されるクロック信号ＣＬＫか
ら、互いに逆位相のクロック信号ＣＬＫa 及びクロック
信号ＣＬＫb を、インバータ回路を用いながら生成出力
するパルス発生回路において、前記クロック信号ＣＬＫ
a の立ち上がりエッジと前記クロック信号ＣＬＫb の立
ち下がりエッジとのタイミングずれの低減と、前記クロ
ック信号ＣＬＫa の立ち下がりエッジと前記クロック信
号ＣＬＫb の立ち上がりエッジとのタイミングずれの低
減との、少なくともいずれか一方の低減を図り、例えば
サンプルホールド回路の補償用トランジスタに、より良
質のクロック信号を供給することで、例えばホールドス
テップによるホールド電圧の変動の低減等を図ることが
可能なパルス発生回路を提供することを目的とする。

【００４８】

【課題を達成するための手段】本発明は、入力されるク
ロック信号ＣＬＫから、互いに逆位相のクロック信号Ｃ
ＬＫa 及びクロック信号ＣＬＫb を、インバータ回路を
用いながら生成出力するパルス発生回路において、時定
数制御トランジスタによる信号駆動回路を含む、前記ク
ロック信号ＣＬＫa を生成する第１クロック生成回路
と、前記クロック信号ＣＬＫb を生成する第２クロック
生成回路とを備え、該第２クロック生成回路中の信号に
て、前記時定数制御トランジスタのオンオフを制御する
ことで、前記クロック信号ＣＬＫa の立ち上がりエッジ
と前記クロック信号ＣＬＫb の立ち下がりエッジとのタ
イミングずれの低減と、前記クロック信号ＣＬＫa の立
ち下がりエッジと前記クロック信号ＣＬＫb の立ち上が
りエッジとのタイミングずれの低減との、少なくともい
ずれか一方の低減を図ったことにより、前記課題を達成
したものである。

【００４９】

【作用】本発明は、入力されるクロック信号ＣＬＫか
ら、互いに逆位相のクロック信号ＣＬＫa 及びクロック
信号ＣＬＫb を、インバータ回路を用いながら生成出力
する回路（以降、パルス発生回路と称する）において、
前記クロック信号ＣＬＫaを生成する第１クロック生成
回路と、前記クロック信号ＣＬＫb を生成する第２クロ
ック生成回路とに関して、一方のクロック生成回路中の
信号にて、他方の信号への駆動回路を制御することで、
前述のようなエッジのずれを減少するようにしたもので
ある。

【００５０】例えば、前記図１３の従来のパルス発生回
路において、前記インバータゲートＩ５０〜Ｉ５２によ
る前記クロック信号ＣＬＫa を生成する回路を、前記第
１クロック生成回路とする。一方、前記インバータゲー
トＩ５３〜Ｉ５４による前記クロック信号ＣＬＫb を生
成する回路を、前記第２クロック生成回路とする。

【００５１】このような前記第１クロック生成回路と前
記第２クロック生成回路とにおいて、本発明では、ま
ず、前記第１クロック生成回路へと、時定数制御トラン
ジスタを備えるようにし、又、該時定数制御トランジス
タによる信号駆動回路を該第１クロック生成回路へと備
えるようにする。該信号駆動回路は、当該第１クロック
生成回路で生成される前記クロック信号ＣＬＫa の立ち
上がりエッジあるいは立ち下がりエッジのいずれか一方
の、タイミングを制御するものである。

【００５２】又、本発明においては、このような信号駆
動回路の前記時定数制御トランジスタのオンオフを、当
該第１クロック生成回路とは反対の、前記第２クロック
生成回路中の信号にて制御するようにしている。例え
ば、該第２クロック生成回路中で、前記クロック信号Ｃ
ＬＫb を生成する過程で発生する信号にて、前記時定数
制御トランジスタのオンオフを制御するようにする。

【００５３】これによって、前記第２クロック生成回路
で生成される前記クロック信号ＣＬＫb のタイミングを
参照しながら、前記第１クロック生成回路での前記クロ
ック信号ＣＬＫa 生成過程でのタイミング制御を行うこ
とが可能である。従って、本発明によれば、生成される
前記クロック信号ＣＬＫa 及び前記クロック信号ＣＬＫ
b の、相互のエッジのずれを低減することが可能とな
る。

【００５４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００５５】図１は、本発明が適用されたパルス発生回
路の第１実施例の回路図である。

【００５６】この図１に示される前記第１実施例のパル
ス発生回路は、合計５個のインバータゲートＩ１０〜Ｉ
１４と、ＰチャネルＭＯＳトランジスタＴＰ１０とによ
り構成されている。本第１実施例においては、本発明の
前記第１クロック生成回路が、前記インバータゲートＩ
１０〜Ｉ１２によって構成される。又、本発明の前記第
２クロック生成回路が、前記インバータゲートＩ１３及
びＩ１４にて構成される。又、前記ＰチャネルＭＯＳト
ランジスタＴＰ１０は、本発明の前記時定数制御トラン
ジスタとして備えられている。なお、本第１実施例は、
前記図１３の従来例に対して、該ＰチャネルＭＯＳトラ
ンジタＴＰ１０を備えたものといえる。

【００５７】該ＰチャネルＭＯＳトランジスタＴＰ１０
は、そのソースが電源ＶＤＤに接続され、そのドレイン
が前記インバータゲートＩ１１の出力に接続されてい
る。従って、該ＰチャネルＭＯＳトランジスタＴＰ１０
のソース及びドレインによって、前記第１クロック生成
回路において、時定数制御トランジスタによる制御駆動
回路が構成されている。

【００５８】又、該ＰチャネルＭＯＳトランジスタＴＰ
１０のゲートは、前記第２クロック生成回路の前記イン
バータゲートＩ１３の出力に接続されている。従って、
該ＰチャネルＭＯＳトランジスタＴＰ１０（前記時定数
制御トランジスタ）のオンオフは、前記第１クロック生
成回路とは反対側の、前記第２クロック生成回路中の信
号にて制御されることとなる。

【００５９】図２は、前記第１実施例の動作を示すタイ
ムチャートである。

【００６０】この図２においては、前記図１に示され
た、クロック信号ＣＬＫ、ＣＬＫc 、ＣＬＫd 及びＣＬ
Ｋe が示されている。特に、前記クロック信号ＣＬＫd
については、前記ＰチャネルＭＯＳトランジスタＴＰ１
０（前記時定数制御トランジスタ）を備えないもの、即
ち前記図１３に示される従来のパルス発生回路での対応
する信号、即ち前記図１３に示されるクロック信号ＣＬ
Ｋd ′についても、そのタイミングが示されている。

【００６１】この図２のタイムチャートにおいて、「t
d」は、前記インバータゲートＩ１０〜Ｉ１４での信号
遅延時間である。又、「Ｖ_TN」は、前記インバータゲー
トＩ１０〜Ｉ１４に用いられるＮチャネルＭＯＳトラン
ジスタのスレッショルド電圧である。「Ｖ_TP」は、前記
インバータゲートＩ１０〜Ｉ１４に用いられるＰチャネ
ルＭＯＳトランジスタのスレッショルド電圧である。
又、「 t₀ 」〜「 t₈ 」は、それぞれにおける時刻であ
る。

【００６２】まず、入力される前記クロック信号ＣＬＫ
が時刻 t₀ にて立ち上がり始め、又、時刻 t₁ にて前記
スレッショルド電圧Ｖ_TNを超える。このように前記スレ
ッショルド電圧Ｖ_TNを超えてから前記遅延時間tdの後の
時刻 t₂ にて、前記クロック信号ＣＬＫc 及びＣＬＫe
が立ち下がり始める。又、これらクロック信号ＣＬＫc
及びＣＬＫe は、時刻 t₃ にて（５ボルト−Ｖ_TP）の電
圧より低くなり、時刻t₅ にて前記スレッショルド電圧
Ｖ_TN以下となる。

【００６３】又、時刻 t₅ にて前記クロック信号ＣＬＫ
e が前記スレッショルド電圧Ｖ_TN以下となると、前記ク
ロック信号ＣＬＫb が立ち上がり始める。

【００６４】なお、時刻 t₁ と時刻 t₂ との間、時刻 t
₃ と時刻 t₅ との間、又、時刻 t₄と時刻 t₆ との間の
時間は、前記遅延時間tdである。

【００６５】ここで、前記ＰチャネルＭＯＳトランジス
タＴＰ１０（前記時定数制御トランジスタ）を備える本
実施例において、前記クロック信号ＣＬＫd は、該Ｐチ
ャネルＭＯＳトランジスタＴＰ１０にてそのタイミング
が制御されている。

【００６６】即ち、この図２のタイムチャートに示され
る如く、前記クロック信号ＣＬＫdは、前記Ｐチャネル
ＭＯＳトランジスタＴＰ１０によって、時刻 t₃ にて立
ち上がり始めている。又、時刻 t₅ にて、前記クロック
信号ＣＬＫc が前記スレッショルド電圧Ｖ_TN以下となる
と、前記インバータゲートＩ１１の出力によって、電源
側（Ｈ状態）へと駆動され始める。このため、該時刻 t
₅ から時刻 t₇ の間では、前記ＰチャネルＭＯＳトラン
ジスタＴＰ１０と前記インバータゲートＩ１１とによっ
て、前記クロック信号ＣＬＫd が立ち上げられることに
なり、立ち上がり速度が向上される。

【００６７】一方、前記ＰチャネルＭＯＳトランジスタ
ＴＰ１０を備えない従来のパルス発生回路において、本
実施例の前記クロック信号ＣＬＫd に相当する信号、即
ち前記図１３の前記クロック信号ＣＬＫd ′は、この図
２のタイムチャートで示される前記クロック信号ＣＬＫ
b とほぼ同じ波形となる。即ち、このように前記Ｐチャ
ネルＭＯＳトランジスタＴＰ１０を備えない従来のもの
の場合には、前記クロック信号ＣＬＫc が前記スレッシ
ョルド電圧Ｖ_TN以下となる前述の時刻t にて、前記クロ
ック信号ＣＬＫd ′が立ち上がり始める。又、該クロッ
ク信号ＣＬＫd′の信号立ち上がり時間は前記遅延時間t
dであり、時刻 t₅ から該遅延時間td後の時刻 t₈ に
て、前記クロック信号ＣＬＫd ′は５ボルトとなる。

【００６８】以上説明した通り、前記第１実施例によれ
ば、前記ＰチャネルＭＯＳトランジスタＴＰ１０を前記
時定数制御トランジスタとして備え、又、前記インバー
タゲートＩ１０〜Ｉ１２で構成される前記第１クロック
生成回路へと該ＰチャネルＭＯＳトランジスタＴＰ１０
による信号駆動回路を備え、更に、前記インバータゲー
トＩ１３及びＩ１４にて構成される前記第２クロック生
成回路中の信号、即ち前記クロック信号ＣＬＫe にて前
記ＰチャネルＭＯＳトランジスタＴＰ１０のオンオフを
制御することで、前記クロック信号ＣＬＫe の立ち下が
りエッジに対して前記クロック信号ＣＬＫd の立ち上が
りエッジを揃えることができている。これによって、前
記クロック信号ＣＬＫb の立ち上がりエッジに対する前
記クロック信号ＣＬＫa の立ち下がりエッジを揃えるこ
とができる。従って、このようなパルス発生回路により
生成された前記クロック信号ＣＬＫa 及びＣＬＫb を、
例えば前述のようなサンプルホールド回路の補償用トラ
ンジスタに用いることで、該サンプルホールド回路での
ホールドステップによるホールド電圧の変動を低減する
ことができる。

【００６９】図３は、本発明が適用されたパルス発生回
路の第２実施例の回路図である。

【００７０】この図３の前記第２実施例のパルス発生回
路において、前記第１クロック生成回路は、主として、
インバータゲートＩ２０〜Ｉ２３と、ＰチャネルＭＯＳ
トランジスタＴＰ２０及びＴＰ２１とにより構成されて
いる。一方、前記第２クロック生成回路は、主として、
インバータゲートＩ２４〜Ｉ２６と、ＮチャネルＭＯＳ
トランジスタＴＮ２０及びＴＮ２１によって構成されて
いる。

【００７１】本第２実施例においては、本発明の前記時
定数制御トランジスタとして用いられるものが、前記第
１クロック生成回路に備えられていると共に、前記第２
クロック生成回路にも備えられている。

【００７２】即ち、まず前記第１クロック生成回路にお
いては、前記ＰチャネルＭＯＳトランジスタＴＰ２０及
びＴＰ２１が前記時定数制御トランジスタとして用いら
れている。これらＰチャネルＭＯＳトランジスタＴＰ２
０及びＴＰ２１のオンオフは、前記第２クロック生成回
路中の信号にて制御されている。即ち、前記Ｐチャネル
ＭＯＳトランジスタＴＰ２０のオンオフは、前記第２ク
ロック生成回路中のクロック信号ＣＬＫd にて制御され
ている。又、前記ＰチャネルＭＯＳトランジスタＴＰ２
１のオンオフは、前記第２クロック生成回路中のクロッ
ク信号ＣＬＫfにて制御されている。

【００７３】一方、前記第２クロック生成回路において
は、前記ＮチャネルＭＯＳトランジスタＴＮ２０及びＴ
Ｎ２１が、前記時定数制御トランジスタとして用いられ
ている。これらＮチャネルＭＯＳトランジスタＴＮ２０
及びＴＮ２１のオンオフは、前記第１クロック生成回路
中の信号にて制御されている。即ち、前記ＮチャネルＭ
ＯＳトランジスタＴＮ２０のオンオフは、前記第１クロ
ック生成回路中のクロック信号ＣＬＫc にて制御されて
いる。又、前記ＮチャネルＭＯＳトランジスタＴＮ２１
のオンオフは、前記第１クロック生成回路中のクロック
信号ＣＬＫe にて制御されている。

【００７４】本実施例において、前記時定数制御トラン
ジスタとして用いられているこれらトランジスタＴＰ２
０、ＴＰ２１、ＴＮ２０及びＴＮ２１において、まず、
前記ＰチャネルＭＯＳトランジスタＴＰ２０と前記Ｎチ
ャネルＭＯＳトランジスタＴＮ２０とは、前記クロック
信号ＣＬＫc の立ち上がりエッジと前記クロック信号Ｃ
ＬＫd の立ち下がりエッジとのタイミングずれを低減す
るために用いられている。従って、これらＰチャネルＭ
ＯＳトランジスタＴＰ２０及びＮチャネルＭＯＳトラン
ジスタＴＮ２０は、最終的には、前記クロック信号ＣＬ
Ｋa の立ち上がりエッジと前記クロック信号ＣＬＫb の
立ち下がりエッジとのタイミングずれの低減を図るため
に用いられていることとなる。

【００７５】又、前記ＰチャネルＭＯＳトランジスタＴ
Ｐ２１と前記ＮチャネルＭＯＳトランジスタＴＮ２１と
は、前記クロック信号ＣＬＫe の立ち上がりエッジと前
記クロック信号ＣＬＫf の立ち下がりエッジとのタイミ
ングずれの低減に用いられている。即ち、最終的には、
これらＰチャネルＭＯＳトランジスタＴＰ２１とＮチャ
ネルＭＯＳトランジスタＴＮ２１とは、前記クロック信
号ＣＬＫa の立ち下がりエッジと前記クロック信号ＣＬ
Ｋb の立ち上がりエッジとのタイミングずれの低減に用
いられていることとなる。

【００７６】従って、本第２実施例においては、前記第
１クロック生成回路に備える前記時定数制御トランジス
タとして用いられる前記ＰチャネルＭＯＳトランジスタ
ＴＰ２０及びＴＰ２１と、前記第２クロック生成回路に
前記時定数制御トランジスタとして用いられる前記Ｎチ
ャネルＭＯＳトランジスタＴＮ２０及びＴＮ２１とによ
って、前記クロック信号ＣＬＫa の立ち上がりエッジと
前記クロック信号ＣＬＫb の立ち下がりエッジとのタイ
ミングずれの低減が図られると共に、更に、前記クロッ
ク信号ＣＬＫa の立ち下がりエッジと前記クロック信号
ＣＬＫb の立ち上がりエッジとのタイミングずれの低減
をも図られていることとなる。

【００７７】図４は、本発明が適用されたパルス発生回
路の第３実施例の回路図である。

【００７８】この図４の前記第３実施例のパルス発生回
路において、本発明の前記第１クロック生成回路は、主
として、インバータゲートＩ３０〜Ｉ３３によって構成
されている。一方、本発明の前記第２クロック生成回路
はインバータゲートＩ３４〜Ｉ３６によって構成されて
いる。前記インバータゲートＩ３２は、ＰチャネルＭＯ
ＳトランジスタＴＰ３０と、ＮチャネルＭＯＳトランジ
スタＴＮ３０とにより構成されている。前記インバータ
ゲートＩ３５は、ＰチャネルＭＯＳトランジスタＴＰ３
１と、ＮチャネルＭＯＳトランジスタＴＮ３１とにより
構成されている。本第３実施例においては、本発明の前
記時定数制御トランジスタは、前記ＰチャネルＭＯＳト
ランジスタＴＰ３０及びＴＰ３１と、前記ＮチャネルＭ
ＯＳトランジスタＴＮ３０及びＴＮ３１となっている。

【００７９】本第３実施例において、まず、前記Ｐチャ
ネルＭＯＳトランジスタＴＰ３０と前記ＮチャネルＭＯ
ＳトランジスタＴＮ３１とは、クロック信号ＣＬＫc の
立ち上がりエッジとクロック信号ＣＬＫd の立ち下がり
エッジとのタイミングずれの低減のために用いられてい
る。従って、これらＰチャネルＭＯＳトランジスタＴＰ
３０とＮチャネルＭＯＳトランジスタＴＮ３１とは、前
記クロック信号ＣＬＫa の立ち下がりエッジと前記クロ
ック信号ＣＬＫb の立ち上がりエッジとのタイミングず
れの低減のために用いられていることとなる。

【００８０】一方、前記ＮチャネルＭＯＳトランジスタ
ＴＮ３０と前記ＰチャネルＭＯＳトランジスタＴＰ３１
とは、前記クロック信号ＣＬＫc の立ち下がりエッジ
と、前記クロック信号ＣＬＫd の立ち上がりエッジとの
タイミングずれの低減のために用いられている。従っ
て、これらＮチャネルＭＯＳトランジスタＴＮ３０とＰ
チャネルＭＯＳトランジスタＴＰ３１とは、前記クロッ
ク信号ＣＬＫa の立ち上がりエッジと前記クロック信号
ＣＬＫb の立ち下がりエッジとタイミングずれの低減の
ために用いられていることとなる。

【００８１】図５は、前記第３実施例の論理回路図であ
る。

【００８２】この図５の論理回路は、前記図４に示した
前記第３実施例の回路図を、一部書き替えたものであ
る。即ち、前記インバータゲートＩ３２及びＩ３５を、
インバータゲートの図記号にて示したものである。

【００８３】この図５において明らかなように、前記ク
ロック信号ＣＬＫc は、前記インバータゲートＩ３１の
出力と、前記インバータゲートＩ３２の出力とによるも
のであり、これら２つの出力の衝突がある。又、前記ク
ロック信号ＣＬＫd は、前記インバータゲートＩ３４の
出力と前記インバータゲートＩ３５の出力とによるもの
であり、これら２つの出力の衝突がある。

【００８４】このため、本第３実施例においては、前記
インバータゲートＩ３２の出力インピーダンスを前記イ
ンバータゲートＩ３１の出力インピーダンスより大きく
し、前記インバータゲートＩ３２の出力駆動能力を前記
インバータゲートＩ３１の出力駆動能力より小さくして
いる。又、前記インバータゲートＩ３５の出力インピー
ダンスを前記インバータゲートＩ３４の出力インピーダ
ンスより大きくし、前記インバータゲートＩ３５の出力
駆動能力を前記インバータゲートＩ３４の出力駆動能力
より小さくするようにしている。

【００８５】以上説明した通り、本第３実施例において
は、前記第１クロック生成回路へと前記時定数制御トラ
ンジスタとして用いられる前記ＰチャネルＭＯＳトラン
ジスタＴＰ３０及び前記ＮチャネルＭＯＳトランジスタ
ＴＮ３０を備えることで、又、前記第２クロック生成回
路へと前記時定数制御トランジスタとして用いられる前
記ＰチャネルＭＯＳトランジスタＴＰ３１と前記Ｎチャ
ネルＭＯＳトランジスタＴＮ３１とを備えることで、前
記クロック信号ＣＬＫa の立ち上がりエッジと前記クロ
ック信号ＣＬＫb の立ち下がりエッジとのタイミングず
れの低減を図ると共に、更に、前記クロック信号ＣＬＫ
a の立ち下がりエッジと前記クロック信号ＣＬＫb の立
ち上がりエッジとのタイミングずれの低減をも図ること
ができている。

【００８６】

【発明の効果】以上説明した通り、本発明によれば、入
力されるクロック信号ＣＬＫから、互いに逆位相のクロ
ック信号ＣＬＫa 及びクロック信号ＣＬＫb を、インバ
ータ回路を用いながら生成出力するパルス発生回路にお
いて、前記クロック信号ＣＬＫa の立ち上がりエッジと
前記クロック信号ＣＬＫb の立ち下がりエッジとのタイ
ミングずれの低減、あるいは、前記クロック信号ＣＬＫ
a の立ち下がりエッジと前記クロック信号ＣＬＫb の立
ち上がりエッジとのタイミングずれの低減との、少なく
ともいずれか一方の低減を図ることが可能である。これ
によって、例えば、生成される前記クロック信号ＣＬＫ
a 及びＣＬＫb を前記サンプルホールド回路の補償用ト
ランジスタで用いることで、前述のようなホールドステ
ップによるホールド電圧の変動を低減することが可能で
ある。なお、本発明のパルス発生回路を、このようなサ
ンプルホールド回路の補償用トランジスタに供給するパ
ルス信号を生成するものに限定するものでないことはい
うまでもない。

【図面の簡単な説明】

【図１】本発明が適用されたパルス発生回路の第１実施
例の回路図

【図２】前記第１実施例の動作を示すタイムチャート

【図３】本発明が適用されたパルス発生回路の第２実施
例の回路図

【図４】本発明が適用されたパルス発生回路の第３実施
例の回路図

【図５】前記第３実施例を論理回路図として書き替えた
論理回路図

【図６】従来から用いられているチョッパ型コンパレー
タの回路図

【図７】従来から用いられているサンプルホールド回路
の回路図

【図８】前記チョッパ型コンパレータや前記サンプルホ
ールド回路等に用いられるスイッチング素子の回路図

【図９】前記スイッチング素子に用いられるＮチャネル
ＭＯＳトランジスタの断面図

【図１０】前記サンプルホールド回路におけるホールド
ステップを示すタイムチャート

【図１１】従来のホールドステップを低減した第１例の
サンプルホールド回路の回路図

【図１２】従来のホールドステップを低減した第２例の
サンプルホールド回路の回路図

【図１３】従来から用いられている互いに逆位相のクロ
ック信号を生成するパルス発生回路の論理回路図

【符号の説明】

Ｉ１０〜Ｉ１４、Ｉ２０〜Ｉ２６、Ｉ３０〜Ｉ３６、Ｉ
５０〜Ｉ５４、ＣＰan、ＣＰbn…インバータゲート ＴＰ１０、ＴＰ２０、ＴＰ２１、ＴＰ３０、ＴＰ３１…
ＰチャネルＭＯＳトランジスタ ＴＮ２０、ＴＮ２１、ＴＮ３０、ＴＮ３１…Ｎチャネル
ＭＯＳトランジスタ ＣＬＫ、ＣＬＫa 〜ＣＬＫf …クロック信号 ３…ゲート電極 ＳＷ、ＳＷＩn 、ＳＷＲn 、ＳＷＣan、ＳＷＣbn…スイ
ッチング素子 Ｓ…ソース端子 Ｄ…ドレイン端子 Ｇ…ゲート端子 Ｃs …浮游容量 Ａin…アナログ入力 Ｖout …アナログ出力 Ｖs …サンプルホールド電圧 ΔＶs …ホールドステップ電圧 ＶＧa …スイッチング信号 ＶＧb …スイッチング信号（前記スイッチング信号ＶＧ
a を反転させたもの） Ｃ、Ｃ１n 、Ｃ２n …ホールドコンデンサ ＣＰn …チョッパ型コンパレータ t₁ 〜 t₈ …時刻 td…インバータゲートの信号遅延時間 Ｖ_TP…インバータゲートに用いられるＰチャネルＭＯＳ
トランジスタのスレッショルド電圧 Ｖ_TN…インバータゲートに用いられるＮチャネルＭＯＳ
トランジスタのスレッショルド電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力されるクロック信号ＣＬＫから、互い
   に逆位相のクロック信号ＣＬＫa 及びクロック信号ＣＬ
   Ｋb を、インバータ回路を用いながら生成出力するパル
   ス発生回路において、 時定数制御トランジスタによる信号駆動回路を含む、前
   記クロック信号ＣＬＫa を生成する第１クロック生成回
   路と、 前記クロック信号ＣＬＫb を生成する第２クロック生成
   回路とを備え、 該第２クロック生成回路中の信号にて、前記時定数制御
   トランジスタのオンオフを制御することで、前記クロッ
   ク信号ＣＬＫa の立ち上がりエッジと前記クロック信号
   ＣＬＫb の立ち下がりエッジとのタイミングずれの低減
   と、前記クロック信号ＣＬＫa の立ち下がりエッジと前
   記クロック信号ＣＬＫb の立ち上がりエッジとのタイミ
   ングずれの低減との、少なくともいずれか一方の低減を
   図ったことを特徴とするパルス発生回路。