JPS63275100A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
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- JPS63275100A JPS63275100A JP62109497A JP10949787A JPS63275100A JP S63275100 A JPS63275100 A JP S63275100A JP 62109497 A JP62109497 A JP 62109497A JP 10949787 A JP10949787 A JP 10949787A JP S63275100 A JPS63275100 A JP S63275100A
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- JP
- Japan
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- terminal
- mesfet
- gate
- input signal
- voltage
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- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＥＳＦＥＴ （ＭＥｔａ！ −８ａｍｉｃｏ
ｎｄｕｅｔｏｒ ｐｉｅｔｄ−３ｉｊｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ） を用いた、入出力線形範囲の
広いサンプルホールド回路に関するものである。
ｎｄｕｅｔｏｒ ｐｉｅｔｄ−３ｉｊｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ） を用いた、入出力線形範囲の
広いサンプルホールド回路に関するものである。
第５図にＭＥ−８ＦＥＴで構成した従来のサンプルホー
ルド回路を示す。１はＭＥＳＦ’ＥＴ、 ２はホール
ド容量ＣＨ，３は入力信号端子、４０はゲート制御端子
、５は出力端子を示す。次にこの回路の動作について述
べる。いまｖＩＮ≧ｖＯｕｔの場合について考えるが、
Ｖ工、≦ｖｏｕｔについても同様に考えれば良い。
ルド回路を示す。１はＭＥＳＦ’ＥＴ、 ２はホール
ド容量ＣＨ，３は入力信号端子、４０はゲート制御端子
、５は出力端子を示す。次にこの回路の動作について述
べる。いまｖＩＮ≧ｖＯｕｔの場合について考えるが、
Ｖ工、≦ｖｏｕｔについても同様に考えれば良い。
ゲート電圧、
ｖｇｏ 〉ｖｏｕｔ−ｖｔｈ ””” ■の場合
、ＭＥＳＦＢＴ １のＦ’ＥＴスイッチはオン状態とな
り、入力ＶＸＮから２のホールド容量ＣＨに電荷が供給
され、ｖｏｕｔ〜ｖｘＭとなる。ここでＶｔｈはＭＢＳ
ＦＥＴ １のしきい値電圧を表わす。
、ＭＥＳＦＢＴ １のＦ’ＥＴスイッチはオン状態とな
り、入力ＶＸＮから２のホールド容量ＣＨに電荷が供給
され、ｖｏｕｔ〜ｖｘＭとなる。ここでＶｔｈはＭＢＳ
ＦＥＴ １のしきい値電圧を表わす。
次に、
■、。くｖ。ｕｔ −ｖｔｈ ・・・・・・■を満
たすゲート電圧を与えることにより、Ｍ）３８ＦＢＴ
１のＰＥＴスイッチはオフ状態とな９出力Ｖｏｕｔの電
圧は保持された状態となる。以上述べた一連の動作によ
シサンプルホールド機能を有することができる。
たすゲート電圧を与えることにより、Ｍ）３８ＦＢＴ
１のＰＥＴスイッチはオフ状態とな９出力Ｖｏｕｔの電
圧は保持された状態となる。以上述べた一連の動作によ
シサンプルホールド機能を有することができる。
第５図に例示した従来のサンプルホールド回路には次に
述べるような問題がある。ＭＢＳＦＥＴは金属−半導体
ショットキ接合により形成されているので、ゲート電圧
ｖ２゜はソースらるいはドレイン電圧（第５図の場合Ｖ
。ｕｔあるいはｖｚｍ ）に対しである程度以上電圧を
上げるとゲート・ソースあるいはゲート・ドレイン間に
流れる順方向電流工σＢあるいはＩＧＤが急激に増加す
る。ここでゲート・ソース関電流ＩＧ８は、 ＩＧ８ ” ｌＧａ０ （・ｘｐ（ｑＶ／ｎｋＴ）−１
） ”・・■と表わされる。ＩＧＩｉ。は逆方向飽和
電流、ｑは電荷、ｋはポルツマン定数、Ｔは絶対温度、
ｎはダイオード定数、■はゲート・ソース間電圧でおる
。
述べるような問題がある。ＭＢＳＦＥＴは金属−半導体
ショットキ接合により形成されているので、ゲート電圧
ｖ２゜はソースらるいはドレイン電圧（第５図の場合Ｖ
。ｕｔあるいはｖｚｍ ）に対しである程度以上電圧を
上げるとゲート・ソースあるいはゲート・ドレイン間に
流れる順方向電流工σＢあるいはＩＧＤが急激に増加す
る。ここでゲート・ソース関電流ＩＧ８は、 ＩＧ８ ” ｌＧａ０ （・ｘｐ（ｑＶ／ｎｋＴ）−１
） ”・・■と表わされる。ＩＧＩｉ。は逆方向飽和
電流、ｑは電荷、ｋはポルツマン定数、Ｔは絶対温度、
ｎはダイオード定数、■はゲート・ソース間電圧でおる
。
またゲート・ドレイン間電流ＩＧＤも０式と同様に表わ
される。
される。
したがって入力信号を高精度にサンプル・ホールドする
ためには０式で示される電流をできるだけ小さくする、
すなわらゲートの制御電圧を小さくする必要がある。一
方、ゲートに印加する電圧ｖｇ０をあまり小さくすると
、０式を満足するＶ。ｕｔの電圧が小さくなり、＼入力
のＳ幅が制限され、入出力線形範囲が小さくなるという
問題が生ずる。
ためには０式で示される電流をできるだけ小さくする、
すなわらゲートの制御電圧を小さくする必要がある。一
方、ゲートに印加する電圧ｖｇ０をあまり小さくすると
、０式を満足するＶ。ｕｔの電圧が小さくなり、＼入力
のＳ幅が制限され、入出力線形範囲が小さくなるという
問題が生ずる。
第６図にスイッテオノ時の出力応答波形のシミュレーシ
ョン結果を示す。入力は信号の伝播遅延に影響のない十
分低い周波数としＣ１ＭＨｚの三角波を与えた。ＭＥ８
ＦＥＴとし′Ｃは、試作実績のあるゲート長１ ｐｍの
ＧａＡｓ ＭＦｉ８ＦＥＴを与えた。ＭＥ８ＦＥＴのし
きい値Ｖｔｈは−０，７Ｖ、相互コンダクタンスｇｍは
約１６０ｍ５（ドレイ７−ソース間電圧ＶＤ８＝２Ｖ。
ョン結果を示す。入力は信号の伝播遅延に影響のない十
分低い周波数としＣ１ＭＨｚの三角波を与えた。ＭＥ８
ＦＥＴとし′Ｃは、試作実績のあるゲート長１ ｐｍの
ＧａＡｓ ＭＦｉ８ＦＥＴを与えた。ＭＥ８ＦＥＴのし
きい値Ｖｔｈは−０，７Ｖ、相互コンダクタンスｇｍは
約１６０ｍ５（ドレイ７−ソース間電圧ＶＤ８＝２Ｖ。
ゲート・ソース間電圧Ｖ、、 ＝ ＯＶ ）である。ま
たＭＢＳＦＥＴのチャネル幅は１００μｍ１ホールド容
ｆｃＨは１ｐＦである。第６図かられかるように、ゲー
ト制御電圧Ｖ、。＝ＯＶの場合、約０．５Ｖ以上の入力
信号は通らず歪を受ける。また、ｖｘＭ〜−０，７ｖ以
下で、ゲートからの順方向電流の影響によｐ直線性η為
らずれる。この場合、入力の正側の電圧に対して線形性
を上げるためにゲート制御電圧ｖｇｏ ｆ Ｏ，５Ｖに
上げると、ゲートからの順方向電流による影響が更に大
きくなり、Ｖ１１〜−０．２ｖ以下で非線形性が見えて
くる。従って、従来のサンプルホールド回路では約１．
’２ Ｖｐｐ以上の入力振幅に対しては線形性を確保で
きない。
たＭＢＳＦＥＴのチャネル幅は１００μｍ１ホールド容
ｆｃＨは１ｐＦである。第６図かられかるように、ゲー
ト制御電圧Ｖ、。＝ＯＶの場合、約０．５Ｖ以上の入力
信号は通らず歪を受ける。また、ｖｘＭ〜−０，７ｖ以
下で、ゲートからの順方向電流の影響によｐ直線性η為
らずれる。この場合、入力の正側の電圧に対して線形性
を上げるためにゲート制御電圧ｖｇｏ ｆ Ｏ，５Ｖに
上げると、ゲートからの順方向電流による影響が更に大
きくなり、Ｖ１１〜−０．２ｖ以下で非線形性が見えて
くる。従って、従来のサンプルホールド回路では約１．
’２ Ｖｐｐ以上の入力振幅に対しては線形性を確保で
きない。
本発明は従来の問題点を解決するサンプルホールド回路
を提供するもので、入力（ａ号追従電圧回路部、第１の
Ｍ１３８ＦＥＴおよびホールド容量回路部を備え、前記
入力信号追従電圧回路部の入力端子および前記第１のＭ
１８ＦＥＴのソース端子またはドレイン端子に入力信号
端子が接続され、前記入力信号追従電圧回路の出力端子
は前記第１のＭＥ８ＦＦｆＴのゲート端子に接続され、
φＪ記第１のＭＥ８Ｆ’ＥＴのドレイン端子またはソー
ス端子に前記ホールド容量回路部が接続されてなること
を特徴とする。
を提供するもので、入力（ａ号追従電圧回路部、第１の
Ｍ１３８ＦＥＴおよびホールド容量回路部を備え、前記
入力信号追従電圧回路部の入力端子および前記第１のＭ
１８ＦＥＴのソース端子またはドレイン端子に入力信号
端子が接続され、前記入力信号追従電圧回路の出力端子
は前記第１のＭＥ８ＦＦｆＴのゲート端子に接続され、
φＪ記第１のＭＥ８Ｆ’ＥＴのドレイン端子またはソー
ス端子に前記ホールド容量回路部が接続されてなること
を特徴とする。
本発明はサンプルホールド用ＰＥＴスイッチのゲート制
御電圧の値を入力信号に追従するように構成したことに
より、入出力線形範囲の広いサンプルホールド回路を実
現できる。以下図面にもとづき実施例について説明する
。
御電圧の値を入力信号に追従するように構成したことに
より、入出力線形範囲の広いサンプルホールド回路を実
現できる。以下図面にもとづき実施例について説明する
。
第１図に本発明のサンプルホールド回路の実施例を示す
。１．６は第１及び第２のＭＥ８ＦＢ’ｒ、 ２はホー
ルド容量ＣＨ１５は入力信号端子、４は第１のＭ３８Ｆ
ＥＴのゲートに接続されるノード、５は出力端子、７は
第２のＭＥ８ＦＢ３Ｔのゲート制御端子、８は抵抗胞、
９は電源（Ｖｓ）端子を示す。次に本発明のサンプルホ
ールド回路の実施例の動作について説明する。
。１．６は第１及び第２のＭＥ８ＦＢ’ｒ、 ２はホー
ルド容量ＣＨ１５は入力信号端子、４は第１のＭ３８Ｆ
ＥＴのゲートに接続されるノード、５は出力端子、７は
第２のＭＥ８ＦＢ３Ｔのゲート制御端子、８は抵抗胞、
９は電源（Ｖｓ）端子を示す。次に本発明のサンプルホ
ールド回路の実施例の動作について説明する。
■ｇ１≦ｖ、−ｖｔｈノ場合、第２のＭ１８ＦＢ’ｒ
６はオフ状態となり、第１のＭＢ８ＦＥＴ １のゲート
電圧は電源Ｖ、となる。ここでｖ３の値を ｖ、 （ＶＸＭ −ＶＩｈ−・・・・・０４を満足する
ように与えると、第１のＭ′Ｂ８１３Ｔ Ｉはオフ状態
となり、ホールド容量２のＣＦｌにチャージされた電荷
は保持される。
６はオフ状態となり、第１のＭＢ８ＦＥＴ １のゲート
電圧は電源Ｖ、となる。ここでｖ３の値を ｖ、 （ＶＸＭ −ＶＩｈ−・・・・・０４を満足する
ように与えると、第１のＭ′Ｂ８１３Ｔ Ｉはオフ状態
となり、ホールド容量２のＣＦｌにチャージされた電荷
は保持される。
Ｖ、、 ＞ ｖ、 −Ｖｔｈ ｏ場合、第２のＭＢ８Ｆ
ｇＴ６はオン状態となシ、第１のＭＢ８ＦＥＴ １のゲ
ート電圧はとなる。ここでＲｅは第２のＭＥＳＦＥＴ６
の等価オン抵抗を示す。またこの場合、第１のＭＢ１９
Ｆ］１３Ｔ １がオン状態となる条件は ｖｇｏ ＞ ｖｏｕｔ −ｖｔｈ ””” ■でｂ
る。従って■、■式を満足するように８の抵抗Ｒａｓ第
２のＭＥｆ８ＦＥＴ ６０−等価オ、ン抵抗Ｒｃ＞！び
一電源ｖ、の値を選ぶことにより、ＶｇＩ ＞ ｖ、
−Ｖｔｈの条件で第１のＭＩ］８ＦＢＴ １をオン状態
にでざる。いまＲ６の値を抵抗８のＲ，の値よシ十分小
さくすることによシ、第１のＭＥＳＦＥＴ １のゲート
電圧ｖｇ。
ｇＴ６はオン状態となシ、第１のＭＢ８ＦＥＴ １のゲ
ート電圧はとなる。ここでＲｅは第２のＭＥＳＦＥＴ６
の等価オン抵抗を示す。またこの場合、第１のＭＢ１９
Ｆ］１３Ｔ １がオン状態となる条件は ｖｇｏ ＞ ｖｏｕｔ −ｖｔｈ ””” ■でｂ
る。従って■、■式を満足するように８の抵抗Ｒａｓ第
２のＭＥｆ８ＦＥＴ ６０−等価オ、ン抵抗Ｒｃ＞！び
一電源ｖ、の値を選ぶことにより、ＶｇＩ ＞ ｖ、
−Ｖｔｈの条件で第１のＭＩ］８ＦＢＴ １をオン状態
にでざる。いまＲ６の値を抵抗８のＲ，の値よシ十分小
さくすることによシ、第１のＭＥＳＦＥＴ １のゲート
電圧ｖｇ。
は入力に近い値をとることができる。ナなわら入力信号
電圧が小さくなる場合、第１のＭＥＳＦＥＴ １のゲー
ト電圧ｖｇｏは、ゲートからの順方向電流が増加しない
ように下がり、また入力信号電圧が大きくなる場合％
ｖｇｏは第１のＭＢ８ＦＥＴ １０等価オン抵抗が大さ
くならないように上がる。このように入力信号電圧に追
従して常に適切なゲート電圧を与えられるので、従来よ
シ更に入出力の線形性を改善できる。
電圧が小さくなる場合、第１のＭＥＳＦＥＴ １のゲー
ト電圧ｖｇｏは、ゲートからの順方向電流が増加しない
ように下がり、また入力信号電圧が大きくなる場合％
ｖｇｏは第１のＭＢ８ＦＥＴ １０等価オン抵抗が大さ
くならないように上がる。このように入力信号電圧に追
従して常に適切なゲート電圧を与えられるので、従来よ
シ更に入出力の線形性を改善できる。
以上述べ良ように、本発明の回路は信号なす７プルする
ＦＥＴスイツデのゲート電圧を入力電圧に追従するよう
に構成したもので、ＰＥＴスイッｔのケートに一定の電
圧で与える従来のサンプルホールドとは異なる。
ＦＥＴスイツデのゲート電圧を入力電圧に追従するよう
に構成したもので、ＰＥＴスイッｔのケートに一定の電
圧で与える従来のサンプルホールドとは異なる。
第２図は前記第６図の場合と同じ条件で、本発明の回路
の出力応答をシミュレータ＝Ｊ／した特性である。ゲー
ト制御電圧ｖｇ、 ＝ ｏ ｖの場合、ｖｘＭ〜０．９
■まで線形性が確保できる。更にゲート制御電圧ｖｇ、
を０．５ｖに上げると、ｖｘＮ＝−１ｖ〜１ｖに対して
線形性が得られる。この場合、第１のＭＢ８ＦＥＴ １
のゲート電圧は入力信号に追従しているので、ゲートか
らソースおるいはドレインへの順方向ｔｆＬは小さく、
線形性への影響はない。
の出力応答をシミュレータ＝Ｊ／した特性である。ゲー
ト制御電圧ｖｇ、 ＝ ｏ ｖの場合、ｖｘＭ〜０．９
■まで線形性が確保できる。更にゲート制御電圧ｖｇ、
を０．５ｖに上げると、ｖｘＮ＝−１ｖ〜１ｖに対して
線形性が得られる。この場合、第１のＭＢ８ＦＥＴ １
のゲート電圧は入力信号に追従しているので、ゲートか
らソースおるいはドレインへの順方向ｔｆＬは小さく、
線形性への影響はない。
以上述べたように、本発明の回路によｆｉ ２ Ｖ、。
以上の入力振幅に対して線形性を確保することができる
。
。
第５図に第１図の回路の過渡応答波形のシミュレーショ
ン結果を示す。第５図からサンプルホールド動作が行な
われていることがわかる。入力信号は１００ Ｍ）ｈ
、 ０．５ Ｖ、、の正弦波ゲート電圧ｖｇ、は５００
ＭＨｚ、 −２，５〜Ｏｖのパルス信号である。この
場合、抵抗孔、；２にΩ、ホールド容量ｉｐＦ、第１及
び第２のＭＢ８ＦＥＴのチャネル幅１００μｍを与えた
。
ン結果を示す。第５図からサンプルホールド動作が行な
われていることがわかる。入力信号は１００ Ｍ）ｈ
、 ０．５ Ｖ、、の正弦波ゲート電圧ｖｇ、は５００
ＭＨｚ、 −２，５〜Ｏｖのパルス信号である。この
場合、抵抗孔、；２にΩ、ホールド容量ｉｐＦ、第１及
び第２のＭＢ８ＦＥＴのチャネル幅１００μｍを与えた
。
また電源Ｖ、＝−１，５Ｖでアシ、Ｍｌ！１８ＦＩｉ！
Ｔ Ｏデ／（（スバラメータは第６図のシミュレーショ
ンと同じものを用いた。
Ｔ Ｏデ／（（スバラメータは第６図のシミュレーショ
ンと同じものを用いた。
第４図に本発明の具体的実施例を示す。抵抗孔１、トラ
ンジスタＱ１によりソース接地増幅回路を構成しており
、サンプルホールド用クロックｖ８Ｈの振幅を増幅して
いる。トランジスタＱ２．Ｑ３、ダイオードＤ１．Ｄ２
はソースホロワを構成しており）前段の増幅した出力を
次段のトランジスタＱ４のゲートに伝達している。抵抗
Ｒ２、トランジスタＱ４．Ｑ５、容量ＣＨはサンプルホ
ールド部、抵抗Ｒ３は入力整合用の抵抗でおる。またト
ランジスタ１．Ｑ７からソースホロワを構成しておシ、
サンプルホールド出力を出力ＶＯＩ７Ｔへ伝達する喪め
のバッフ７回路である。入力ｖｚｇ側から見たインピー
ダンスは、■トランジスタＱ４の等価抵抗と抵抗Ｒ２の
直列抵抗、■トランジスタＱ５の等価抵抗とトランジス
タＱ６のゲート入力インピーダンスからなる直列抵抗、
■抵抗Ｒ３の並列抵抗となる。ここで抵抗Ｒ２は数にΩ
の′比較的大きな値を用いている。またトランジスタの
ゲート入力インピーダンスはＭΩオーダの大きい値であ
る。抵抗Ｒ３に較べて、抵抗几２及びＱ６のゲート入力
インピーダンスが大きいので整合条件を考えると入力イ
ンピーダンスはほぼ抵抗Ｒ３の値となる。
ンジスタＱ１によりソース接地増幅回路を構成しており
、サンプルホールド用クロックｖ８Ｈの振幅を増幅して
いる。トランジスタＱ２．Ｑ３、ダイオードＤ１．Ｄ２
はソースホロワを構成しており）前段の増幅した出力を
次段のトランジスタＱ４のゲートに伝達している。抵抗
Ｒ２、トランジスタＱ４．Ｑ５、容量ＣＨはサンプルホ
ールド部、抵抗Ｒ３は入力整合用の抵抗でおる。またト
ランジスタ１．Ｑ７からソースホロワを構成しておシ、
サンプルホールド出力を出力ＶＯＩ７Ｔへ伝達する喪め
のバッフ７回路である。入力ｖｚｇ側から見たインピー
ダンスは、■トランジスタＱ４の等価抵抗と抵抗Ｒ２の
直列抵抗、■トランジスタＱ５の等価抵抗とトランジス
タＱ６のゲート入力インピーダンスからなる直列抵抗、
■抵抗Ｒ３の並列抵抗となる。ここで抵抗Ｒ２は数にΩ
の′比較的大きな値を用いている。またトランジスタの
ゲート入力インピーダンスはＭΩオーダの大きい値であ
る。抵抗Ｒ３に較べて、抵抗几２及びＱ６のゲート入力
インピーダンスが大きいので整合条件を考えると入力イ
ンピーダンスはほぼ抵抗Ｒ３の値となる。
このように抵抗Ｒ３を調整することによりサンプルホー
ルド回路の入カイ／ビーダンスを容易に設定できる。こ
の回路では、ｖＢＭがノ＼イレベルのときホールド状態
、ｖＢＭがロウレベルのときサンプル状態となる。回路
のサンプルホールド動作は第１図のサンプルホールド回
路と同様である。
ルド回路の入カイ／ビーダンスを容易に設定できる。こ
の回路では、ｖＢＭがノ＼イレベルのときホールド状態
、ｖＢＭがロウレベルのときサンプル状態となる。回路
のサンプルホールド動作は第１図のサンプルホールド回
路と同様である。
以上説明したように、本発明のサンプルホールド回路は
、サンプルホールド用ＰＢＴスイツデのゲート電圧を入
力信号電圧に追従するように構成できるので、入出力線
形範囲の広いサンプルホールド回路が実現できる。この
ような特徴を有しているので、入力振幅の大きい信号な
Ａ／Ｄ変換する場合に有効な回路である。
、サンプルホールド用ＰＢＴスイツデのゲート電圧を入
力信号電圧に追従するように構成できるので、入出力線
形範囲の広いサンプルホールド回路が実現できる。この
ような特徴を有しているので、入力振幅の大きい信号な
Ａ／Ｄ変換する場合に有効な回路である。
第１図は１ｌｄＥ８ＦＦｉＴを用いた本発明の一実施例
の回路構成図、 第２図は本発明の回路の出力応答波形図、第３図は第１
図の実施例の回路の過渡応答波形図、 第４図は本発明の具体的回路例の回路構成図、第５図は
Ｍｇ８ＦＦｉＴを用いた従来のサンプルホールド回路の
回路構成図、 第６図は従来のサンプルホールド回路の出力応答波形図
である。 １ 、６・・・Ｍｇ８ＦｇＴ ２・・・ホールド容量 ３・・・入力信号端子 ４・・・第１のＭＩｉｆ８Ｐｊｌ）Ｔのゲートに接続さ
れるノード５・・・出力端子 ７・・・第２のＭｇ８ＦＦｉＴのゲートナＪ／ｆｐ端子
８・・・抵抗 ９・・・電源
の回路構成図、 第２図は本発明の回路の出力応答波形図、第３図は第１
図の実施例の回路の過渡応答波形図、 第４図は本発明の具体的回路例の回路構成図、第５図は
Ｍｇ８ＦＦｉＴを用いた従来のサンプルホールド回路の
回路構成図、 第６図は従来のサンプルホールド回路の出力応答波形図
である。 １ 、６・・・Ｍｇ８ＦｇＴ ２・・・ホールド容量 ３・・・入力信号端子 ４・・・第１のＭＩｉｆ８Ｐｊｌ）Ｔのゲートに接続さ
れるノード５・・・出力端子 ７・・・第２のＭｇ８ＦＦｉＴのゲートナＪ／ｆｐ端子
８・・・抵抗 ９・・・電源
Claims (3)
- （１）入力信号追従電圧回路部、第１のＭＥＳＦＥＴお
よびホールド容量回路部を備え、 前記入力信号追従電圧回路部の入力端子および前記第１
のＭＥＳＦＥＴのソース端子またはドレイン端子に入力
信号端子が接続され、 前記入力信号追従電圧回路の出力端子は前記第１のＭＥ
ＳＦＥＴのゲート端子に接続され、前記第１のＭＥＳＦ
ＥＴのドレイン端子またはソース端子に前記ホールド容
量回路部が接続されてなる ことを特徴とするサンプルホールド回路。 - （２）前記入力信号追従電圧回路部は第１の抵抗と第２
のＭＥＳＦＥＴからなり、 前記第２のＭＥＳＦＥＴのゲート端子はゲート制御電圧
端子に接続され、 前記第２のＭＥＳＦＥＴのソース端子は前記第１の抵抗
と前記第１のＭＥＳＦＥＴのゲート端子に接続され、 前記第２のＭＥＳＦＥＴのドレイン端子は前記第１のＭ
ＥＳＦＥＴのソース端子またはドレイン端子に接続され
てなる ことを特徴とする特許請求の範囲第１項記載のサンプル
ホールド回路。 - （３）前記入力信号追従電圧回路部は第１の抵抗と第２
の抵抗および第２のＭＥＳＦＥＴからなり、前記第２の
ＭＥＳＦＥＴのゲート端子はゲート制御電圧端子に接続
され、 前記第２のＭＥＳＦＥＴのソース端子は前記第１の抵抗
と前記第１のＭＥＳＦＥＴのゲート端子に接続され、 前記第２のＭＥＳＦＥＴのドレイン端子は前記第１のＭ
ＥＳＦＥＴのソース端子またはドレイン端子と入力整合
用の前記第２の抵抗に接続されてなることを特徴とする
特許請求の範囲第１項記載のサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62109497A JPS63275100A (ja) | 1987-05-01 | 1987-05-01 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62109497A JPS63275100A (ja) | 1987-05-01 | 1987-05-01 | サンプルホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275100A true JPS63275100A (ja) | 1988-11-11 |
Family
ID=14511754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62109497A Pending JPS63275100A (ja) | 1987-05-01 | 1987-05-01 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180094855A (ko) * | 2015-12-16 | 2018-08-24 | 소니 주식회사 | 샘플 홀드 회로, 및 표시 장치 |
| EP3866339A1 (en) * | 2020-02-17 | 2021-08-18 | Socionext Inc. | Sampling switch circuits |
-
1987
- 1987-05-01 JP JP62109497A patent/JPS63275100A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP3866339A1 (en) * | 2020-02-17 | 2021-08-18 | Socionext Inc. | Sampling switch circuits |
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