KR20220113376A - 데이터 수집 방법, 장치, 디바이스 및 저장매체 - Google Patents

데이터 수집 방법, 장치, 디바이스 및 저장매체 Download PDF

Info

Publication number
KR20220113376A
KR20220113376A KR1020227018586A KR20227018586A KR20220113376A KR 20220113376 A KR20220113376 A KR 20220113376A KR 1020227018586 A KR1020227018586 A KR 1020227018586A KR 20227018586 A KR20227018586 A KR 20227018586A KR 20220113376 A KR20220113376 A KR 20220113376A
Authority
KR
South Korea
Prior art keywords
data
storage flag
data collection
clock
count value
Prior art date
Application number
KR1020227018586A
Other languages
English (en)
Inventor
진저우 두
샤오리앙 공
안웬 후
롱 웬
Original Assignee
지티이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지티이 코포레이션 filed Critical 지티이 코포레이션
Publication of KR20220113376A publication Critical patent/KR20220113376A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B1/0475—Circuits with means for limiting noise, interference or distortion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B2001/0408—Circuits with power amplifiers
    • H04B2001/0425—Circuits with power amplifiers with linearisation using predistortion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B2001/0408—Circuits with power amplifiers
    • H04B2001/0433—Circuits with power amplifiers with linearisation using feedback

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Amplifiers (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)
  • Dc Digital Transmission (AREA)
  • Transmitters (AREA)
  • Magnetic Resonance Imaging Apparatus (AREA)

Abstract

본 출원은 데이터 수집 방법, 데이터 수집 장치, 데이터 수집 디바이스 및 저장매체를 제안한다. 상기 데이터 수집 방법은, 제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하는 단계; 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하는 단계; 상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하는 단계를 포함하며, 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.

Description

데이터 수집 방법, 장치, 디바이스 및 저장매체
본 출원은 통신 분야에 관한 것으로서, 구체적으로는 데이터 수집 방법, 장치, 디바이스 및 저장매체에 관한 것이다.
현재, 전력증폭기는 무선 통신 시스템 분야에 광범위하게 응용되고 있으며, 전력증폭기는 자신의 물리적인 특성으로 인해 입력 신호에 대해 비선형 왜곡 특성을 지니기 때문에, 선형으로 증폭되는 출력 신호를 획득하기 위해서는 반드시 전력증폭기의 입력 신호에 대해 비선형 보상을 수행하여야 하며, 현재 가장 상용되는 기술이 바로 디지털 전치왜곡 기술이다. 디지털 전치왜곡 기술은 전력증폭기의 비선형 왜곡을 상쇄하여 전력증폭기의 효율을 높이기 위해, 전력증폭기의 입력측에서 입력신호에 대해 전력증폭기의 왜곡 특성과 반대인 전치왜곡 처리를 수행하는 기술이다. 그러나, 종래의 디지털 전치왜곡 기술은 대체로 다운링크 데이터와 피드백 데이터의 클럭 도메인이 동일한 경우만 지원하므로, 적용 범위가 비교적 좁다.
첫 번째 양상에서, 본 출원의 실시예는 데이터 수집 방법을 제공하며, 이는,
제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하는 단계;
제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그인 제2 저장 플래그를 획득하는 단계;
상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하는 단계를 포함하며, 여기서, 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.
두 번째 양상에서, 본 출원의 실시예는 데이터 수집 장치를 제공하며, 이는
제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하도록 구성되는 제1 획득 모듈;
제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그인 제2 저장 플래그를 획득하도록 구성되는 제2 획득 모듈;
상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하도록 구성되는 진동 방지 처리 모듈;
상기 제3 저장 플래그에 따라, 제2 데이터를 수집하도록 구성되는 제1 수집 모듈을 포함하며, 여기서, 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.
세 번째 양상에서, 본 출원의 실시예는 데이터 수집 디바이스를 제공하며, 이는 메모리와 프로세서를 포함하고, 상기 메모리에 컴퓨터 프로그램이 저장되며, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시 첫 번째 양상의 본 출원의 실시예가 제공하는 데이터 수집 방법을 구현한다.
네 번째 양상에서, 본 출원의 실시예는 저장매체를 제공하며, 상기 저장매체에 컴퓨터 프로그램이 저장되고, 상기 컴퓨터 프로그램은 프로세서에 의해 실행 시 첫 번째 양상의 본 출원의 실시예가 제공하는 데이터 수집 방법을 구현한다.
도 1은 본 출원의 실시예가 제공하는 데이터 수집 방법을 응용한 시스템 아키텍처도이다.
도 2는 본 출원의 실시예가 제공하는 데이터 수집 방법의 일종의 흐름도이다.
도 3은 본 출원의 실시예가 제공하는 데이터 수집 방법의 다른 흐름도이다.
도 4는 본 출원의 실시예가 제공하는 일종의 다운링크에서 피드백까지의 진동 방지 처리 설명도이다.
도 5는 본 출원의 실시예가 제공하는 다른 다운링크에서 피드백까지의 진동 방지 처리 설명도이다.
도 6은 본 출원의 실시예가 제공하는 데이터 수집 장치의 구조 설명도이다.
도 7은 본 출원의 실시예가 제공하는 데이터 수집 디바이스의 구조 설명도이다.
본 출원의 실시예가 제공하는 데이터 수집 방법은 도 1에 도시된 시스템에 적용될 수 있다. 상기 시스템은 디지털 전치왜곡 처리장치(10), 전력증폭기(11), 안테나(12), 디지털 신호처리기(13) 및 데이터 수집 디바이스(14) 등을 포함한다. 디지털 전치왜곡 처리장치(10)는 다운링크 데이터에 대해 전치왜곡 처리를 수행하여, 전치왜곡 처리 후의 다운링크 데이터를 전력증폭기(11)로 전송하도록 구성된다. 전력증폭기(11)는 전치왜곡 처리 후의 다운링크 데이터에 대해 전력 증폭을 수행하여, 전력이 증폭된 후의 출력 데이터를 획득하고, 출력 데이터를 안테나(12)로 전송하여, 안테나(12)를 통해 전력이 증폭된 후의 데이터를 송신한다. 데이터 수집 디바이스(14)는 다운링크 데이터와 피드백 데이터(상기 피드백 데이터는 전력증폭기(11)의 출력 데이터임)를 수집하여, 수집된 다운링크 데이터와 피드백 데이터를 디지털 신호 처리기(13)로 전송하여 계산을 수행함으로써, 디지털 전치왜곡 처리장치(10) 중의 디지털 전치왜곡 연결 리스트(linked list)를 획득한다. 일부 실시방식에서, 데이터 수집 디바이스(14)는 또한 다운링크 데이터와 반사 데이터(상기 반사 데이터는 안테나(12)로부터 반사되어 돌아온 데이터임)를 수집하여, 수집된 다운링크 데이터와 피드백 데이터, 및 수집된 다운링크 데이터와 반사 데이터를 디지털 신호 처리기(13)로 전송함으로써, 전력증폭기(11)의 정재파비(standing wave ratio)를 계산할 수도 있다.
본 출원의 목적, 기술방안과 장점을 더욱 명확히 이해할 수 있도록, 이하 본문에서 첨부도면을 결합하여 본 출원의 실시예에 대해 상세히 설명하고자 한다. 충돌이 없는 한, 본 출원의 실시예 및 실시예 중의 특징은 서로 임의의 조합이 가능하다.
설명해두어야 할 점으로, 하기의 방법 실시예의 실행 주체는 데이터 수집 장치일 수 있으며, 상기 장치는 소프트웨어, 하드웨어 또는 소프트웨어와 하드웨어의 결합 방식을 통해 데이터 수집 디바이스의 일부 또는 전부로 구현될 수 있다. 하기 방법 실시예는 실행 주체가 데이터 수집 디바이스인 경우를 예로 들어 설명한다.
도 2는 본 출원의 실시예가 제공하는 데이터 수집 방법의 흐름도이다. 본 실시예에서 다루는 것은 데이터 수집 디바이스가 데이터를 수집하는 방법의 구체적인 과정이다. 도 2에 도시된 바와 같이, 상기 데이터 수집 방법은 이하 S101 내지 S103을 포함할 수 있다.
S101: 제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하는 단계.
제1 저장 플래그는 사전에 제1 데이터를 수집하기 위해 구성되며, 제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 것이다. 현재 데이터 수집 유형이 디지털 전치왜곡 데이터 수집으로 구성된 경우를 예로 들면, 데이터 수집 디바이스는 목표 채널의 다운링크 데이터와 피드백 데이터를 수집해야 한다. 이때, 제1 데이터는 다운링크 데이터일 수 있고, 하기의 제2 데이터는 피드백 데이터일 수 있다. 물론, 멀티채널 시나리오의 경우, 데이터 수집 디바이스는 채널 스위칭 장치를 통해 각각의 채널의 스위칭을 구현하고, 스위칭 후의 채널의 다운링크 데이터와 피드백 데이터를 수집할 수 있다. 목표 채널에 대하여, 다운링크 데이터의 초기 수집 조건을 만족 시, 제1 저장 플래그에 도달하였는지 여부에 따라 다운링크 데이터를 수집할지 여부를 결정하는 것이 더 필요하다. 제1 저장 플래그에 도달한 경우, 다운링크 데이터를 수집하여 저장을 시작하고, 제1 저장 플래그에 도달하지 못한 경우, 다운링크 데이터를 수집하지 않고, 제1 저장 플래그에 도달한 후에 다시 다운링크 데이터의 수집 및 저장을 수행한다. 상기 초기 수집 조건은 다운링크 데이터 수집을 제어하기 위한 심볼 수준의 데이터 수집 레벨이 높고, 현재 다운링크 데이터에 대응되는 전력 레벨의 우선순위가 이전 캐시 레지스터에 저장된 데이터에 대응되는 전력 레벨의 우선순위보다 높은 경우이며, 이와 같이 하면 데이터 수집 디바이스가 수집한 다운링크 데이터에 대응되는 전력 레벨이 높음을 보장할 수 있다.
S102: 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 제2 저장 플래그를 획득하는 단계, 상기 제2 저장 플래그는 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그이다.
제1 데이터 수집 클럭은 제1 데이터의 수집을 제어하기 위한 것이고, 제2 데이터 수집 클럭은 제2 데이터의 수집을 제어하기 위한 것이다. 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적이기 때문에, 매회 데이터 수집 과정에서, 제1 저장 플래그가 클럭을 크로싱한 후 획득되는 제2 저장 플래그에 변화가 발생할 가능성이 있다. 클럭을 크로싱한 후 획득된 제2 저장 플래그로 제2 데이터 수집을 수행할 경우, 매회 제1 저장 플래그를 기초로 수집된 제1 데이터와 제2 저장 플래그를 기초로 수집된 제2 데이터의 딜레이가 달라질 수 있다. 따라서, 제2 저장 플래그에 대해 진동 방지 처리를 수행할 필요가 있다.
S103: 상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하는 단계, 여기서 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.
제3 저장 플래그는 제2 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 것이다. 계속해서 현재 데이터 수집 유형이 디지털 전치왜곡 데이터 수집으로 구성되는 경우를 예로 들면, 이때, 제2 데이터는 피드백 데이터일 수 있다. 다시 말해, 데이터 수집 디바이스는 제3 저장 플래그에 도달하였는지 여부에 따라 피드백 데이터를 수집할지 여부를 결정해야 한다. 제3 저장 플래그에 도달한 경우, 피드백 데이터를 수집하여 저장을 시작하고, 제3 저장 플래그에 도달하지 못한 경우, 피드백 데이터를 수집하지 않고, 제3 저장 플래그에 도달한 후에 다시 피드백 데이터의 수집 및 저장을 수행한다. 데이터 수집 디바이스는 제2 저장 플래그에 대해 진동 방지 처리를 한 후 제3 저장 플래그를 획득하며, 상기 제3 저장 플래그가 데이터 수집 디바이스가 매회 수집하는 피드백 데이터와 제1 저장 플래그를 기초로 수집되는 다운링크 데이터 사이의 딜레이를 변경 없이 유지시킨다는 것을 이해할 수 있을 것이다. 일부 실시방식에서, 제2 저장 플래그에 대해 진동 방지 처리를 수행하는 과정은, 제3 저장 플래그를 제2 저장 플래그에서 먼 위치에 설치하여, 매회 제3 저장 플래그를 기초로 수집되는 피드백 데이터와 다운링크 데이터 사이의 딜레이가 불변함을 유지하도록 보장하는 것일 수 있다.
상기 데이터 수집 디바이스는 또한 전력증폭기의 정재파비 검출 과정 중 관련된 데이터를 수집함으로써, 전력증폭기에 대한 정재파비 검출을 구현할 수도 있다. 정재파비 검출 데이터 수집 과정에서, 먼저 다운링크 데이터와 피드백 데이터를 수집한 다음, 다운링크 데이터와 반사 데이터를 수집할 수 있으며, 상기 다운링크 데이터와 피드백 데이터, 및 다운링크 데이터와 반사 데이터의 수집을 모두 완료해야만 한 번의 정재파비 검출 데이터 수집 과정이 완료된다. 물론, 한 번의 정재파비 검출 데이터 수집 과정에서, 먼저 다운링크 데이터와 반사 데이터를 수집한 다음, 다운링크 데이터와 피드백 데이터를 수집할 수도 있으며, 본 출원의 실시예는 이에 대해 한정하지 않는다. 현재 데이터 수집 유형이 정재파비 검출 데이터 수집으로 구성된 경우, 다운링크 데이터와 피드백 데이터의 수집 과정에 관하여 상기 S101 내지 S103의 구체적인 과정을 참조할 수 있다. 이하 다운링크 데이터와 반사 데이터의 수집 과정을 더 소개하며, 상기 응용 시나리오에서, 상기 제1 데이터는 다운링크 데이터이고, 제2 데이터는 반사 데이터이며, 상기 데이터 수집 방법은 다음과 같이 S101a 내지 S103a를 포함한다.
S101a: 다운링크 데이터의 제1 저장 플래그를 획득하는 단계.
제1 저장 플래그는 다운링크 데이터를 수집하기 위해 사전 구성되며, 다운링크 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 것이다.
S102a: 다운링크 데이터 수집 클럭과 반사 데이터 수집 클럭이 비동기적일 때, 다운링크 데이터 수집 클럭과 반사 데이터 수집 클럭에 따라 제2 저장 플래그를 획득하는 단계.
제2 저장 플래그는 제1 저장 플래그가 다운링크 데이터 수집 클럭으로부터 반사 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그이다.
S103a: 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 제3 저장 플래그에 따라 반사 데이터를 수집하는 단계, 여기서, 매회 수집된 다운링크 데이터와 반사 데이터 사이의 딜레이는 불변함을 유지한다.
제3 저장 플래그는 반사 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 것이다. 다시 말해, 데이터 수집 디바이스는 제3 저장 플래그에 도달하였는지 여부에 따라 반사 데이터를 수집할지 여부를 결정해야 한다. 제3 저장 플래그에 도달한 경우, 반사 데이터를 수집하여 저장을 시작하며, 제3 저장 플래그에 도달하지 못한 경우, 반사 데이터를 수집하지 않고, 제3 저장 플래그에 도달한 후에 다시 반사 데이터의 수집 및 저장을 수행한다. 데이터 수집 디바이스는 제2 저장 플래그에 대해 진동 방지 처리를 한 후 제3 저장 플래그를 획득하며, 상기 제3 저장 플래그가 데이터 수집 디바이스가 매회 수집하는 반사 데이터와 제1 저장 플래그를 기초로 수집되는 다운링크 데이터 사이의 딜레이를 변경 없이 유지시킨다는 것을 이해할 수 있을 것이다. 일부 실시방식에서, 제2 저장 플래그에 대해 진동 방지 처리를 수행하는 과정은, 제3 저장 플래그를 제2 저장 플래그에서 먼 위치에 설치하여, 매회 제3 저장 플래그를 기초로 수집되는 반사 데이터와 다운링크 데이터 사이의 딜레이가 불변함을 유지하도록 보장하는 것일 수 있다.
본 출원의 실시예가 제공하는 데이터 수집 방법을 이용하여 제1 저장 플래그를 획득하고, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭에 따라, 제1 저장 플래그가 제1 데이터 수집 클럭으로부터 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그인 제2 저장 플래그를 획득하며, 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 및 제3 저장 플래그에 따라, 제2 데이터를 수집할 수 있으며, 여기서, 매회 수집되는 제1 데이터와 제2 데이터 사이의 딜레이는 불변함을 유지한다. 데이터 수집 디바이스가 클럭 도메인을 크로싱한 후의 제2 저장 플래그를 획득한 후, 제2 저장 플래그에 대해 진동 방지 처리를 수행할 수 있기 때문에, 매회 데이터를 수집 시, 진동 방지 처리를 거친 후 획득된 제3 저장 플래그를 기초로 수집되는 제2 데이터와 제1 저장 플래그를 기초로 수집되는 제1 데이터 사이의 딜레이가 불변함을 유지하므로, 즉, 디지털 전치왜곡 데이터 수집 과정에서, 본 출원의 실시예가 제공하는 방법은 다운링크 데이터와 피드백 데이터의 클럭 도메인이 다른 경우에 적용할 수 있으며, 이에 따라 데이터 수집 디바이스의 응용 범위가 확대된다. 또한, 데이터 수집 디바이스가 디지털 신호 처리기로 전송하는 다운링크 데이터와 피드백 데이터 사이의 딜레이가 불변함을 유지하므로, 디지털 신호 처리기의 계산 복잡도가 단순해지고, 디지털 신호 처리기의 계산 결과의 정확성 역시 향상된다.
실제 응용 시, 카운터를 설정하는 방식을 통해, 데이터 수집 디바이스가 매회 수집하는 제1 데이터와 제2 데이터 사이의 딜레이가 불변함을 유지하도록 할 수 있다. 이러한 응용 시나리오에 대하여, 카운터를 구성할 필요가 있으며, 하기의 실시예는 카운터의 구성 과정을 소개한다. 상기 실시예를 기초로 하여, 일부 실시방식에서 도 3에 도시된 바와 같이, 상기 S101 이전에, 상기 데이터 수집 방법은 이하 단계를 더 포함할 수 있다:
S201: 제1 데이터에 대응되는 제1 샘플링 레이트, 및 제2 데이터에 대응되는 제2 샘플링 레이트를 획득하는 단계.
S202: 상기 제1 샘플링 레이트와 상기 제2 샘플링 레이트에 따라, 제1 카운터의 제1 카운팅 주기와 상기 제1 카운팅 주기 내의 카운트값, 및 제2 카운터의 제2 카운팅 주기와 상기 제2 카운팅 주기 내의 카운트값을 구성하는 단계, 여기서 상기 제1 카운팅 주기와 상기 제2 카운팅 주기에 대응되는 시간 길이는 동일하게 한다.
제1 카운터는 제1 카운팅 주기 내에서 순환 카운트하고, 제2 카운터는 제2 카운팅 주기 내에서 순환 카운트한다. 제1 카운터의 제1 카운팅 주기가 n으로 설정된 경우, 제1 카운팅 주기 내의 카운트값은 0부터 카운트를 시작하여 n-1까지 순환 카운트한다. 제1 카운터의 제1 카운팅 주기가 m으로 설정된 경우, 제1 카운팅 주기 내의 카운트값은 0부터 카운트를 시작하여 m-1까지 순환 카운트한다. 일부 실시방식에서, 데이터 수집 디바이스는 제1 샘플링 레이트와 제2 샘플링 레이트 사이의 비율에 따라, 제1 카운터의 제1 카운팅 주기와 제2 카운터의 제2 카운팅 주기를 구성할 수 있다. 예를 들어, 제1 샘플링 레이트와 제2 샘플링 레이트 사이의 비율이 1:2인 경우, 제1 카운터의 제1 카운팅 주기를 1로 구성하고, 제1 카운팅 주기 내의 카운트값은 0으로 구성하며, 즉, 제1 카운터는 0으로 순환 카운트를 수행한다. 이와 동시에, 제2 카운터의 제2 카운팅 주기를 2로 구성하고, 제2 카운팅 주기 내의 카운트값은 0과 1로 구성할 수 있으며, 즉, 제2 카운터는 0, 1로 순환 카운트를 수행한다. 이때, 비록 제1 카운터의 제1 카운팅 주기와 제2 카운터의 제2 카운팅 주기가 다르나, 제1 카운팅 주기와 제2 카운팅 주기에 대응되는 실제 시간 길이가 같도록 보장함으로써, 매회 제1 카운터의 동일한 카운트값을 기초로 제1 데이터를 수집하고, 매회 제2 카운터의 동일한 카운트값을 기초로 제2 데이터를 수집 시, 제1 데이터를 수집하기 위한 카운트값과 제2 데이터를 수집하기 위한 카운트값 사이의 딜레이가 고정된 것임을 보장해야 한다.
제1 카운터와 제2 카운터의 구성이 완료되고, 제1 데이터의 초기 수집 조건(이 초기 수집 조건은 제1 데이터 수집을 제어하기 위한 심볼 수준의 데이터 수집 레벨이 높고, 현재 제1 데이터에 대응되는 전력 레벨의 우선순위가 이전 캐시 레지스터에 저장된 데이터에 대응되는 전력 레벨의 우선순위보다 높은 경우임)을 만족한 후, 제1 카운터가 사전 설정된 카운트값(상기 사전 설정된 카운트값은 제1 데이터가 수집 및 저장되기 시작하는 카운트값임)까지 카운트 시, 즉, 제1 저장 플래그에 도달 시, 데이터 수집 디바이스는 제1 데이터의 수집 및 저장을 시작한다. 제1 저장 플래그는 클럭을 크로싱한 후 제2 저장 플래그로 변화되며, 제2 저장 플래그는 제2 카운터의 어떤 카운트값에 대응된다. 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적이기 때문에, 매회 클럭 도메인을 크로싱한 후의 제2 저장 플래그에 대응되는 카운트값에 변화가 발생할 수 있다. 클럭 도메인을 크로싱한 후의 제2 저장 플래그에 대응되는 카운트값을 기초로 제2 데이터를 수집한다면, 매회 수집되는 제1 데이터와 제2 데이터 사이의 딜레이가 고정되지 않아, 매회 수집되는 제1 데이터와 제2 데이터 사이에 위상 진동이 존재할 가능성이 있다. 따라서, 제2 저장 플래그에 대해 진동 방지 처리를 수행해야 한다.
구체적으로, 일부 실시방식에서, 상기 S103 중 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하는 과정은, 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그가 제2 카운터의 사전 설정된 진동 범위 내의 카운트값에 대응 시, 상기 제2 저장 플래그를 상기 제2 카운팅 주기 내의 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값에 대응되는 위치로 조정하여 제3 저장 플래그를 획득하는 것일 수 있다.
상기 제2 카운터의 진동 범위는 제1 데이터 수집 클럭, 제2 데이터 수집 클럭 및 제1 저장 플래그에 대응되는 카운트값과 관련이 있으며, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭의 비동기적인 차이가 클수록, 제2 카운터의 진동 범위가 커지므로, 이때 제2 카운터의 진동 범위를 약간 더 크게 설정할 수 있고, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭의 비동기적인 차이가 작을수록, 제2 카운터의 진동 범위가 좀 더 작아질 수 있으며, 이때 제2 카운터의 진동 범위를 약간 작게 설정할 수 있음을 이해할 수 있을 것이다. 이와 같이 하면, 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그가 제2 카운터의 진동 범위 내의 카운트값에 대응 시, 데이터 수집 디바이스가 제2 저장 플래그를 제2 카운팅 주기 내의 진동 범위 밖에 위치한 어느 하나의 카운트값에 대응되는 위치로 조정하여 제3 저장 플래그를 획득할 수 있다.
예시적으로, 제1 데이터는 다운링크 데이터이고, 제2 데이터는 피드백 데이터인 경우를 예로 들고, 도 4에 도시된 바와 같은 다운링크로부터 피드백까지의 진동 방지 처리 설명도를 예로 들어 상기 제2 저장 플래그에 대한 진동 방지 처리 과정을 소개한다.
도 4 중의 다운링크 클럭은 다운링크 데이터 수집을 제어하기 위한 클럭이고, 피드백 클럭은 피드백 데이터 수집을 제어하기 위한 클럭이며, 데이터 수집 디바이스는 다운링크 데이터에 대응되는 샘플링 레이트와 피드백 데이터에 대응되는 샘플링 레이트 사이의 비율에 따라, 다운링크 위상 카운터(다운링크 위상 카운터는 제1 카운터임)의 제1 카운팅 주기와 제1 카운팅 주기 내의 카운트값, 및 피드백 진동 방지 카운터(피드백 진동 방지 카운터는 제2 카운터임)의 제2 카운팅 주기와 제2 카운팅 주기 내의 카운트값을 구성한다. 다운링크 위상 카운터의 제1 카운팅 주기를 4로 구성하면, 즉, 4개의 카운트값을 주기로 순환 카운트를 수행하며, 이 4개의 카운트값은 각각 0, 1, 2, 3이다. 피드백 진동 방지 카운터의 제2 카운팅 주기를 8로 구성하면, 즉, 8개의 카운트값을 주기로 순환 카운트하며, 이 8개의 카운트값은 각각 0, 1, 2, 3, 4, 5, 6, 7이다. 이와 동시에, 제1 카운팅 주기(즉, 도 4 중의 다운링크 위상 카운터의 카운팅 주기)와 제2 카운팅 주기(즉, 도 4 중의 피드백 진동 방지 카운터의 카운팅 주기)에 대응되는 실제 시간 길이가 동일하도록 보장한다.
이어서, 다운링크 위상 카운터가 0까지 카운트 시 제1 저장 플래그(즉, 도 4 중의 다운링크 데이터 저장 시작 플래그)에 도달한다고 가정하면, 즉, 다운링크 데이터의 수집 및 저장을 시작한다. 이와 동시에 다운링크 클럭, 피드백 클럭 및 제1 저장 플래그에 대응되는 카운트값을 기초로 구성되는 피드백 진동 방지 카운터의 진동 범위가 0, 1, 2라고 가정하면, 제1차 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그는 피드백 진동 방지 카운터의 카운트값 1에 대응된다. 제2차 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그는 피드백 진동 방지 카운터의 카운트값 0에 대응된다. 제3차 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그(즉, 도 4 중의 진동 방지 전, 다운링크 저장 플래그가 클럭을 크로싱하여 도달한 피드백)는 피드백 진동 방지 카운터의 카운트값 2에 대응된다. 다시 말해, 다운링크 클럭과 피드백 클럭이 비동기적이므로, 매회 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득되는 제2 저장 플래그의 피드백 진동 방지 카운터에 대응되는 카운트값에 변화가 발생할 가능성이 있다(즉, 도 4 중의 진동 방지 전의 다운링크 저장 플래그가 클럭을 크로싱하여 도달한 피드백에 대응되는 카운트값에 변화가 발생할 수 있다). 제2 저장 플래그에 대응되는 카운트값이 피드백 진동 방지 카운터의 진동 범위 내에 포함되는 경우, 데이터 수집 디바이스는 제2 저장 플래그를 피드백 진동 방지 카운터의 진동 범위 밖의 어느 하나의 카운트값에 대응되는 위치로 조정할 수 있으며, 예를 들어 카운트값 6에 대응되는 위치로 조정하여, 제3 저장 플래그(즉, 도 4 중의 진동 방지 후, 클럭을 크로싱하여 도달한 피드백의 저장 시작 플래그, 상기 저장 시작 플래그는 피드백 진동 방지 카운터의 카운트값 6에 대응됨)를 획득한다. 물론, 카운트값 3, 4, 5에 대응되는 위치로 조정할 수도 있다. 이와 같이 하면, 매회 데이터를 수집 시, 데이터 수집 디바이스가 제1 저장 플래그에 대응되는 카운트값 "0"을 기초로 다운링크 데이터를 수집하고, 제3 저장 플래그에 대응되는 카운트값 "6"을 기초로 피드백 데이터를 수집하며, 수집된 다운링크 데이터와 피드백 데이터 사이의 딜레이는 불변함을 유지한다(즉, 도 5 중 다운링크에서 피드백으로의 클럭 크로싱 딜레이는 모두 t1이다).
물론, 현재 데이터 수집 유형이 정재파비 검출 데이터 수집으로 구성되는 응용 시나리오에 대하여, 다운링크 데이터와 반사 데이터의 수집 과정에서, 반사 데이터를 수집하기 위한 제2 저장 플래그의 진동 방지 처리 과정은 상기 피드백 데이터를 수집하기 위한 제2 저장 플래그의 진동 방지 처리 과정을 참조하면 되므로, 본 실시예는 여기서는 중복 설명을 생략한다.
다른 일부 실시방식에서, 상기 S103 중 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하는 과정은, 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그가 제2 카운터의 사전 설정된 진동 범위 밖의 제1 카운트값에 대응 시, 상기 제2 저장 플래그에 대응되는 제1 카운트값을 상기 진동 범위 내의 어느 하나의 카운트값인 제2 카운트값으로 수정하고; 상기 제2 카운트값을 카운트 시작점으로 하여, 상기 제2 카운터를 재카운트하고, 상기 제2 저장 플래그를 제3 카운트값에 대응되는 위치로 조정하여, 제3 저장 플래그를 획득하는 것일 수 있으며, 상기 제3 카운트값은 재카운트한 후의 제2 카운팅 주기 내에 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값이다.
구체적으로, 상기 제2 카운터의 진동 범위는 제1 데이터 수집 클럭, 제2 데이터 수집 클럭 및 제1 저장 플래그에 대응되는 카운트값과 관련이 있으며, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭의 비동기적 차이가 클수록, 제2 카운터의 진동 범위가 커지므로, 이때 제2 카운터의 진동 범위를 약간 더 크게 설정할 수 있고, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭의 비동기적 차이가 작을수록, 제2 카운터의 진동 범위가 좀 더 작아질 수 있으며, 이때 제2 카운터의 진동 범위를 약간 작게 설정할 수 있음을 이해할 수 있을 것이다. 제2 저장 플래그가 제2 카운터의 진동 범위 밖의 제1 카운트값에 대응 시, 장시간의 누적에 따라, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭의 위상 편차가 갈수록 커지는 것으로 판단하여, 제2 카운터의 카운트값에 대해 비트를 설정하고, 클럭을 크로싱한 후 획득되는 제2 저장 플래그에 대응되는 카운트값이 제2 카운터의 진동 범위 내에 포함되도록 하여야 한다.
예시적으로, 제1 데이터는 다운링크 데이터이고, 제2 데이터는 피드백 데이터인 경우를 예로 들고, 도 5에 도시된 바와 같은 다운링크에서 피드백까지의 진동 방지 처리 설명도를 예로 들어 상기 제2 저장 플래그에 대한 진동 방지 처리 과정을 소개한다.
도 5 중의 다운링크 클럭은 다운링크 데이터 수집을 제어하기 위한 클럭이고, 피드백 클럭은 피드백 데이터 수집을 제어하기 위한 클럭이며, 데이터 수집 디바이스는 다운링크 데이터에 대응되는 샘플링 레이트와 피드백 데이터에 대응되는 샘플링 레이트 사이의 비율에 따라, 다운링크 위상 카운터(다운링크 위상 카운터는 제1 카운터임)의 제1 카운팅 주기와 제1 카운팅 주기 내의 카운트값, 및 피드백 진동 방지 카운터(피드백 진동 방지 카운터는 제2 카운터임)의 제2 카운팅 주기와 제2 카운팅 주기 내의 카운트값을 구성한다. 다운링크 위상 카운터의 제1 카운팅 주기를 4로 구성하면, 즉, 4개의 카운트값을 주기로 순환 카운트를 수행할 경우, 이 4개의 카운트값은 각각 0, 1, 2, 3이다. 피드백 진동 방지 카운터의 제2 카운팅 주기를 8로 구성하면, 즉, 8개의 카운트값을 주기로 순환 카운트를 수행할 경우, 이 8개의 카운트값은 각각 0, 1, 2, 3, 4, 5, 6, 7이다. 이와 동시에, 제1 카운팅 주기(즉, 도 5 중의 다운링크 위상 카운터의 카운팅 주기)와 제2 카운팅 주기(즉, 도 5 중의 피드백 진동 방지 카운터의 카운팅 주기)에 대응되는 실제 시간 길이가 동일하도록 보장한다.
이어서, 다운링크 위상 카운터가 0까지 카운트 시, 제1 저장 플래그(즉, 도 5 중의 다운링크 데이터 저장 시작 플래그)에 도달한다고 가정하면, 다운링크 데이터의 수집 및 저장을 시작한다. 이와 동시에 다운링크 클럭, 피드백 클럭 및 제1 저장 플래그에 대응되는 카운트값을 기초로 구성되는 제2 카운터의 진동 범위가 0, 1, 2라고 가정하면, 제1차 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득한 제2 저장 플래그(즉, 도 5 중의 진동 방지 전, 다운링크 저장 플래그가 클럭을 크로싱하여 도달한 피드백)는 피드백 진동 방지 카운터의 카운트값 1에 대응된다. 제2차 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그는 피드백 진동 방지 카운터의 카운트값 3에 대응된다. 다시 말해, 제2차 데이터 수집 과정에서, 제1 저장 플래그가 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그의 피드백 진동 방지 카운터에 대응되는 카운트값은 피드백 진동 방지 카운터의 진동 범위 밖에 위치한다. 이때, 피드백 진동 방지 카운터의 카운트값에 대해 비트 설정을 수행하여야 하며, 제2 저장 플래그에 대응되는 피드백 진동 방지 카운터의 카운트값 "3"을 피드백 진동 방지 카운터의 진동 범위 내의 어느 하나의 카운트값으로 조정할 수 있다. 일부 실시방식에서, 피드백 진동 방지 카운터의 진동 범위 내의 중간 위치의 카운트값을 사용하여 비트 설정을 수행할 수 있으며, 예를 들어, 제2 저장 플래그에 대응되는 피드백 진동 방지 카운터의 카운트값 "3"을 카운트값 "1"로 조정하고, 카운트값 "1"을 카운트 시작점으로 하여, 피드백 진동 방지 카운터를 재카운트할 수 있다. 도 5에 도시된 바와 같이, 제2차 데이터 수집 과정에서, 카운트값 "1"을 카운트 시작점으로 하여 재카운트하며, 이와 같이 하면, 피드백 진동 방지 카운터의 카운트값 "3" 이후의 카운트값은 2이다. 피드백 진동 방지 카운터의 카운트값에 대해 비트 설정을 수행한 후, 재카운트 후의 피드백 진동 방지 카운팅 주기 내에서 하나의 카운트값을 임의로 피드백 데이터 수집을 시작하는 카운트값으로서 선택하고, 상기 카운트값에 대응되는 위치를 제3 저장 플래그(즉, 도 5 중의 진동 방지 후, 클럭을 크로싱하여 도달한 피드백의 저장 시작 플래그)로 삼는다. 예를 들어, 카운트값 "6"에 대응되는 위치를 제3 저장 플래그로 선택하고, 상기 위치로 후속되는 제3차 데이터 수집, 제4차 데이터 수집 등을 수행한다. 물론, 재카운트 후의 카운트값 "3", "4", "5"에 대응되는 위치를 제3 저장 플래그로 선택할 수도 있으며, 본 실시예는 이에 대해 한정하지 않는다. 이와 같이 하면, 후속되는 데이터 수집 시, 데이터 수집 디바이스가 제1 저장 플래그에 대응되는 카운트값 "0"을 기초로 다운링크 데이터를 수집하고, 제3 저장 플래그에 대응되는 카운트값 "6"을 기초로 피드백 데이터를 수집하며, 수집된 다운링크 데이터와 피드백 데이터 사이의 딜레이는 불변함을 유지한다(즉, 도 5 중 제3차 데이터 수집과 제4차 데이터 수집 과정에서, 다운링크로부터 피드백으로의 클럭 크로싱 딜레이는 모두 t3이고, 제1차 데이터 수집 과정 중의 다운링크로부터 피드백으로의 클럭 크로싱 딜레이는 t1이고, 제2차 데이터 수집 과정 중의 다운링크로부터 피드백으로의 클럭 크로싱 딜레이는 t2이며, 피드백 진동 방지 카운터의 카운트값에 대해 비트 설정을 수행하기 때문에, t1과 t2는 서로 같지 않다).
물론, 현재 데이터 수집 유형이 정재파비 검출 데이터 수집으로 구성된 응용 시나리오에 대하여, 다운링크 데이터와 반사 데이터의 수집 과정에서, 반사 데이터를 수집하기 위한 제2 저장 플래그의 진동 방지 처리 과정은 상기 피드백 데이터를 수집하기 위한 제2 저장 플래그의 진동 방지 처리 과정을 참조하면 되므로, 본 실시예는 여기서는 중복 설명을 생략한다.
본 실시예에서, 데이터 수집 디바이스는 제1 카운터와 제2 카운터의 추가 설치를 통하여, 및 제1 데이터에 대응되는 샘플링 레이트와 제2 데이터에 대응되는 샘플링 레이트에 따라, 제1 카운터와 제2 카운터를 구성하여, 제1 카운터와 제2 카운터를 기초로 제2 저장 플래그에 대한 진동 방지 처리를 구현할 수 있어, 데이터 수집 디바이스의 회로가 단순화되며, 하드웨어 논리 리소스가 절약된다. 또한, 데이터 수집 디바이스는 클럭 도메인을 크로싱한 후 획득된 제2 저장 플래그의 각기 다른 진동 상황에 대해, 대응되는 진동 처리 방식을 사용하여 제2 저장 플래그에 대해 진동 처리를 수행할 수 있어 진동 처리의 유연성이 향상되며, 나아가 데이터 수집 디바이스의 응용 범위가 더욱 확장된다.
수집된 제1 데이터와 제2 데이터가 매칭될 수 있도록 하기 위하여, 상기 실시예를 기초로, 일부 실시방식에서 상기 S101 이후, 상기 데이터 수집 방법은 상기 제1 저장 플래그에 대해 딜레이 처리를 수행하는 단계를 더 포함하며, 여기서, 딜레이되는 시간 길이는 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이와 관련이 있다.
딜레이 후의 제1 저장 플래그를 획득한 후, 데이터 수집 디바이스는 제1 데이터 수집 클럭과 제2 데이터 수집 클럭에 따라, 딜레이 후의 제1 저장 플래그가 클럭 도메인을 크로싱한 후의 저장 플래그를 획득한 다음, 클럭 도메인을 크로싱한 후의 저장 플래그에 대해 진동 방지 처리를 수행하고, 진동 방지 처리 후의 저장 플래그를 기초로 제2 데이터를 수집한다.
일부 실시방식에서, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 동기적일 때, 데이터 수집 디바이스는 딜레이 처리 후의 제1 저장 플래그에 따라 제2 데이터를 수집할 수 있다.
본 실시예에서, 데이터 수집 디바이스는 또한 제1 저장 플래그에 대해서도 딜레이 처리를 수행할 수 있으며, 최종적으로 수집된 제2 데이터와 제1 데이터가 매칭될 수 있도록 함으로써 데이터 수집의 정밀도를 향상시킬 수 있다. 이밖에, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 동기적인 시나리오에 대해서도 데이터 수집 디바이스는 데이터 수집을 수행할 수 있으며, 이에 따라 데이터 수집 디바이스의 적용 범위가 더욱 향상된다.
또한, 본 출원의 실시예가 제공하는 데이터 수집 방법은, 데이터 수집 디바이스가 디지털 전치왜곡 데이터 수집을 구현할 수 있을 뿐만 아니라, 정재파비 검출 데이터 수집을 구현할 수도 있으며, 리소스가 거의 증가되지 않는 상황에서, 디지털 전치왜곡 데이터 수집과 벡터 정재파비 검출 데이터 수집을 비교적 양호하게 통일시킬 수 있어, 데이터 수집 디바이스의 기능이 강화되며, 즉, 데이터 수집 디바이스의 적용 범위가 한층 더 향상된다.
당업계의 기술자의 이해를 돕기 위하여, 이하 먼저 현재 데이터 수집 유형이 디지털 전치왜곡 데이터 수집으로 구성된 경우를 예로 들어 소개하며, 이때 제1 데이터는 다운링크 데이터이고, 제2 데이터는 피드백 데이터이다.
먼저, 데이터 수집 응용 시나리오에 따라 관련 파라미터를 구성하며, 구체적으로는 아래와 같다:
1) 현재 데이터 수집 유형을 디지털 전치왜곡 데이터 수집으로 구성하며, 즉, 다운링크 데이터와 피드백 데이터를 수집한다.
2) 수집해야 할 채널과 전력 레벨 번호에 따라, 현재 데이터 수집 채널 번호, 및 각 전력 레벨 데이터의 우선순위를 구성하며, 채널 번호의 구성을 완료한 후, 데이터 수집 디바이스는 구성된 채널 번호에 따라 채널 스위칭 장치를 통해 수집해야 할 채널을 선택할 수 있다.
3) 다운링크 샘플링 레이트와 피드백 샘플링 레이트의 비율에 따라, 다운링크 위상 카운터와 피드백 진동 방지 카운터를 구성하며, 구성을 완료한 후, 데이터 수집 디바이스는 다운링크 위상 카운터와 피드백 진동 방지 카운터의 구성값을 주기 순환 카운트로 하여, 구성된 다운링크 위상 카운터와 피드백 진동 방지 카운터의 카운트 주기가 나타내는 실제 시간 길이가 반드시 동일하도록 요구함으로써, 매회 수집된 다운링크 데이터와 피드백 데이터의 딜레이가 일정하게 유지되도록 보장한다.
이어서, 데이터 수집 요청을 개시하여 데이터 수집 준비 상태로 진입한다. 데이터 수집 준비 상태로 진입한 후, 심볼 수준의 데이터 수집 레벨이 높고 현재 다운링크 데이터에 대응되는 전력 레벨의 우선순위가 이전 캐시 레지스터에 저장된 데이터에 대응되는 전력 레벨의 우선순위보다 높을 때, 데이터 수집 상태로 진입하며; 그렇지 않을 경우 심볼 수준의 데이터 수집 레벨이 높고 현재 다운링크 데이터에 대응되는 전력 레벨의 우선순위가 이전 캐시 레지스터에 저장된 데이터에 대응되는 전력 레벨의 우선순위보다 높아질 때까지 줄곧 대기한다.
데이터 수집 상태로 진입한 후, 다운링크 위상 카운터가 사전 설정된 카운트값에 도달한 후(예를 들어 카운트값 "0"), 다운링크 데이터의 수집과 저장을 시작하며, 그렇지 않을 경우, 다운링크 위상 카운터가 사전 설정된 카운트값에 도달할 때까지 줄곧 대기한다.
다운링크 데이터 저장이 시작된 후, 먼저 다운링크 데이터의 제1 저장 플래그에 대해 딜레이를 수행한다(딜레이 길이는 설정 가능하며, 일부 실시방식에서, 딜레이 길이를 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이로 구성할 수 있다). 이어서, 다운링크 데이터와 피드백 데이터의 클럭이 완전히 동일한 경우(즉, 2개의 클럭의 주파수와 위상이 동일한 경우), 딜레이 후의 제1 저장 플래그를 피드백 데이터의 수집 및 저장 시작 플래그로 하여, 즉시 피드백 데이터의 저장을 시작한다. 다운링크 데이터와 피드백 데이터의 클럭이 비동기일 때, 딜레이 후의 제1 저장 플래그가 클럭 도메인을 크로싱한 후의 저장 플래그를 획득하고, 클럭 도메인을 크로싱한 후의 저장 플래그에 대해 진동 방지 처리를 수행하여, 진동 방지 처리 후의 저장 플래그를 피드백 데이터의 수집 및 저장 시작 플래그로 삼는다. 구체적인 진동 방지 처리는 상기 실시예의 구체적인 과정을 참조하면 되므로, 본 실시예는 여기서는 중복 설명을 생략한다.
더 이어서, 다운링크 데이터와 피드백 데이터를 수집 및 저장한 후, 일정한 판단 준칙(예를 들어 피크값 유효성, 레벨의 일치성, 연속 소신호 등)에 따라, 이번에 수집된 데이터의 유효성을 판단하여, 이번에 캐시 레지스터에 저장된 데이터를 보존해야 하는지 여부를 결정할 수 있다. 유효성 판단이 통과된 경우, 이번에 캐시 레지스터에 저장된 데이터를 보존함과 동시에 캐시 레지스터의 전력 레벨 우선순위를 현재 수집된 데이터의 전력 레벨 우선순위로 업데이트할 수 있다. 후속으로 캐시 레지스터의 전력 레벨보다 우선순위가 더 높은 데이터가 도착해야만 데이터를 재수집하여 이전 캐시 레지스터에 저장된 데이터를 덮어쓸 수 있으며, 그렇지 않을 경우, 캐시 레지스터 중의 데이터는 다음 데이터 수집 요청이 재개시되지 않는 한 영원히 덮어쓸 수 없다는 점을 이해할 수 있을 것이다. 유효성 판단이 통과되지 못한 경우, 이번 캐시 레지스터에 저장된 데이터를 포기함과 동시에, 캐시 레지스터의 전력 레벨 우선순위를 최저로 강등시킬 수 있으며, 이후 캐시 레지스터의 전력 레벨 우선순위보다 높은 데이터가 도착 시, 바로 데이터 수집을 시작할 수 있다. 다운링크 데이터와 피드백 데이터에 대해 캐시 레지스터를 각각 설정할 수 있다는 점을 이해하여야 한다.
데이터 수집 중지 요청을 수신한 후, 데이터 수집을 중지한다. 데이터 수집 디바이스는 또한 기타 채널 중의 다운링크 데이터 및 피드백 데이터의 수집을 수행하도록, 채널 스위칭 장치를 통해 기타 채널로 스위칭될 수도 있다.
이어서, 현재 데이터 수집 유형이 정재파비 검출 데이터 수집으로 구성된 경우를 예로 들어 소개한다. 이때 먼저 다운링크 데이터와 피드백 데이터를 수집한 다음, 다운링크 데이터와 반사 데이터를 수집할 수 있으며, 다운링크 데이터와 피드백 데이터, 및 다운링크 데이터와 반사 데이터의 수집이 완료되어야 비로소 한 번의 완전한 정재파비 검출 데이터 수집으로 간주된다. 다운링크 데이터와 피드백 데이터를 수집 시, 제1 데이터는 다운링크 데이터이고, 제2 데이터는 피드백 데이터이며; 다운링크 데이터와 반사 데이터를 수집 시, 제1 데이터는 다운링크 데이터이고, 제2 데이터는 반사 데이터이다. 다운링크 데이터와 피드백 데이터의 수집 과정은 상기 디지털 전치왜곡 데이터 수집 과정을 참조할 수 있으며, 이하 다운링크 데이터와 반사 데이터의 수집 과정을 구체적으로 소개한다.
먼저, 데이터 수집 응용 시나리오에 따라 관련 파라미터를 구성하며, 구체적으로는 아래와 같다:
1) 현재 데이터 수집 유형을 정재파비 검출 데이터 수집으로 구성하며, 즉, 다운링크 데이터와 반사 데이터를 수집한다.
2) 수집해야 할 채널과 전력 레벨 번호에 따라, 현재 데이터 수집 채널 번호, 및 각 전력 레벨 데이터의 우선순위를 구성하며, 채널 번호의 구성을 완료한 후, 데이터 수집 디바이스는 구성된 채널 번호에 따라 채널 스위칭 장치를 통해 수집해야 할 채널을 선택할 수 있다.
3) 다운링크 샘플링 레이트와 반사 샘플링 레이트의 비율에 따라, 다운링크 위상 카운터와 반사 진동 방지 카운터를 구성하며, 구성을 완료한 후, 데이터 수집 디바이스는 다운링크 위상 카운터와 반사 진동 방지 카운터의 구성값을 주기 순환 카운트로 하여, 구성된 다운링크 위상 카운터와 반사 진동 방지 카운터의 카운트 주기가 나타내는 실제 시간 길이가 반드시 동일하도록 요구함으로써, 매회 수집된 다운링크 데이터와 반사 데이터의 딜레이가 일정하게 유지되도록 보장한다.
이어서, 데이터 수집 요청을 개시하여 데이터 수집 준비 상태로 진입한다. 데이터 수집 준비 상태로 진입한 후, 심볼 수준의 데이터 수집 레벨이 높고 현재 다운링크 데이터에 대응되는 전력 레벨의 우선순위가 이전 캐시 레지스터에 저장된 데이터에 대응되는 전력 레벨의 우선순위보다 높을 때, 데이터 수집 상태로 진입하며; 그렇지 않을 경우 심볼 수준의 데이터 수집 레벨이 높고 현재 다운링크 데이터에 대응되는 전력 레벨의 우선순위가 이전 캐시 레지스터에 저장된 데이터에 대응되는 전력 레벨의 우선순위보다 높아질 때까지 줄곧 대기한다.
데이터 수집 상태로 진입한 후, 다운링크 위상 카운터가 사전 설정된 카운트값에 도달한 후(예를 들어 카운트값 "0"), 다운링크 데이터의 수집과 저장을 시작하며, 그렇지 않을 경우, 다운링크 위상 카운터가 사전 설정된 카운트값에 도달할 때까지 줄곧 대기한다.
다운링크 데이터 저장이 시작된 후, 먼저 다운링크 데이터의 제1 저장 플래그에 대해 딜레이를 수행한다(딜레이 길이는 설정 가능하며, 일부 실시방식에서, 딜레이 길이를 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이로 구성할 수 있다). 이어서, 다운링크 데이터와 반사 데이터의 클럭이 완전히 동일한 경우(즉, 2개의 클럭의 주파수와 위상이 동일한 경우), 딜레이 후의 제1 저장 플래그를 반사 데이터의 수집 및 저장 시작 플래그로 하여, 즉시 반사 데이터의 저장을 시작한다. 다운링크 데이터와 반사 데이터의 클럭이 비동기적일 때, 딜레이 후의 제1 저장 플래그가 클럭 도메인을 크로싱한 후의 저장 플래그를 획득하고, 클럭 도메인을 크로싱한 후의 저장 플래그에 대해 진동 방지 처리를 수행하여, 진동 방지 처리 후의 저장 플래그를 반사 데이터의 수집 및 저장 시작 플래그로 삼는다. 구체적인 진동 방지 처리는 상기 실시예의 구체적인 과정을 참조하면 되므로, 본 실시예는 여기서는 중복 설명을 생략한다.
더 이어서, 다운링크 데이터와 반사 데이터를 수집 및 저장한 후, 일정한 판단 준칙(예를 들어 피크값 유효성, 레벨의 일치성, 연속 소신호 등)에 따라, 이번에 수집된 데이터의 유효성을 판단하여, 이번에 캐시 레지스터에 저장된 데이터를 보존해야 하는지 여부를 결정할 수 있다. 유효성 판단이 통과된 경우, 이번에 캐시 레지스터에 저장된 데이터를 보존함과 동시에 캐시 레지스터의 전력 레벨 우선순위를 현재 수집된 데이터의 전력 레벨 우선순위로 업데이트할 수 있다. 후속으로 캐시 레지스터의 전력 레벨보다 우선순위가 더 높은 데이터가 도착해야만 데이터를 재수집하여 이전 캐시 레지스터에 저장된 데이터를 덮어쓸 수 있으며, 그렇지 않을 경우, 캐시 레지스터 중의 데이터는 다음 데이터 수집 요청이 재개시되지 않는 한 영원히 덮어쓸 수 없다는 점을 이해할 수 있을 것이다. 유효성 판단이 통과되지 못한 경우, 이번 캐시 레지스터에 저장된 데이터를 포기함과 동시에, 캐시 레지스터의 전력 레벨 우선순위를 최저로 강등시킬 수 있으며, 후속으로 캐시 레지스터의 전력 레벨 우선순위보다 높은 데이터가 도착하면 바로 데이터 수집을 시작할 수 있다. 다운링크 데이터와 피드백 데이터에 대해 캐시 레지스터를 각각 설정할 수 있다는 점을 이해하여야 한다.
데이터 수집 중지 요청을 수신한 후, 데이터 수집을 중지한다. 데이터 수집 디바이스는 또한 기타 채널 중의 다운링크 데이터 및 반사 데이터의 수집을 수행하도록 채널 스위칭 장치를 통해 기타 채널로 스위칭될 수도 있다.
본 실시예에서, 데이터 수집 디바이스는 디지털 전치왜곡 데이터 수집을 구현할 수 있을 뿐만 아니라, 정재파비 검출 데이터 수집을 구현할 수도 있으며, 리소스가 거의 증가되지 않는 상황에서, 디지털 전치왜곡 데이터 수집과 벡터 정재파비 검출 데이터 수집을 비교적 양호하게 통일시킬 수 있어, 데이터 수집 디바이스의 기능이 강화되며, 즉, 데이터 수집 디바이스의 적용 범위가 한층 더 향상된다. 또한, 클럭이 비동기적일 때, 클럭 크로싱 후의 저장 시작 플래그에 대해 진동 방지 처리를 수행함으로써, 수집된 다운링크 데이터와 피드백 데이터 사이의 딜레이가 불변함을 유지하고, 수집된 다운링크 데이터와 반사 데이터 사이의 딜레이가 불변함을 유지하도록 할 수 있어, 데이터 수집 디바이스의 응용 범위가 확대되고, 디지털 신호 처리기의 계산 복잡도가 단순해질 수 있을 뿐만 아니라, 디지털 신호 처리기의 계산 결과의 정확성 역시 향상된다.
도 6은 본 출원의 실시예가 제공하는 데이터 수집 장치의 구조 설명도이다. 도6에 도시된 바와 같이, 상기 장치는 제1 획득 모듈(20), 제2 획득 모듈(21), 진동 방지 처리 모듈(22) 및 제1 수집 모듈(23)을 포함할 수 있다.
구체적으로, 제1 획득 모듈(20)은 제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하도록 구성되고;
제2 획득 모듈(21)은 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그인 제2 저장 플래그를 획득하도록 구성되며;
진동 방지 처리 모듈(22)은 상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하도록 구성되고;
제1 수집 모듈(23)은 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하도록 구성되며, 여기서 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.
본 출원의 실시예가 제공하는 데이터 수집 장치를 이용하여, 제1 저장 플래그를 획득하고, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭에 따라, 제1 저장 플래그가 제1 데이터 수집 클럭으로부터 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하고, 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하며, 및 제3 저장 플래그에 따라, 제2 데이터를 수집할 수 있으며, 여기서, 매회 수집되는 제1 데이터와 제2 데이터 사이의 딜레이는 불변함을 유지한다. 데이터 수집 디바이스가 클럭 도메인을 크로싱한 후의 제2 저장 플래그를 획득한 후, 제2 저장 플래그에 대해 진동 방지 처리를 수행할 수 있기 때문에, 매회 데이터를 수집 시, 진동 방지 처리 후 획득된 제3 저장 플래그에 기초하여 수집된 제2 데이터와 제1 저장 플래그에 기초하여 수집된 제1 데이터의 딜레이가 불변함을 유지할 수 있어, 즉, 디지털 전치왜곡 데이터 수집 과정에서, 본 출원의 실시예가 제공하는 방법은 다운링크 데이터와 피드백 데이터의 클럭 도메인이 다른 경우에 적용할 수 있으며, 이에 따라 데이터 수집 디바이스의 응용 범위가 확대된다. 또한, 데이터 수집 디바이스가 디지털 신호 처리기로 전송하는 다운링크 데이터와 피드백 데이터 사이의 딜레이가 불변함을 유지하므로, 디지털 신호 처리기의 계산 복잡도가 단순해지고, 디지털 신호 처리기의 계산 결과의 정확성 역시 향상된다.
상기 실시예를 기초로, 일부 실시방식에서, 상기 데이터 수집 장치는, 제3 획득 모듈과 구성 모듈을 더 포함한다.
구체적으로, 제3 획득 모듈은 제1 획득 모듈(20)이 제1 저장 플래그를 획득하기 전, 제1 데이터에 대응되는 제1 샘플링 레이트, 및 제2 데이터에 대응되는 제2 샘플링 레이트를 획득하도록 구성되고; 구성 모듈은 상기 제1 샘플링 레이트와 상기 제2 샘플링 레이트에 따라, 제1 카운터의 제1 카운팅 주기와 상기 제1 카운팅 주기 내의 카운트값, 및 제2 카운터의 제2 카운팅 주기와 상기 제2 카운팅 주기 내의 카운트값을 구성하도록 구성되며, 상기 제1 카운팅 주기와 상기 제2 카운팅 주기에 대응되는 시간 길이는 동일하다.
상기 실시예를 기초로, 일부 실시방식에서, 진동 방지 처리 모듈(22)은 상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 내의 카운트값에 대응 시, 상기 제2 저장 플래그를 상기 제2 카운팅 주기 내에서 상기 진동 범위 밖의 어느 하나의 카운트값에 대응되는 위치로 조정하여, 제3 저장 플래그를 획득하도록 구성된다.
상기 실시예를 기초로, 일부 실시방식에서, 진동 방지 처리 모듈(22)은 상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 내의 제1 카운트값에 대응 시, 상기 제2 저장 플래그에 대응되는 제1 카운트값을 상기 진동 범위 내의 어느 하나의 카운트값인 제2 카운트값으로 수정하고; 상기 제2 카운트값을 카운트 시작점으로 하여, 상기 제2 카운터를 재카운트하고, 상기 제2 저장 플래그를 재카운트 후의 제2 카운팅 주기 내에서 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값인 제3 카운트값에 대응되는 위치로 조정하여, 제3 저장 플래그를 획득하도록 구성된다.
상기 실시예를 기초로, 일부 실시방식에서, 상기 데이터 수집 장치는 딜레이 처리 모듈을 더 포함한다.
구체적으로, 딜레이 처리 모듈은 제1 획득 모듈(20)이 제1 저장 플래그를 획득한 후, 상기 제1 저장 플래그에 대해 딜레이 처리를 수행하도록 구성되며, 여기서, 딜레이되는 시간 길이는 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이와 관련이 있다.
상기 실시예를 기초로, 일부 실시방식에서, 상기 데이터 수집 장치는, 제2 수집 모듈을 더 포함하며, 제2 수집 모듈은 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 동기적일 때, 딜레이 처리 후의 상기 제1 저장 플래그에 따라 제2 데이터를 수집하도록 구성된다.
일부 실시방식에서, 현재 데이터 수집 유형이 디지털 전치왜곡 데이터 수집으로 구성된 경우, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이다.
일부 실시방식에서, 현재 데이터 유형이 정재파비 검출 데이터 수집으로 구성된 경우, 다운링크 데이터와 피드백 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이며; 다운링크 데이터와 송신 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 송신 데이터이다.
본 출원의 실시예는 데이터 수집 디바이스를 더 제공하며, 그 구조도는 도 7에 도시된 바와 같을 수 있다. 상기 데이터 수집 디바이스는 시스템 버스를 통해 연결되는 프로세서와 메모리를 포함한다. 상기 프로세서는 계산 및 제어 능력을 제공하며, 상기 메모리에 컴퓨터 프로그램이 저장된다. 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시 본 출원의 실시예의 데이터 수집 방법을 구현한다.
당업계의 기술자라면 도 7에 도시된 구조가 단지 본 출원의 방안과 관련된 일부 구조의 블록도일뿐, 본 출원 방안에 응용되는 디바이스에 대한 한정을 구성하는 것이 아님을 이해할 수 있을 것이며, 본 출원 방안이 응용되는 디바이스는 도면에 도시된 것보다 더 많거나 더 적은 부재를 포함하거나, 또는 일부 부재를 조합하거나, 또는 상이한 부재의 배치를 가질 수 있다.
본 출원의 실시예는 메모리와 프로세서를 포함하는 데이터 수집 디바이스를 더 제공하며, 상기 메모리에 컴퓨터 프로그램이 저장되고, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시 이하 단계를 구현한다:
제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하는 단계;
제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하는 단계;
상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하는 단계를 포함하며, 여기서 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.
일부 실시방식에서, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시, 제1 데이터에 대응되는 제1 샘플링 레이트, 및 제2 데이터에 대응되는 제2 샘플링 레이트를 획득하는 단계; 상기 제1 샘플링 레이트와 상기 제2 샘플링 레이트에 따라, 제1 카운터의 제1 카운팅 주기와 상기 제1 카운팅 주기 내의 카운트값, 및 제2 카운터의 제2 카운팅 주기와 상기 제2 카운팅 주기 내의 카운트값을 구성하는 단계를 더 구현하며, 상기 제1 카운팅 주기와 상기 제2 카운팅 주기에 대응되는 시간 길이는 동일하다.
일부 실시방식에서, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시, 상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 내의 카운트값에 대응 시, 상기 제2 저장 플래그를 상기 제2 카운팅 주기 내의 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값에 대응되는 위치로 조정하여 제3 저장 플래그를 획득하는 단계를 더 구현한다.
일부 실시방식에서, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시, 상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 밖의 제1 카운트값에 대응 시, 상기 제2 저장 플래그에 대응되는 제1 카운트값을 상기 진동 범위 내의 어느 하나의 카운트값인 제2 카운트값으로 수정하고; 상기 제2 카운트값을 카운트 시작점으로 하여, 상기 제2 카운터를 재카운트하고, 상기 제2 저장 플래그를 제3 카운트값에 대응되는 위치로 조정하여, 제3 저장 플래그를 획득하는 단계를 더 구현하며, 상기 제3 카운트값은 재카운트한 후의 제2 카운팅 주기 내에 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값이다.
일부 실시방식에서, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시, 상기 제1 저장 플래그에 대해 딜레이 처리를 수행하는 단계를 더 구현하며, 여기서, 딜레이되는 시간 길이는 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이와 관련이 있다.
일부 실시방식에서, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 동기적일 때, 딜레이 처리 후의 상기 저장 플래그에 따라 제2 데이터를 수집하는 단계를 더 구현한다.
일부 실시방식에서, 현재 데이터 수집 유형이 디지털 전치왜곡 수집 데이터로 구성된 경우, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이다.
일부 실시방식에서, 현재 데이터 수집 유형이 정재파비 검출 데이터 수집으로 구성된 경우, 다운링크 데이터와 피드백 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이며, 다운링크 데이터와 송신 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 송신 데이터이다.
본 출원의 실시예는 컴퓨터 프로그램이 저장되는 컴퓨터 가독 저장매체를 더 제공하며, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시 이하 단계를 구현한다:
제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하는 단계;
제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하는 단계;
상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하는 단계를 포함하며, 여기서 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지한다.
일부 실시방식에서, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시, 제1 데이터에 대응되는 제1 샘플링 레이트, 및 제2 데이터에 대응되는 제2 샘플링 레이트를 획득하는 단계; 상기 제1 샘플링 레이트와 상기 제2 샘플링 레이트에 따라, 제1 카운터의 제1 카운팅 주기와 상기 제1 카운팅 주기 내의 카운트값, 및 제2 카운터의 제2 카운팅 주기와 상기 제2 카운팅 주기 내의 카운트값을 구성하는 단계를 더 구현하며, 상기 제1 카운팅 주기와 상기 제2 카운팅 주기에 대응되는 시간 길이는 동일하다.
일부 실시방식에서, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시, 상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 내의 카운트값에 대응 시, 상기 제2 저장 플래그를 상기 제2 카운팅 주기 내의 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값에 대응되는 위치로 조정하여 제3 저장 플래그를 획득하는 단계를 더 구현한다.
일부 실시방식에서, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시, 제2 저장 플래그가 제2 카운터의 사전 설정된 진동 범위 밖의 제1 카운트값에 대응 시, 상기 제2 저장 플래그에 대응되는 제1 카운트값을 상기 진동 범위 내의 어느 하나의 카운트값인 제2 카운트값으로 수정하고; 상기 제2 카운트값을 카운트 시작점으로 하여, 상기 제2 카운터를 재카운트하고, 상기 제2 저장 플래그를 제3 카운트값에 대응되는 위치로 조정하여, 제3 저장 플래그를 획득하는 단계를 더 구현하며, 상기 제3 카운트값은 재카운트한 후의 제2 카운팅 주기 내에 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값이다.
일부 실시방식에서, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시, 상기 제1 저장 플래그에 대해 딜레이 처리를 수행하는 단계를 더 구현하며, 여기서, 딜레이되는 시간 길이는 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이와 관련이 있다.
일부 실시방식에서, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 동기적일 때, 딜레이 처리 후의 상기 제1 저장 플래그에 따라 제2 데이터를 수집하는 단계를 더 구현한다.
일부 실시방식에서, 현재 데이터 수집 유형이 디지털 전치왜곡 수집 데이터로 구성된 경우, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이다.
일부 실시방식에서, 현재 데이터 수집 유형이 정재파비 검출 데이터 수집으로 구성된 경우, 다운링크 데이터와 피드백 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이며, 다운링크 데이터와 송신 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 송신 데이터이다.
상기 실시예에서 제공하는 데이터 수집 장치, 디바이스 및 저장매체는 본 출원의 실시예가 제공하는 데이터 수집 방법을 실행할 수 있으며, 상기 방법의 실행에 상응하는 기능 모듈과 유익한 효과를 구비한다. 상기 실시예에서 상세히 설명하지 않은 기술적인 세부 내용은 본 출원의 실시예가 제공하는 데이터 수집 방법에 관한 설명을 참고할 수 있다.
이상의 상기 설명은 단지 본 출원의 예시적인 실시예일뿐이며, 본 출원의 보호범위를 한정하기 위한 것이 아니다.
일반적으로, 본 출원의 실시예는 하드웨어(예를 들어 전용회로), 소프트웨어, 또는 이들의 조합을 통해 구현될 수 있다. 예를 들어, 일부 양상은 하드웨어에 구현될 수 있고, 다른 양상은 컨트롤러, 마이크로프로세서 또는 기타 컴퓨팅 장치에 의해 실행되는 펌웨어 또는 소프트웨어에서 구현될 수도 있으며, 본 출원은 이에 한정되지 않는다.
본 출원의 실시예는 결함 주입 검증 장치의 데이터 프로세서로 컴퓨터 프로그램 명령을 실행함으로써 구현될 수 있으며, 예를 들어 프로세서 실체 중, 또는 하드웨어를 통해, 또는 소프트웨어와 하드웨어의 조합을 통해 구현된다. 컴퓨터 프로그램 명령은 어셈블리 명령어, 명령어 집합 아키텍처(ISA) 명령어, 머신 명령어, 머신 관련 명령어, 마이크로 코드, 펌웨어 명령어, 상태 설정 데이터, 또는 하나 또는 다수의 프로그래밍 언어의 임의의 조합으로 작성된 소스 코드 또는 오브젝트 코드일 수 있다.
본 출원의 첨부도면 중의 어느 로직 플로우의 블록도는 프로그램 단계를 나타내거나, 또는 상호 연결된 논리 회로, 모듈 및 기능을 나타내거나, 또는 프로그램 단계와 논리 회로, 모듈 및 기능의 조합을 나타낼 수 있다. 컴퓨터 프로그램은 메모리에 저장될 수 있다. 메모리는 로컬 기술 환경에 적합한 임의의 유형을 가질 수 있으며, 임의의 적합한 데이터 저장 기술을 사용하여 구현될 수 있다. 예를 들어 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 광학저장장치와 시스템(디지털 다기능 광디스크(DVD) 또는 CD) 등일 수 있으나 이에 한정되지 않는다. 컴퓨터 가독 매체는 비일시적 저장 매체를 포함할 수 있다. 데이터 프로세서는 로컬 기술 환경에 적합한 임의의 유형일 수 있으며, 예를 들어 범용 컴퓨터, 전용 컴퓨터, 마이크로프로세서, 디지털 신호 처리기(DSP), 전용 집적회로(ASIC), 프로그래머블 논리 소자(FGPA) 및 멀티코어 프로세서 아키텍처 기반의 프로세서일 수 있으나 이에 한정되지 않는다.
본 출원의 실시예가 제공하는 데이터 수집 방법, 장치, 디바이스와 저장매체를 이용하여, 제1 저장 플래그를 획득하고, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 제1 데이터 수집 클럭과 제2 데이터 수집 클럭에 따라, 제1 저장 플래그가 제1 데이터 수집 클럭으로부터 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하고, 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하며, 및 제3 저장 플래그에 따라 제2 데이터를 수집할 수 있으며, 여기서 매회 수집되는 제1 데이터와 제2 데이터 사이의 딜레이는 불변함을 유지한다. 클럭 도메인을 크로싱한 후의 제2 저장 플래그를 획득한 후, 제2 저장 플래그에 대해 진동 방지 처리를 수행할 수 있기 때문에, 매회 데이터를 수집 시, 진동 방지 처리를 거친 후 획득한 제3 저장 플래그에 기초하여 수집된 제2 데이터와 제1 저장 플래그에 기초하여 수집된 제1 데이터의 딜레이가 불변함을 유지하며, 즉, 디지털 전치왜곡 데이터 수집 과정에서, 본 출원의 실시예가 제공하는 방법은 다운링크 데이터와 피드백 데이터의 클럭 도메인이 다른 경우에 적용할 수 있어, 이에 따라 데이터 수집 디바이스의 응용 범위가 확대된다. 또한, 데이터 수집 디바이스가 디지털 신호 처리기로 전송하는 다운링크 데이터와 피드백 데이터 사이의 딜레이가 불변함을 유지하므로, 디지털 신호 처리기의 계산 복잡도가 단순해지고, 디지털 신호 처리기의 계산 결과의 정확성 역시 향상된다.
시범적 및 비제한적인 예시를 통해, 본문에서는 이미 본 출원의 시범적 실시예에 대해 상세히 기술하였다. 그러나 첨부도면과 청구항을 결합하여 고려할 때, 이상의 실시예에 대한 다양한 수정과 조정은 당업계의 기술자에게 있어서 자명한 것이지만, 단 본 출원의 범위를 벗어나지 않아야 한다. 따라서, 본 출원의 적정 범위는 청구항에 따라 결정될 것이다.

Claims (11)

  1. 데이터 수집 방법으로서,
    제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하는 단계;
    제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하는 단계;
    상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하고, 상기 제3 저장 플래그에 따라, 제2 데이터를 수집하는 단계
    를 포함하되, 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지하는, 데이터 수집 방법.
  2. 제1항에 있어서,
    상기 제1 저장 플래그를 획득하기 전, 제1 데이터에 대응되는 제1 샘플링 레이트, 및 제2 데이터에 대응되는 제2 샘플링 레이트를 획득하는 단계;
    상기 제1 샘플링 레이트와 상기 제2 샘플링 레이트에 따라, 제1 카운터의 제1 카운팅 주기와 상기 제1 카운팅 주기 내의 카운트값, 및 제2 카운터의 제2 카운팅 주기와 상기 제2 카운팅 주기 내의 카운트값을 구성하는 단계로서, 상기 제1 카운팅 주기와 상기 제2 카운팅 주기에 대응되는 시간 길이는 동일하게 하는, 상기 카운트값을 구성하는 단계
    를 더 포함하는, 데이터 수집 방법.
  3. 제2항에 있어서,
    상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하는 단계는,
    상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 내의 카운트값에 대응 시, 상기 제2 저장 플래그를 상기 제2 카운팅 주기 내의 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값에 대응되는 위치로 조정하여 제3 저장 플래그를 획득하는 단계를 포함하는, 데이터 수집 방법.
  4. 제2항에 있어서,
    상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하는 단계는,
    상기 제2 저장 플래그가 상기 제2 카운터의 사전 설정된 진동 범위 밖의 제1 카운트값에 대응 시, 상기 제2 저장 플래그에 대응되는 제1 카운트값을 상기 진동 범위 내의 어느 하나의 카운트값인 제2 카운트값으로 수정하는 단계;
    상기 제2 카운트값을 카운트 시작점으로 하여, 상기 제2 카운터를 재카운트하고, 상기 제2 저장 플래그를 제3 카운트값에 대응되는 위치로 조정하여, 제3 저장 플래그를 획득하는 단계로서, 상기 제3 카운트값은 재카운트한 후의 제2 카운팅 주기 내에 상기 진동 범위 밖에 위치하는 어느 하나의 카운트값인, 상기 제3 저장 플래그를 획득하는 단계
    를 포함하는, 데이터 수집 방법.
  5. 제1항에 있어서,
    상기 제1 저장 플래그를 획득한 후, 상기 제1 저장 플래그에 대해 딜레이 처리를 수행하는 단계를 더 포함하되, 딜레이되는 시간 길이는 디지털 전치왜곡 회로로부터 전력증폭기 사이의 링크 딜레이와 관련이 있는, 데이터 수집 방법.
  6. 제5항에 있어서,
    제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 동기적일 때, 딜레이 처리 후의 상기 제1 저장 플래그에 따라, 제2 데이터를 수집하는 단계를 더 포함하는, 데이터 수집 방법.
  7. 제1항 내지 제6항 중의 어느 한 항에 있어서,
    현재 데이터 수집 유형이 디지털 전치왜곡 데이터 수집으로 구성된 경우, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터인, 데이터 수집 방법.
  8. 제1항 내지 제6항 중의 어느 한 항에 있어서,
    현재 데이터 유형이 정재파비 검출 데이터 수집으로 구성된 경우, 다운링크 데이터와 피드백 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 피드백 데이터이며; 다운링크 데이터와 송신 데이터 수집을 수행 시, 상기 제1 데이터는 다운링크 데이터이고, 상기 제2 데이터는 송신 데이터인, 데이터 수집 방법.
  9. 데이터 수집 장치로서,
    제1 데이터가 수집 및 저장되기 시작하는 플래그 비트를 나타내기 위한 제1 저장 플래그를 획득하도록 구성되는 제1 획득 모듈;
    제1 데이터 수집 클럭과 제2 데이터 수집 클럭이 비동기적일 때, 상기 제1 데이터 수집 클럭과 상기 제2 데이터 수집 클럭에 따라, 상기 제1 저장 플래그가 상기 제1 데이터 수집 클럭으로부터 상기 제2 데이터 수집 클럭으로 크로싱한 후에 대응되는 저장 플래그 비트인 제2 저장 플래그를 획득하도록 구성되는 제2 획득 모듈;
    상기 제2 저장 플래그에 대해 진동 방지 처리를 수행하여 제3 저장 플래그를 획득하도록 구성되는 진동 방지 처리 모듈;
    상기 제3 저장 플래그에 따라, 제2 데이터를 수집하도록 구성되는 제1 수집 모듈
    을 포함하되, 매회 수집되는 상기 제1 데이터와 상기 제2 데이터 사이의 딜레이는 불변함을 유지하는, 데이터 수집 장치.
  10. 데이터 수집 디바이스로서,
    메모리 및 프로세서를 포함하되, 상기 메모리에 컴퓨터 프로그램이 저장되고, 상기 프로세서는 상기 컴퓨터 프로그램을 실행 시 제1항 내지 제8항 중 어느 한 항에 따른 방법을 구현하는, 데이터 수집 디바이스.
  11. 저장매체로서,
    상기 저장매체에 컴퓨터 프로그램이 저장되고, 상기 컴퓨터 프로그램이 프로세서에 의해 실행 시 제1항 내지 제8항 중의 어느 한 항에 따른 방법을 구현하는, 저장매체.
KR1020227018586A 2019-12-09 2020-11-26 데이터 수집 방법, 장치, 디바이스 및 저장매체 KR20220113376A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201911249778.5A CN113037235A (zh) 2019-12-09 2019-12-09 数据采集的方法、装置、设备和存储介质
CN201911249778.5 2019-12-09
PCT/CN2020/131637 WO2021115127A1 (zh) 2019-12-09 2020-11-26 数据采集的方法、装置、设备和存储介质

Publications (1)

Publication Number Publication Date
KR20220113376A true KR20220113376A (ko) 2022-08-12

Family

ID=76329497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227018586A KR20220113376A (ko) 2019-12-09 2020-11-26 데이터 수집 방법, 장치, 디바이스 및 저장매체

Country Status (6)

Country Link
US (1) US20230006703A1 (ko)
EP (1) EP4075668A4 (ko)
JP (1) JP7442642B2 (ko)
KR (1) KR20220113376A (ko)
CN (1) CN113037235A (ko)
WO (1) WO2021115127A1 (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356146B1 (en) 1999-07-13 2002-03-12 Pmc-Sierra, Inc. Amplifier measurement and modeling processes for use in generating predistortion parameters
US6798843B1 (en) * 1999-07-13 2004-09-28 Pmc-Sierra, Inc. Wideband digital predistortion linearizer for nonlinear amplifiers
CN100483541C (zh) 2004-08-29 2009-04-29 华为技术有限公司 异步数据时钟域转换的系统
CN1848713B (zh) * 2005-11-17 2010-08-11 华为技术有限公司 时分复用系统子节点帧同步实现方法及实现装置
US20130089223A1 (en) 2011-10-06 2013-04-11 Douglas E. Heineman Output Power Limiter in an Audio Amplifier
CN102412791A (zh) * 2011-11-29 2012-04-11 电子科技大学 一种用于高效功率放大器的数字预失真处理方法
CN103326973B (zh) * 2013-07-03 2016-12-28 苏州工业园区昶辰通信科技有限公司 失真特性估算法预失真装置以及方法

Also Published As

Publication number Publication date
WO2021115127A1 (zh) 2021-06-17
EP4075668A4 (en) 2024-01-03
CN113037235A (zh) 2021-06-25
JP7442642B2 (ja) 2024-03-04
EP4075668A1 (en) 2022-10-19
JP2023520276A (ja) 2023-05-17
US20230006703A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
US10756714B2 (en) Skew control
US9740487B2 (en) Method and apparatus for asynchronous processor removal of meta-stability
US11256284B2 (en) Integrated skew control
JP2002049605A (ja) タイマ調整システム
US20170070337A1 (en) Synchronising Devices Using Clock Signal Time Difference Estimation
US20170294903A1 (en) Dynamic clock switching method and apparatus as well as computer readable medium
US20180246819A1 (en) Asynchronous finite state machines
CN110933059A (zh) 数据通信方法和装置、电子设备、上位机、存储介质
CN107402534A (zh) 调节方法、EtherCAT主站及计算机可读存储介质
US20200259631A1 (en) Synchronising Devices Using Clock Signal Delay Comparison
KR20220113376A (ko) 데이터 수집 방법, 장치, 디바이스 및 저장매체
US8060769B2 (en) Duplexed field controller
KR101290785B1 (ko) 분산 제어 시스템의 시간 동기화 장치 및 방법
CN115882996B (zh) 时钟同步方法、设备和介质
CA3014595C (en) Method and apparatus for tdma slot synchronization and calibration of master and slave
CN104753497A (zh) 一种oscpps修正方法与装置
CN112817701B (zh) 定时器处理方法、装置、电子设备和计算机可读介质
CN111614428B (zh) 一种提高多个时钟间同步精度的方法及装置
US10908935B1 (en) Estimation of guest clock value based on branch instruction count and average time between branch instructions for use in deterministic replay of execution
KR101290784B1 (ko) 분산 제어 시스템에서 태스크 동기화 장치 및 방법
KR20210055458A (ko) 실제 구현을 위한 윈도우 펄스-커플링 동기화 방법 및 장치
US8055931B2 (en) Method for switching between two redundant oscillator signals within an alignment element
WO2024066950A1 (zh) 一种信号处理方法、信号处理装置、芯片及电子设备
US20170161088A1 (en) Application-level initiation of processor parameter adjustment
KR20210065568A (ko) 사용자 단말의 정보 수신 방법 및 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal