JPS6213429Y2 - - Google Patents
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- JPS6213429Y2 JPS6213429Y2 JP6817381U JP6817381U JPS6213429Y2 JP S6213429 Y2 JPS6213429 Y2 JP S6213429Y2 JP 6817381 U JP6817381 U JP 6817381U JP 6817381 U JP6817381 U JP 6817381U JP S6213429 Y2 JPS6213429 Y2 JP S6213429Y2
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- switch
- resistor
- voltage
- capacitor
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- 238000009499 grossing Methods 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000007599 discharging Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013016 damping Methods 0.000 description 5
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010349 pulsation Effects 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Description
【考案の詳細な説明】
この考案は入力パルス電圧を平滑して入力パル
スのデユテイサイクルに比例した電圧を得るデユ
テイサイクル電圧変換回路に関する。
スのデユテイサイクルに比例した電圧を得るデユ
テイサイクル電圧変換回路に関する。
従来のデユテイサイクル電圧変換回路は第１図
に示すように基準電圧源１１の一端が例えばpnp
形トランジスタ１２のエミツタに接続され、トラ
ンジスタ１２のコレクタは抵抗器１３を通じて共
通電位点、つまり電源１１の他端に接続され、ト
ランジスタ１２のベースは抵抗器１４を通じて入
力パルス源１５に接続される。トランジスタ１２
のコレクタは抵抗器１６を通じてコンデンサ１７
の一端に接続され、コンデンサ１７の他端は共通
電位点に接続される。抵抗器１６及びコンデンサ
１７により平滑回路１８が構成されている。この
コンデンサ１７に得られた平滑出力は必要に応じ
て演算増幅器１９の非反転入力側に供給され、演
算増幅器１９の出力側はトランジスタ２１のベー
スに接続され、トランジスタ２１のエミツタは抵
抗器２２を通じて共通電位点に接続され、又抵抗
器２３を通じて演算増幅器１９の反転入力側に接
続され、トランジスタ２１のコレクタは負荷抵抗
器２４を通じて電源２５に接続される。
に示すように基準電圧源１１の一端が例えばpnp
形トランジスタ１２のエミツタに接続され、トラ
ンジスタ１２のコレクタは抵抗器１３を通じて共
通電位点、つまり電源１１の他端に接続され、ト
ランジスタ１２のベースは抵抗器１４を通じて入
力パルス源１５に接続される。トランジスタ１２
のコレクタは抵抗器１６を通じてコンデンサ１７
の一端に接続され、コンデンサ１７の他端は共通
電位点に接続される。抵抗器１６及びコンデンサ
１７により平滑回路１８が構成されている。この
コンデンサ１７に得られた平滑出力は必要に応じ
て演算増幅器１９の非反転入力側に供給され、演
算増幅器１９の出力側はトランジスタ２１のベー
スに接続され、トランジスタ２１のエミツタは抵
抗器２２を通じて共通電位点に接続され、又抵抗
器２３を通じて演算増幅器１９の反転入力側に接
続され、トランジスタ２１のコレクタは負荷抵抗
器２４を通じて電源２５に接続される。
入力パルス源１５よりの入力パルスによつてト
ランジスタ１２が導通、不導通制御されてその抵
抗器１３に得られたパルス電圧が平滑回路１８に
より平滑され、その出力はパルス源１５の入力パ
ルスのデユテイサイクルと対応した電圧となる。
この例においては更にその変換された電圧が演算
増幅器１９及びトランジスタ２１などにより電流
に変換され、その電流は負荷２４に流れる。入力
パルス源１５は例えば流量計においてその流量に
応じたデユテイサイクルのパルスを発信するもの
である。
ランジスタ１２が導通、不導通制御されてその抵
抗器１３に得られたパルス電圧が平滑回路１８に
より平滑され、その出力はパルス源１５の入力パ
ルスのデユテイサイクルと対応した電圧となる。
この例においては更にその変換された電圧が演算
増幅器１９及びトランジスタ２１などにより電流
に変換され、その電流は負荷２４に流れる。入力
パルス源１５は例えば流量計においてその流量に
応じたデユテイサイクルのパルスを発信するもの
である。
この第１図に示した従来の回路は等価的には第
２図に示すように書くことができる。即ち基準電
源１１の電圧が、入力パルス源１５のパルスに応
じてオンオフ制御されるスイツチ２６を通じて抵
抗器１３及び１６の接続点に供給され、これによ
り基準電圧源１１のパルス電圧がコンデンサ１７
に平滑して得られる。
２図に示すように書くことができる。即ち基準電
源１１の電圧が、入力パルス源１５のパルスに応
じてオンオフ制御されるスイツチ２６を通じて抵
抗器１３及び１６の接続点に供給され、これによ
り基準電圧源１１のパルス電圧がコンデンサ１７
に平滑して得られる。
今、抵抗器１３の抵抗値をR1、抵抗器１６の
抵抗値をR2、コンデンサ１７の容量をＣ、パル
ス源１５の入力パルスのデユテイサイクルをＤ、
入力パルスの周期をＴ、基準電圧１１の電圧をＥ
とそれぞれすると、コンデンサ１７の両端に得ら
れる平滑出力ｖは次の式のように書ける。
抵抗値をR2、コンデンサ１７の容量をＣ、パル
ス源１５の入力パルスのデユテイサイクルをＤ、
入力パルスの周期をＴ、基準電圧１１の電圧をＥ
とそれぞれすると、コンデンサ１７の両端に得ら
れる平滑出力ｖは次の式のように書ける。
こゝでＤＴ／Ｒ２Ｃが１より充分小さいとすると、
となる。
この回路において抵抗器１３の抵抗値R1が充
分小さければ出力電圧ｖは入力パルスのデユテイ
サイクルＤに比例するが、つまり入出力特性が直
線性となるが、この抵抗値R1が無視できなくな
るとこれに伴つて入出力特性は非直線性を示す。
平滑定数はR2Cであり、これを変えようとすると
出力のスパンが変化し、つまり抵抗値R1が存在
するため、その入出力特性が変化する。
分小さければ出力電圧ｖは入力パルスのデユテイ
サイクルＤに比例するが、つまり入出力特性が直
線性となるが、この抵抗値R1が無視できなくな
るとこれに伴つて入出力特性は非直線性を示す。
平滑定数はR2Cであり、これを変えようとすると
出力のスパンが変化し、つまり抵抗値R1が存在
するため、その入出力特性が変化する。
従つて時定数を変えるには第１図に示すように
コンデンサ２７をスイツチ２８により接続したり
離したりすることによつて変えることになる。先
に述べたように流量に応じたデユテイサイクルの
パルスを電圧に変換する場合、その流量信号は一
般に脈動していることが多いため、この平滑回路
１８の時定数を調整してデユテイサイクルを電圧
に変換すると同時に先の脈動を小さくするダンピ
ング作用を持たせることが考えられる。そのため
の適当な定数を設定するには多くのコンデンサを
切替接続することになる。しかし実用上はこのよ
うなスイツチとコンデンサの接続は１乃至４個程
度しか用いることができず、任意にダンピング時
定数を設定することは困難である。
コンデンサ２７をスイツチ２８により接続したり
離したりすることによつて変えることになる。先
に述べたように流量に応じたデユテイサイクルの
パルスを電圧に変換する場合、その流量信号は一
般に脈動していることが多いため、この平滑回路
１８の時定数を調整してデユテイサイクルを電圧
に変換すると同時に先の脈動を小さくするダンピ
ング作用を持たせることが考えられる。そのため
の適当な定数を設定するには多くのコンデンサを
切替接続することになる。しかし実用上はこのよ
うなスイツチとコンデンサの接続は１乃至４個程
度しか用いることができず、任意にダンピング時
定数を設定することは困難である。
抵抗器１３の抵抗値を充分小さくすると入出力
特性の直線性がよくなるが、トランジスタ１２の
コレクタ電流が大きくなつて消費電力が大きくな
る欠点がある。この従来の回路の欠点はスイツチ
素子としてのトランジスタ１２のコレクタ抵抗器
１３の抵抗値が比較的大きく、かつコンデンサ１
７に対する充電は抵抗器１６を通じて行われる
が、コンデンサ１７の放電は抵抗器１３，１６を
通じて行われ、つまり平滑回路１８に対する充電
時定数と放電時定数とが異つていることに原因が
あると考えられる。
特性の直線性がよくなるが、トランジスタ１２の
コレクタ電流が大きくなつて消費電力が大きくな
る欠点がある。この従来の回路の欠点はスイツチ
素子としてのトランジスタ１２のコレクタ抵抗器
１３の抵抗値が比較的大きく、かつコンデンサ１
７に対する充電は抵抗器１６を通じて行われる
が、コンデンサ１７の放電は抵抗器１３，１６を
通じて行われ、つまり平滑回路１８に対する充電
時定数と放電時定数とが異つていることに原因が
あると考えられる。
この考案の目的は入出力特性の直線性がよく、
かつその平滑時定数を容易に変えることができ、
しかもスパンの変動がなく、又必要に応じてその
時定数を連続的に変化させることを可能とするデ
ユテイサイクル電圧変換回路を提供することにあ
る。
かつその平滑時定数を容易に変えることができ、
しかもスパンの変動がなく、又必要に応じてその
時定数を連続的に変化させることを可能とするデ
ユテイサイクル電圧変換回路を提供することにあ
る。
この考案によれば基準電源を第１のスイツチを
通じて平滑回路に接続して充電し、その平滑回路
の放電を第２のスイツチを通じて行い、これら第
１のスイツチ、第２のスイツチを入力パルスに応
じて相補的にオンオフ制御する。このようにする
ことによつて平滑回路の充電時定数と放電時定数
とを等しくすることができ、かつこのため出力電
圧が入力パルスのデユテイサイクルに比例し、平
滑時定数を変えてもこれが入出力特性が非直線的
になることがなく、出力が変化せず、つまりスパ
ンが変化しない。又そのスイツチとして小さな消
費電圧の例えばいわゆるＣ−MOS素子を用いれ
ば低電力消費のものを得ることができる。
通じて平滑回路に接続して充電し、その平滑回路
の放電を第２のスイツチを通じて行い、これら第
１のスイツチ、第２のスイツチを入力パルスに応
じて相補的にオンオフ制御する。このようにする
ことによつて平滑回路の充電時定数と放電時定数
とを等しくすることができ、かつこのため出力電
圧が入力パルスのデユテイサイクルに比例し、平
滑時定数を変えてもこれが入出力特性が非直線的
になることがなく、出力が変化せず、つまりスパ
ンが変化しない。又そのスイツチとして小さな消
費電圧の例えばいわゆるＣ−MOS素子を用いれ
ば低電力消費のものを得ることができる。
第２図はこの考案によるデユテイサイクル電圧
変換回路の一例を示し、第１図と対応する部分に
同一符号を付けて示すが、この考案においては基
準電圧源１１と平滑回路１８との間に第１スイツ
チとしてFETスイツチ３１が直列に接続され
る。つまりFETスイツチ３１の一端は基準電源
１１の一端に接続され、FETスイツチ３１の他
端は抵抗器１６の一端に接続される。このように
してスイツチ３１により平滑回路１８を充電でき
るようにされ、この平滑回路１８を放電するため
のスイツチとして例えばFETスイツチ３２が接
続される。FETスイツチ３２は例えばFETスイ
ツチ３１及び抵抗器１６の接続点と共通電位点と
の間に接続される。これらFETスイツチ３１，
３２は入力パルス源１５のパルスにより相補的に
制御される。つまりFETスイツチ３１，３２は
いわゆるＣ−MOSを構成し、そのゲート電極に
対してパルス源１５のパルス電圧が印加される。
変換回路の一例を示し、第１図と対応する部分に
同一符号を付けて示すが、この考案においては基
準電圧源１１と平滑回路１８との間に第１スイツ
チとしてFETスイツチ３１が直列に接続され
る。つまりFETスイツチ３１の一端は基準電源
１１の一端に接続され、FETスイツチ３１の他
端は抵抗器１６の一端に接続される。このように
してスイツチ３１により平滑回路１８を充電でき
るようにされ、この平滑回路１８を放電するため
のスイツチとして例えばFETスイツチ３２が接
続される。FETスイツチ３２は例えばFETスイ
ツチ３１及び抵抗器１６の接続点と共通電位点と
の間に接続される。これらFETスイツチ３１，
３２は入力パルス源１５のパルスにより相補的に
制御される。つまりFETスイツチ３１，３２は
いわゆるＣ−MOSを構成し、そのゲート電極に
対してパルス源１５のパルス電圧が印加される。
このような構成によれば、パルス源１５のパル
スによつてスイツチ３１がオンにされるとスイツ
チ３２がオフとされ、基準電源１１の電圧により
スイツチ３２、抵抗器１６を通じてコンデンサ１
７に対する充電が行われる。次にスイツチ３１が
オフとされるとスイツチ３２がオンとなり、コン
デンサ１７の電荷は抵抗器１６を通じ、更にスイ
ツチ３２を通じて放電する。従つてコンデンサ１
７に対する充電時定数と放電時定数とは等しくな
る。つまりスイツチ３１，３２の抵抗値が等しけ
ればこの平滑回路１８の充電時定数及び放電時定
数は等しくなる。又、これらスイツチ３１，３２
のオン抵抗を充分小さくすることができ、従つて
出力電圧が入力パルスのデユテイに比例し、ダン
ピング定数つまりコンデンサ１７及び抵抗器１６
の時定数を変えても出力は変化しない。
スによつてスイツチ３１がオンにされるとスイツ
チ３２がオフとされ、基準電源１１の電圧により
スイツチ３２、抵抗器１６を通じてコンデンサ１
７に対する充電が行われる。次にスイツチ３１が
オフとされるとスイツチ３２がオンとなり、コン
デンサ１７の電荷は抵抗器１６を通じ、更にスイ
ツチ３２を通じて放電する。従つてコンデンサ１
７に対する充電時定数と放電時定数とは等しくな
る。つまりスイツチ３１，３２の抵抗値が等しけ
ればこの平滑回路１８の充電時定数及び放電時定
数は等しくなる。又、これらスイツチ３１，３２
のオン抵抗を充分小さくすることができ、従つて
出力電圧が入力パルスのデユテイに比例し、ダン
ピング定数つまりコンデンサ１７及び抵抗器１６
の時定数を変えても出力は変化しない。
第３図の等価回路は第４図に示すようにFET
スイツチ３１はスイツチ３１ａと、そのオン抵抗
３１ｂとにより示され、FET３２はスイツチ３
２ａとオン抵抗３２ｂとにより等価的に書くこと
ができる。抵抗器１６の抵抗値をR2、オン抵抗
３１ｂ、３２ｂの各抵抗値をR3，R4とすると平
滑出力電圧ｖは次の式で書ける。
スイツチ３１はスイツチ３１ａと、そのオン抵抗
３１ｂとにより示され、FET３２はスイツチ３
２ａとオン抵抗３２ｂとにより等価的に書くこと
ができる。抵抗器１６の抵抗値をR2、オン抵抗
３１ｂ、３２ｂの各抵抗値をR3，R4とすると平
滑出力電圧ｖは次の式で書ける。
このオン抵抗R3とR4とを等しくすることがで
き、その場合は出力電圧ｖはDEに比例したもの
となる。従つてデユテイサイクルに直線的に比例
した出力が得られる。又ダンピング時定数つまり
平滑時定数R2Cを調整しても出力電圧は変化しな
い。更にオン抵抗R3，R4を抵抗器１６の抵抗値
R2よりも小さくすることができる。スイツチ３
１，３２の制御として図に示したようにＣ−
MOSを用いるとこれに対する入力電力は著しく
小さいため極めて低電力消費のものが得られる。
き、その場合は出力電圧ｖはDEに比例したもの
となる。従つてデユテイサイクルに直線的に比例
した出力が得られる。又ダンピング時定数つまり
平滑時定数R2Cを調整しても出力電圧は変化しな
い。更にオン抵抗R3，R4を抵抗器１６の抵抗値
R2よりも小さくすることができる。スイツチ３
１，３２の制御として図に示したようにＣ−
MOSを用いるとこれに対する入力電力は著しく
小さいため極めて低電力消費のものが得られる。
スイツチ３１，３２としては第５図に示すよう
に例えばＮチヤンネル型の接合FETと、Ｐチヤ
ンネル型接合FETとをそれぞれ用いることもで
きる。又第５図に示すように抵抗器１６は可変抵
抗器３３を通じて演算増幅器１９の非反転入力側
に接続し、可変抵抗器３３の可動子を平滑用コン
デンサ１７を通じて共通電位点に接続する。この
ようにすれば可変抵抗器３３を調整してダンピン
グ時定数、つまり平滑回路１８の時定数を連続的
に変化することもできる。このような可変抵抗器
３３は勿論第３図の例にも適用することができ
る。何れの場合でも可変抵抗器３３の可動子を抵
抗器１６側に調整したとき、演算増幅器１９の入
力インピーダンスが高くなつて外部雑音の影響を
受け易くなる。従つて演算増幅器１９の非反転入
力側と共通電位点との間に雑音に対して充分低イ
ンピーダンスを示すコンデンサ３４を接続すると
よい。
に例えばＮチヤンネル型の接合FETと、Ｐチヤ
ンネル型接合FETとをそれぞれ用いることもで
きる。又第５図に示すように抵抗器１６は可変抵
抗器３３を通じて演算増幅器１９の非反転入力側
に接続し、可変抵抗器３３の可動子を平滑用コン
デンサ１７を通じて共通電位点に接続する。この
ようにすれば可変抵抗器３３を調整してダンピン
グ時定数、つまり平滑回路１８の時定数を連続的
に変化することもできる。このような可変抵抗器
３３は勿論第３図の例にも適用することができ
る。何れの場合でも可変抵抗器３３の可動子を抵
抗器１６側に調整したとき、演算増幅器１９の入
力インピーダンスが高くなつて外部雑音の影響を
受け易くなる。従つて演算増幅器１９の非反転入
力側と共通電位点との間に雑音に対して充分低イ
ンピーダンスを示すコンデンサ３４を接続すると
よい。
更に第６図に示すようにスイツチ３１によるコ
ンデンサ１７に対する充電は抵抗器１６ａを通じ
て行い、スイツチ３２をオンとしてコンデンサ１
７に対する放電は抵抗器１６ｂを通じて行うよう
にしてもよい。上述においてスイツチ３１，３２
はFETスイツチのみならず、トランジスタ或は
リードリレーなど各種のものを用いることもでき
る。
ンデンサ１７に対する充電は抵抗器１６ａを通じ
て行い、スイツチ３２をオンとしてコンデンサ１
７に対する放電は抵抗器１６ｂを通じて行うよう
にしてもよい。上述においてスイツチ３１，３２
はFETスイツチのみならず、トランジスタ或は
リードリレーなど各種のものを用いることもでき
る。
第１図は従来のデユテイサイクル電圧変換回路
を示す接続図、第２図はその等価回路図、第３図
はこの考案によるデユテイサイクル電圧変換回路
の一例を示す接続図、第４図はその等価回路図、
第５図はこの考案によるデユテイサイクル電圧変
換回路の他の例を示す接続図、第６図は更に他の
例を示す接続図である。 １１……基準電源、１５……入力パルス源、１
６……平滑用抵抗器、１７……平滑用コンデン
サ、１８……平滑回路、３１，３２……スイツ
チ。
を示す接続図、第２図はその等価回路図、第３図
はこの考案によるデユテイサイクル電圧変換回路
の一例を示す接続図、第４図はその等価回路図、
第５図はこの考案によるデユテイサイクル電圧変
換回路の他の例を示す接続図、第６図は更に他の
例を示す接続図である。 １１……基準電源、１５……入力パルス源、１
６……平滑用抵抗器、１７……平滑用コンデン
サ、１８……平滑回路、３１，３２……スイツ
チ。
Claims (1)
- 基準電圧源と、抵抗器及びコンデンサから成る
平滑回路と、上記基準電圧源及び上記平滑回路の
間に接続され、その平滑回路を充電するための第
１スイツチと、上記平滑回路を放電するための第
２スイツチと、上記第１スイツチ及び第２スイツ
チを入力パルスに応じて相補的にオンオフ制御す
る手段とを具備し、上記入力パルスのデユテイサ
イクルに応じた電圧を上記平滑回路より得るよう
にして成るデユテイサイクル電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6817381U JPS6213429Y2 (ja) | 1981-05-11 | 1981-05-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6817381U JPS6213429Y2 (ja) | 1981-05-11 | 1981-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180491U JPS57180491U (ja) | 1982-11-16 |
| JPS6213429Y2 true JPS6213429Y2 (ja) | 1987-04-07 |
Family
ID=29864130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6817381U Expired JPS6213429Y2 (ja) | 1981-05-11 | 1981-05-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213429Y2 (ja) |
-
1981
- 1981-05-11 JP JP6817381U patent/JPS6213429Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180491U (ja) | 1982-11-16 |
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