KR20200126092A - 트랜지스터 회로 및 이를 구비한 전자 회로 - Google Patents

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Abstract

입력 단자와 트랜지스터 사이에 더미 커패시터 또는 더미 트랜지스터를 배치하여 기생 성분 및 클럭 신호에 의해 트랜지스터에서 발생하는 2차 비선형성을 개선하도록 한 트랜지스터 회로를 제시한다. 제시된 트랜지스터 회로는 입력 신호가 입력되는 입력 단자, 게이트를 통해 클럭 신호가 입력되고, 소스가 입력 단자와 연결되는 트랜지스터, 입력 단자 및 트랜지스터와 연결된 라인에 형성되는 기생 저항, 입력 단자와 트랜지스터 사이에 형성되는 기생 커패시터 및 일단이 입력 단자 및 트랜지스터와 연결된 라인과 연결된 더미 커패시터를 포함한다.

Description

트랜지스터 회로 및 이를 구비한 전자 회로{TRANSISTOR CIRCUIT AND ELECTRONIC CIRCUIT HAVING THE SAME}
본 발명은 트랜지스터 회로에 관한 것으로, 더욱 상세하게는 트랜지스터의 2차 비선형성을 개선하는 트랜지스터 회로에 관한 것이다.
트랜지스터 회로는 증폭기, 믹서, 필터, 발진기 등 다양한 장치에 적용되는데, 비선형성 특성이 발생되는 경우 출력 신호의 왜곡을 유발한다. 즉, 트랜지스터 회로는 스위칭 소자로 사용되는 NMOS/PMOS 트랜지스터에서 기생 성분 및 클럭(Clock) 신호에 의해 Clock Feed-Through 현상이 발생한다. 트랜지스터 회로는 Clock Feed-Through 현상이 발생함에 따라 비선형성 특성이 발생하여 출력 신호에 왜곡이 발생하게 된다.
이를 해결하기 위해서, 도 1을 참조하면, 종래에는 NMOS 및/또는 PMOS를 사용하는 Transmission Gate를 적용하거나 Dummy NMOS/PMOS를 적용하여 비선형성의 발생을 제거한다.
하지만, 종래에는 샘플링하는 커패시터만 고려하여 Transmission Gate 또는 Dummy NMOS/PMOS를 적용하기 때문에 비선형성의 영향을 완벽하게 제거할 수 없는 문제점이 있다.
즉, 도 2를 참조하면, 종래의 트랜지스터 회로는 입력 신호(VIN)가 입력되는 경로에 존재하는 기생 성분(RP)에 의해 2차 비선형(Secondary Non-Linearity)이 발생한다. 상세하게는, 클럭 신호(VCK)와 기생 커패시터(CGP)에 의하여 제1 기생전류(IG)가 생성되고, 출력 전류(ITR = IG - IR)의 유입에 의하여 출력 커패시터(CH)에 충전된 전하에 영향을 받는다. 이에 의하여 출력 신호(VOUT)에 변화가 발생한다. 즉 스위치가 턴 오프(Turn-Off)되는 과정에서 클럭 신호(VCK)가 기준 전압(VTH) 이하가 되기 전까지는 트랜지스터가 턴 온(Turn-On)되어 있어서 이 구간에 2차 비선형이 발생하는 문제점이 있다.
국내공개특허 KR 제10-2018-0094855호
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 입력 단자와 트랜지스터 사이에 더미 커패시터 또는 더미 트랜지스터를 배치하여 기생 성분 및 클럭 신호에 의해 트랜지스터에서 발생하는 2차 비선형성을 개선하도록 한 트랜지스터 회로를 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시 예에 따른 트랜지스터 회로는 입력 신호가 입력되는 입력 단자, 게이트를 통해 클럭 신호가 입력되고, 소스가 입력 단자와 연결되는 트랜지스터, 입력 단자 및 트랜지스터와 연결된 라인에 형성되는 기생 저항, 입력 단자와 트랜지스터 사이에 형성되는 기생 커패시터 및 일단이 입력 단자 및 트랜지스터와 연결된 라인과 연결된 더미 커패시터를 포함한다.
본 발명의 다른 실시 예에 따른 트랜지스터 회로는 트랜지스터의 드레인과 연결되는 출력 라인 및 출력 라인에 연결된 출력 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로의 더미 커패시터의 일단은 입력 단자 및 트랜지스터의 소스와 연결된 라인에 연결되고, 더미 커패시터의 타단은 접지에 연결되거나, 입력 단자 및 기생 커패시터의 타단과 연결된 라인에 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로에서, 입력 단자로 입력 신호가 입력되고 트랜지스터로 클럭 신호가 입력되면, 더미 커패시터는 기생 저항에 흐르는 제1 기생 전류 및 트랜지스터에 흐르는 출력 전류를 감소시킨다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로는 입력 신호가 입력되는 입력 단자, 게이트를 통해 클럭 신호가 입력되는 트랜지스터, 입력 단자 및 트랜지스터와 연결된 라인에 형성되는 기생 저항, 입력 단자와 트랜지스터 사이에 형성되는 제1 기생 커패시터, 게이트를 통해 반전 클럭 신호가 입력되고, 입력 단자 및 트랜지스터와 연결된 더미 트랜지스터, 입력 단자 및 더미 트랜지스터와 연결된 제2 기생 커패시터 및 트랜지스터 및 더미 트랜지스터와 연결된 제3 기생 커패시터를 포함한다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로는 트랜지스터의 드레인과 연결되는 출력 라인 및 출력 라인에 연결된 출력 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로에서, 더미 트랜지스터의 소스는 입력 단자와 연결되고, 더미 트랜지스터의 드레인은 트랜지스터의 소스와 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로에서, 제2 기생 커패시터의 일단은 입력 단자와 더미 트랜지스터의 소스를 연결하는 라인과 연결되고, 제2 기생 커패시터의 타단은 더미 트랜지스터의 게이트와 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로에서, 제3 기생 커패시터의 일단은 트랜지스터의 소스 및 더미 트랜지스터의 드레인과 연결된 라인과 연결되고, 제3 기생 커패시터의 타단은 더미 트랜지스터의 게이트와 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로에서, 입력 단자로 입력 신호가 입력되고 더미 트랜지스터로 반전 클럭 신호가 입력되면, 제2 기생 커패시터 및 제3 기생 커패시터에는 제1 기생 커패시터에 흐르는 제1 기생 전류를 감소시키는 기생 전류가 흐른다.
본 발명의 일 실시 예에 따른 트랜지스터 회로를 구비한 전자 회로는 스위치로 동작하는 트랜지스터 회로를 포함하고, 트랜지스터 회로는 입력 신호가 입력되는 입력 단자, 게이트를 통해 클럭 신호가 입력되고, 소스가 입력 단자와 연결되는 트랜지스터, 입력 단자 및 트랜지스터와 연결된 라인에 형성되는 기생 저항, 입력 신호 라인에 적용되는 기생 커패시터 및 일단이 입력 단자 및 트랜지스터와 연결된 라인과 연결된 더미 커패시터를 포함한다.
본 발명의 다른 실시 예에 따른 트랜지스터 회로를 구비한 전자 회로에서, 트랜지스터 회로는 트랜지스터의 드레인과 연결되는 출력 라인 및 출력 라인에 연결된 출력 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로를 구비한 전자 회로에서, 더미 커패시터의 일단은 입력 단자 및 트랜지스터의 소스와 연결된 라인에 연결되고, 더미 커패시터의 타단은 접지에 연결되거나, 입력 단자 및 기생 커패시터의 타단과 연결된 라인에 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로를 구비한 전자 회로는 스위치로 동작하는 트랜지스터 회로를 포함하고, 상기 트랜지스터 회로는, 입력 신호가 입력되는 입력 단자; 게이트를 통해 클럭 신호가 입력되는 트랜지스터; 상기 입력 단자 및 상기 트랜지스터와 연결된 라인에 형성되는 기생 저항; 상기 입력 단자와 상기 트랜지스터 사이에 형성되는 제1 기생 커패시터; 게이트를 통해 반전 클럭 신호가 입력되고, 상기 입력 단자 및 상기 트랜지스터와 연결된 더미 트랜지스터; 및 상기 입력 단자 및 상기 더미 트랜지스터와 연결된 제2 기생 커패시터를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로를 구비한 전자 회로에서, 상기 트랜지스터 및 상기 더미 트랜지스터와 연결된 제3 기생 커패시터를 더 포함하고, 상기 제3 기생 커패시터의 일단은 상기 트랜지스터의 소스 및 상기 더미 트랜지스터의 드레인과 연결된 라인과 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 트랜지스터 회로를 구비한 전자 회로에서, 상기 제3 기생 커패시터의 일단은 상기 더미 트랜지스터의 게이트와 연결될 수 있다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
트랜지스터 회로는 입력 단자와 트랜지스터 사이에 커패시터 또는 더미 트랜지스터를 배치하여 신호 라인에 형성되는 기생 성분의 영향을 최소화할 수 있다.
또한, 트랜지스터 회로는 입력 단자와 트랜지스터 사이에 커패시터 또는 더미 트랜지스터를 배치하여 기생 성분 및 클럭 신호에 의해 트랜지스터에서 발생하는 2차 비선형성을 개선할 수 있는 효과가 있다.
또한, 트랜지스터 회로는 스위치드 커패시터(Switched Capacitor) 회로를 적용하는 아날로그 회로에 적용되어 성능을 향상시키고, 센서와 같은 제품에서 채널 및 칩 간 편차를 개선할 수 있는 효과를 가진다.
또한, 트랜지스터 회로는 다채널 및 여러 칩을 사용하는 센서와 같은 제품에서 신호 라인의 기생 성분을 맞추기 위하여 적용하는 클럭 트리(Clock Tree)와 같은 레이아웃 기법을 적용하지 않아도 되며 그에 따라 다양한 회로에 적용할 수 있는 효과가 도출된다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1 및 도 2는 종래의 트랜지스터 회로를 설명하기 위한 도면.
도 3은 본 발명의 제1 실시 예에 따른 트랜지스터 회로를 설명하기 위한 도면.
도 4 및 도 5는 본 발명의 제2 실시 예에 따른 트랜지스터 회로를 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
먼저, 본 발명의 실시 예에 따른 트랜지스터 회로는 증폭기, 믹서, 필터, 발진기 등과 같이 다양한 장치에 적용될 수 있다.
트랜지스터 회로는 스위치로 동작하는 트랜지스터를 포함한다. 이때, 트랜지스터는 게이트와 소스/드레인 사이에 기생 성분(기생 커패시턴스(Parastic capacitance))이 존재한다.
트랜지스터 회로는 클럭 신호에 의해 게이트 전압이 변화할 때 전위 변화가 트랜지스터의 기생 성분을 통해 저장되어 있는 전하량을 변화시키는 Clock Feed-Through 현상이 발생한다.
특히, 트랜지스터 회로는 스위치가 턴 오프(Turn-Off) 되는 상황에서 비선형성에 의한 출력 신호 왜곡이 심해진다.
즉, 스위치(트랜지스터)가 턴 오프되는 시점에 드레인과 소스의 양단이 아이들(ideal)하게 끊어지게 됨으로써 출력 신호에서 예상되는 전압이 있으나, 트랜지스터의 기생 성분으로 인해 전압 오차가 발생하고, 전압 오차로 인한 비선형성에 의해 출력 신호의 왜곡을 유발한다.
트랜지스터 회로는 클럭 신호와 기생 커패시터와 기생 저항에 기생 전류가 흐르고, 두 기생 전류의 차이가 턴 온(Turn-On) 된 트랜지스터를 통해 유입된다. 트랜지스터 회로는 유입된 전류만큼 출력 커패시터에서 전하가 방전되고, 방전된 전하만큼 출력 신호에 변화가 발생한다. 즉, 트랜지스터 회로는 기생 저항(RP)에 의해 출력 신호에 변화가 발생하는 것이다.
또한, 트랜지스터 회로는 입력 신호가 입력되는 경로에 존재하는 기생 성분에 의해 2차 비선형(Secondary Non-Linearity)이 발생한다. 트랜지스터 회로는 스위치가 턴 오프되는 과정에서 클럭 신호가 기준 전압 이하가 되기 전까지는 트랜지스터가 턴 온되어 있어서 이 경로를 통해 2차 비선형이 발생하는 문제점이 있다.
이에, 본 발명의 실시 예에 따른 트랜지스터 회로는 2차 비선형 특성을 개선하는 트랜지스터 회로를 제안한다.
이하, 본 발명의 제1 실시 예에 따른 트랜지스터 회로를 첨부된 도면을 참조하여 상세하게 설명한다. 도 3은 본 발명의 제1 실시 예에 따른 트랜지스터 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 제1 실시 예에 따른 트랜지스터 회로(100)는 입력 단자(110), 트랜지스터(120, M), 기생 저항(130, RP), 기생 커패시터(140, CGP), 출력 라인(150), 출력 커패시터(160, CH) 및 더미 커패시터(170, CADD)를 포함하여 구성된다.
입력 단자(110)는 입력 신호(VIN)가 인가된다. 입력 단자(110)는 입력 신호(VIN)를 트랜지스터(120, M)로 인가한다. 입력 단자(110)에는 소정의 전압을 갖는 입력 신호(VIN)가 인가된다. 입력 단자(110)는 트랜지스터(120, M)의 소스와 연결되며, 입력 신호(VIN)를 트랜지스터(120, M)의 소스로 인가한다.
트랜지스터(120, M)는 스위치로 동작한다. 트랜지스터(120, M)의 게이트에는 소정 전압을 갖는 클럭 신호(VCK)가 인가된다. 트랜지스터(120, M)의 소스는 입력 단자(110)의 타단과 연결된다. 트랜지스터(120, M)의 드레인은 출력 라인(150)의 일단과 연결된다. 이때, 트랜지스터(120, M)는 NMOS 트랜지스터(120, M) 또는 PMOS 트랜지스터(120, M)로 구성되며, 회로의 스위치로 동작하는 것을 일례로 한다.
이때, 입력 단자(110)로 입력 신호(VIN)가 인가되고 트랜지스터(120, M)의 게이트로 클럭 신호(VCK)가 인가됨에 따라, 트랜지스터(120, M)에는 순방향(트랜지스터(120, M)에서 출력 라인(150) 방향)의 출력 전류(ITR)가 흐른다.
기생 저항(130, RP)은 입력 단자(110)와 트랜지스터(120, M) 사이에 형성되는 저항이다. 기생 저항(130, RP)은 입력 단자(110)와 트랜지스터(120, M)의 소스 사이에서 형성된다. 이때, 입력 단자(110)로 입력 신호(VIN)가 인가되고 트랜지스터(120, M)의 게이트로 클럭 신호(VCK)가 인가됨에 따라, 기생 저항(130, RP)에는 역방향(트랜지스터(120, M)에서 입력 단자(110) 방향)의 제1 기생 전류(IR)가 흐른다.
기생 커패시터(140, CGP)는 입력 단자(110)와 트랜지스터(120, M)의 게이트 사이에 형성된다. 기생 커패시터(140, CGP)의 일단은 입력 단자(110)와 트랜지스터(120, M)의 소스를 연결하는 라인에 연결된다. 기생 커패시터(140, CGP)의 타단은 트랜지스터(120, M)의 게이트와 연결된 클럭 신호(VCK) 입력 라인에 연결된다. 이때, 입력 단자(110)로 입력 신호(VIN)가 인가되고 트랜지스터(120, M)의 게이트로 클럭 신호(VCK)가 인가됨에 따라, 기생 커패시터(140, CGP)에는 제2 기생 전류(IG)가 흐른다.
출력 라인(150)은 트랜지스터(120, M)로부터 출력 신호(VOUT)가 인가된다. 출력 라인(150)은 소정 전압을 갖는 출력 신호(VOUT)를 출력 커패시터(160, CH)로 인가한다. 이를 위해, 출력 라인(150)은 트랜지스터(120, M)의 드레인과 연결된다. 출력 라인(150)의 타단은 출력 커패시터(160, CH)와 연결된다.
출력 커패시터(160, CH)는 출력 라인(150)을 통해 출력되는 출력 신호(VOUT)의 전압으로 충전한다. 출력 커패시터(160, CH)의 일단은 출력 라인(150)과 연결된다. 출력 커패시터(160, CH)의 타단은 접지와 연결된다. 출력 커패시터(160, CH)는 트랜지스터(120, M)에 흐르는 출력 전류(ITR)만큼의 전하를 방전한다.
더미 커패시터(170, CADD)는 기생 성분 및 클럭 신호(VCK)에 의해 트랜지스터(120, M)에서 발생하는 2차 비선형성을 개선하기 위한 소자이다. 더미 커패시터(170, CADD)는 입력 단자(110)와 트랜지스터(120, M)를 연결하는 라인과 연결된다. 즉, 더미 커패시터(170, CADD)는 입력 단자(110)와 트랜지스터(120, M)의 소스를 연결하는 라인과 연결된다. 더미 커패시터(170, CADD)의 일단은 입력 단자(110)와 트랜지스터(120, M)의 소스를 연결하는 라인과 연결된다. 이때, 더미 커패시터(170, CADD)의 일단은 기생 커패시터(140, CGP)가 연결된 위치와 이격된 위치에서 입력 단자(110)와 트랜지스터(120, M)의 소스를 연결하는 라인과 연결된다. 다시 말 해, 더미 커패시터(170, CADD)의 일단은 입력 단자(110)와 기생 커패시터(140, CGP)의 타단이 연결된 라인에 연결된다. 제2 커패시터의 타단은 접지와 연결된다.
더미 커패시터(170, CADD)는 노드의 교류 임피던스를 감소시켜, 트랜지스터(120, M)의 턴 오프시 발생하는 피크를 분산시킨다. 그에 따라, 기생 저항(130, RP)에 흐르는 제1 기생 전류(IR)와 트랜지스터(120, M)에 흐르는 출력 전류(ITR)가 감소하여 입력 신호(VIN) 및 클럭 신호(VCK)에 의한 출력의 영향을 감소시킨다. 즉 2차 비선형을 개선할 수 있다.
본 발명의 제1 실시 예에 따른 트랜지스터 회로(100)는 커패시터를 통해 2차 비선형을 개선하기 때문에 기생 성분(즉, 기생 저항(130, RP)과 기생 커패시터(140, CGP))을 계산 및 고려하여 커패시터의 용량을 정하고, 해당 커패시터를 회로에 실장해야 하기 때문에 회로 설계가 어렵고, 넓은 면적을 요구할 수 있다.
이하, 본 발명의 제2 실시 예에 따른 트랜지스터 회로를 첨부된 도면을 참조하여 상세하게 설명한다. 도 4 및 도 5는 본 발명의 제2 실시 예에 따른 트랜지스터 회로를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 제2 실시 예에 따른 트랜지스터 회로(200)는 입력 단자(210), 트랜지스터(220, M1), 기생 저항(230, RP), 제1 기생 커패시터(240, CGP1), 출력 라인(250), 출력 커패시터(260, CH), 더미 트랜지스터(270, M1D), 제2 기생 커패시터(280, CGP2) 및 제3 기생 커패시터(290, CGP3)를 포함하여 구성된다. 트랜지스터 회로(200)는 더미 트랜지스터(270, M1D)를 추가하여 신호 라인으로 넘어오는 기생 성분을 완화한다.
입력 단자(210)는 입력 신호(VIN)가 인가된다. 입력 단자(210)는 입력 신호(VIN)를 트랜지스터(220, M1)로 인가한다. 입력 단자(210)는 소정의 전압을 갖는 입력 신호(VIN)가 인가된다. 입력 단자(210)는 트랜지스터(220, M1)의 소스와 연결되며, 입력 신호(VIN)를 트랜지스터(220, M1)의 소스로 인가한다.
트랜지스터(220, M1)는 스위치로 동작한다. 트랜지스터(220, M1)의 게이트에는 소정 전압을 갖는 클럭 신호(VCK)가 인가된다. 트랜지스터(220, M1)의 소스는 입력 단자(210)의 타단과 연결된다. 트랜지스터(220, M1)의 드레인은 출력 라인(250)의 일단과 연결된다. 이때, 트랜지스터(220, M1)는 NMOS 트랜지스터(220, M1) 또는 PMOS 트랜지스터(220, M1)로 구성되며, 회로의 스위치로 동작하는 것을 일례로 한다.
이때, 입력 단자(210)로 입력 신호(VIN)가 인가되고 트랜지스터(220, M1)의 게이트로 클럭 신호(VCK)가 인가됨에 따라, 트랜지스터(220, M1)에는 순방향(트랜지스터(220, M1)에서 출력 라인(250) 방향)의 출력 전류(ITR)가 흐른다.
기생 저항(230, RP)은 입력 단자(210)와 트랜지스터(220, M1) 사이에 형성되는 저항이다. 기생 저항(230, RP)은 입력 단자(210)와 트랜지스터(220, M1)의 소스 사이에서 형성된다. 이때, 입력 단자(210)로 입력 신호(VIN)가 인가되고 트랜지스터(220, M1)의 게이트로 클럭 신호(VCK)가 인가됨에 따라, 기생 저항(230, RP)에는 역방향(트랜지스터(220, M1)에서 입력 단자(210) 방향)의 기생 전류가 흐르게 된다.
제1 기생 커패시터(240, CGP1)는 더미 트랜지스터(270, M1D)와 트랜지스터(220, M1)와 사이에 형성된다. 제1 기생 커패시터(240, CGP1)의 일단은 더미 트랜지스터(270, M1D)의 드레인과 트랜지스터(220, M1)의 소스를 연결하는 라인에 연결된다. 제1 기생 커패시터(240, CGP1)의 타단은 트랜지스터(220, M1)의 게이트와 연결된 클럭 신호(VCK) 입력 라인에 연결된다.
이때, 입력 단자(210)로 입력 신호(VIN)가 인가되고 트랜지스터(220, M1)의 게이트로 클럭 신호(VCK)가 인가됨에 따라, 제1 기생 커패시터(240, CGP1)에는 제1 기생 전류(ICGP1)가 흐른다.
출력 라인(250)은 트랜지스터(220, M1)로부터 출력 신호(VOUT)가 인가된다. 출력 라인(250)은 소정 전압을 갖는 출력 신호(VOUT)를 출력 커패시터(260, CH)로 인가한다. 이를 위해, 출력 라인(250)은 트랜지스터(220, M1)의 드레인과 연결된다. 출력 라인(250)의 타단은 출력 커패시터(260, CH)와 연결된다.
출력 커패시터(260, CH)는 출력 라인(250)을 통해 출력되는 출력 신호(VOUT)의 전압으로 충전한다. 출력 커패시터(260, CH)의 일단은 출력 라인(250)과 연결된다. 출력 커패시터(260, CH)의 타단은 접지와 연결된다. 출력 커패시터(260, CH)는 트랜지스터(220, M1)에 흐르는 출력 전류(ITR)만큼의 전하를 방전한다.
더미 트랜지스터(270, M1D)는 입력 단자(210)와 트랜지스터(220, M1) 사이에 형성된다. 더미 트랜지스터(270, M1D)의 게이트에는 클럭 신호(VCK)를 반전시킨 반전 클럭 신호(VRCK)가 입력된다. 더미 트랜지스터(270, M1D)의 소스는 입력 단자(210)에 연결된 라인과 연결되고, 더미 트랜지스터(270, M1D)의 드레인은 트랜지스터(220, M1)의 소스에 연결된 라인과 연결된다. 이때, 더미 트랜지스터(270, M1D)는 NMOS 트랜지스터(220, M1) 또는 PMOS 트랜지스터(220, M1)로 구성될 수 있다.
제2 기생 커패시터(280, CGP2)는 입력 단자(210)와 더미 트랜지스터(270, M1D) 사이에 형성된다. 제2 기생 커패시터(280, CGP2)의 일단은 입력 단자(210)와 더미 트랜지스터(270, M1D)의 소스를 연결하는 라인과 연결된다. 제2 기생 커패시터(280, CGP2)의 타단은 더미 트랜지스터(270, M1D)의 게이트와 연결된 반전 클럭 신호(VRCK) 입력 라인에 연결된다.
이때, 입력 단자(210)로 입력 신호(VIN)가 인가되고 더미 트랜지스터(270, M1D)의 게이트로 반전 클럭 신호(VRCK)가 인가됨에 따라, 제2 기생 커패시터(280, CGP2)에는 제2 기생 전류(ICGP2)가 흐른다.
제3 기생 커패시터(290, CGP3)는 더미 트랜지스터(270, M1D)와 트랜지스터(220, M1) 사이에 형성된다. 제3 기생 커패시터(290, CGP3)의 일단은 더미 트랜지스터(270, M1D)의 드레인과 트랜지스터(220, M1)의 소스를 연결하는 라인과 연결된다. 제3 기생 커패시터(290, CGP3)의 타단은 더미 트랜지스터(270, M1D)의 게이트와 연결된 반전 클럭 신호(VRCK) 입력 라인에 연결된다.
이때, 입력 단자(210)로 입력 신호(VIN)가 인가되고 더미 트랜지스터(270, M1D)의 게이트로 반전 클럭 신호(VRCK)가 인가됨에 따라, 제3 기생 커패시터(290, CGP3)에는 제3 기생 전류(ICGP3)가 흐른다.
이를 통해, 트랜지스터 회로(200)는 클럭 신호(VCK)를 반전시킨 반전 클럭 신호(VRCK; 또는 역상)가 더미 트랜지스터(270, M1D)의 게이트로 입력되고, 타이밍 조절을 통하여 Clock Feed-Through를 최소화할 수 있다. 즉, 트랜지스터 회로(200)는 트랜지스터(220, M1)에 의해 Clock Feed-Through로 유입되는 제1 기생 전류(ICGP1)를 더미 트랜지스터(270, M1D)와 연결된 제2 기생 커패시터(280, CGP2)에 흐르는 제2 기생 전류(ICGP2) 및 제3 기생 커패시터(290, CGP3)에 흐르는 제3 기생 전류(ICGP3)로 흡수하여 비선형(Non-linearity) 성분을 개선할 수 있다.
상술한 바와 같이, 트랜지스터 회로는 입력 단자와 트랜지스터 사이에 커패시터 또는 더미 트랜지스터를 배치하여 신호 라인에 형성되는 기생 성분의 영향을 최소화할 수 있다.
또한, 트랜지스터 회로는 입력 단자와 트랜지스터 사이에 커패시터 또는 더미 트랜지스터를 배치하여 기생 성분 및 클럭 신호에 의해 트랜지스터에서 발생하는 2차 비선형성을 개선할 수 있는 효과가 있다.
또한, 트랜지스터 회로는 스위치드 커패시터(Switched Capacitor) 회로를 적용하는 아날로그 회로에 적용되어 성능을 향상시키고, 센서와 같은 제품에서 채널 및 칩 간 편차를 개선할 수 있는 효과가 있다.
또한, 트랜지스터 회로는 다채널 및 여러 칩을 사용하는 센서와 같은 제품에서 신호 라인의 기생 성분을 맞추기 위하여 적용하는 클럭 트리(Clock Tree)와 같은 레이아웃 기법을 적용하지 않아도 됨으로써 다양한 회로에 적용할 수 있는 효과가 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
100: 트랜지스터 회로 110: 입력 단자
120: 트랜지스터 130: 기생 저항
140: 기생 커패시터 150: 출력 라인
160: 출력 커패시터 170: 더미 커패시터
200: 트랜지스터 회로 210: 입력 단자
220: 트랜지스터 230: 기생 저항
240: 제1 기생 커패시터 250: 출력 라인
260: 출력 커패시터 270: 더미 트랜지스터
280: 제2 기생 커패시터 290: 제3 기생 커패시터

Claims (16)

  1. 입력 신호가 입력되는 입력 단자;
    게이트를 통해 클럭 신호가 입력되고, 소스가 상기 입력 단자와 연결되는 트랜지스터;
    상기 입력 단자 및 상기 트랜지스터와 연결된 라인에 형성되는 기생 저항;
    상기 입력 단자와 상기 트랜지스터 사이에 형성되는 기생 커패시터; 및
    일단이 상기 입력 단자 및 상기 트랜지스터와 연결된 라인과 연결된 더미 커패시터를 포함하는 트랜지스터 회로.
  2. 제1항에 있어서,
    상기 트랜지스터의 드레인과 연결되는 출력 라인; 및
    상기 출력 라인에 연결된 출력 커패시터를 더 포함하는 트랜지스터 회로.
  3. 제1항에 있어서,
    상기 더미 커패시터의 일단은 상기 입력 단자 및 상기 트랜지스터의 소스와 연결된 라인에 연결되고, 상기 더미 커패시터의 타단은 접지에 연결된 트랜지스터 회로.
  4. 제1항에 있어서,
    상기 더미 커패시터의 일단은 상기 입력 단자 및 상기 기생 커패시터의 일단과 연결된 라인에 연결된 트랜지스터 회로.
  5. 제1항에 있어서,
    상기 입력 단자로 입력 신호가 입력되고 상기 트랜지스터로 클럭 신호가 입력되면, 상기 더미 커패시터는 상기 트랜지스터에 흐르는 출력 전류를 감소시키는 트랜지스터 회로.
  6. 입력 신호가 입력되는 입력 단자;
    게이트를 통해 클럭 신호가 입력되는 트랜지스터;
    상기 입력 단자 및 상기 트랜지스터와 연결된 라인에 형성되는 기생 저항;
    상기 입력 단자와 상기 트랜지스터 사이에 형성되는 제1 기생 커패시터;
    게이트를 통해 반전 클럭 신호가 입력되고, 상기 입력 단자 및 상기 트랜지스터와 연결된 더미 트랜지스터;
    상기 입력 단자 및 상기 더미 트랜지스터와 연결된 제2 기생 커패시터; 및
    상기 트랜지스터 및 상기 더미 트랜지스터와 연결된 제3 기생 커패시터를 포함하는 트랜지스터 회로.
  7. 제6항에 있어서,
    상기 트랜지스터의 드레인과 연결되는 출력 라인; 및
    상기 출력 라인에 연결된 출력 커패시터를 더 포함하는 트랜지스터 회로.
  8. 제6항에 있어서,
    상기 더미 트랜지스터의 소스는 상기 입력 단자와 연결되고, 상기 더미 트랜지스터의 드레인은 상기 트랜지스터의 소스와 연결된 트랜지스터 회로.
  9. 제6항에 있어서,
    상기 제2 기생 커패시터의 일단은 상기 입력 단자와 상기 더미 트랜지스터의 소스를 연결하는 라인과 연결되고, 상기 제2 기생 커패시터의 타단은 상기 더미 트랜지스터의 게이트와 연결된 트랜지스터 회로.
  10. 제6항에 있어서,
    상기 제3 기생 커패시터의 일단은 상기 트랜지스터의 소스 및 상기 더미 트랜지스터의 드레인과 연결된 라인과 연결되고, 상기 제3 기생 커패시터의 타단은 상기 더미 트랜지스터의 게이트와 연결된 트랜지스터 회로.
  11. 제6항에 있어서,
    상기 입력 단자로 입력 신호가 입력되고 상기 더미 트랜지스터로 반전 클럭 신호가 입력되면, 상기 제2 기생 커패시터 및 상기 제3 기생 커패시터에는 상기 제1 기생 커패시터에 흐르는 제1 기생 전류를 감소시키는 기생 전류가 흐르는 트랜지스터 회로.
  12. 스위치로 동작하는 트랜지스터 회로를 포함하고,
    상기 트랜지스터 회로는,
    입력 신호가 입력되는 입력 단자;
    게이트를 통해 클럭 신호가 입력되고, 소스가 상기 입력 단자와 연결되는 트랜지스터;
    상기 입력 단자 및 상기 트랜지스터와 연결된 라인에 형성되는 기생 저항;
    상기 입력 신호 라인에 적용되는 기생 커패시터; 및
    일단이 상기 입력 단자 및 상기 트랜지스터와 연결된 라인과 연결된 더미 커패시터를 포함하는 전자 회로.
  13. 제12항에 있어서,
    상기 트랜지스터 회로는,
    상기 트랜지스터의 드레인과 연결되는 출력 라인; 및
    상기 출력 라인에 연결된 출력 커패시터를 더 포함하고,
    상기 더미 커패시터의 일단은 상기 입력 단자 및 상기 트랜지스터의 소스와 연결된 라인에 연결되고, 상기 더미 커패시터의 일단은 접지에 연결된 전자 회로.
  14. 스위치로 동작하는 트랜지스터 회로를 포함하고,
    상기 트랜지스터 회로는,
    입력 신호가 입력되는 입력 단자;
    게이트를 통해 클럭 신호가 입력되는 트랜지스터;
    상기 입력 단자 및 상기 트랜지스터와 연결된 라인에 형성되는 기생 저항;
    상기 입력 단자와 상기 트랜지스터 사이에 형성되는 제1 기생 커패시터;
    게이트를 통해 반전 클럭 신호가 입력되고, 상기 입력 단자 및 상기 트랜지스터와 연결된 더미 트랜지스터; 및
    상기 입력 단자 및 상기 더미 트랜지스터와 연결된 제2 기생 커패시터를 포함하는 전자 회로.
  15. 제14항에 있어서,
    상기 트랜지스터 및 상기 더미 트랜지스터와 연결된 제3 기생 커패시터를 더 포함하고,
    상기 제3 기생 커패시터의 일단은 상기 트랜지스터의 소스 및 상기 더미 트랜지스터의 드레인과 연결된 라인과 연결되는 전자 회로.
  16. 제15항에 있어서,
    상기 제3 기생 커패시터의 일단은 상기 더미 트랜지스터의 게이트와 연결된 전자 회로.


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