JP2014241532A - コンパレータ回路、ａ／ｄ変換回路、及び、表示装置 - Google Patents

Abstract

【課題】電源変動等の影響を軽減し、比較動作を正確に行なうことができるコンパレータ回路、当該コンパレータ回路を用いるＡ／Ｄ変換回路、及び、表示装置を提供する。
【解決手段】本開示のコンパレータ回路は、信号電圧を選択的に取り込む第１のスイッチ部と、制御波形を選択的に取り込む第２のスイッチ部と、第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、を有する。
【選択図】 図３

Description

本開示は、コンパレータ回路、Ａ／Ｄ変換回路、及び、表示装置に関する。

コンパレータ回路として、インバータ回路を用いたチョッパ型コンパレータ回路が知られている（例えば、特許文献１参照）。インバータ回路を用いた従来のチョッパ型コンパレータ回路は、第１、第２のスイッチ部、これら２つのスイッチ部の出力端とインバータ回路の入力端との間に接続された容量部、及び、インバータ回路の入出力端間を選択的に短絡する第３のスイッチ部を有する構成となっている。

特開平０５−２４０８８７号公報

上記の従来例に係るチョッパ型コンパレータ回路にあっては、例えば後段の回路部の動作等によって大電流が流れることに起因して、電源（電源電位、グランド電位）が変動すると、当該電源変動によって論理閾値が変わってしまう。チョッパ型コンパレータ回路において、論理閾値が変わると、コンパレータ回路として、比較動作を正確に行なえないことになる。

そこで、本開示は、電源変動等の影響を軽減し、比較動作を正確に行なうことができるコンパレータ回路、当該コンパレータ回路を用いるＡ／Ｄ変換回路、及び、表示装置を提供することを目的とする。

上記の目的を達成するための本開示の第１の態様に係るコンパレータ回路は、
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有する。

上記の目的を達成するための本開示の第２の態様に係るコンパレータ回路は、
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有する。

上記の目的を達成するための本開示の第１の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を備えており、
コンパレータ回路は、
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有する。

上記の目的を達成するための本開示の第２の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を備えており、
コンパレータ回路は、
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有する。

本開示によれば、差動増幅器を用いたコンパレータ回路構成とすることで、電源変動などによって論理閾値が変わるような不具合が生じないため、電源変動等の影響を軽減し、比較動作を正確に行なうことができる。
尚、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。

図１は、本開示の実施例１（第１の態様）に係るコンパレータ回路の構成を示す回路図である。 図２は、実施例１に係るコンパレータ回路の回路動作を説明するためのタイミング波形図である。 図３は、本開示の実施例２（第２の態様）に係るコンパレータ回路の構成を示す回路図である。 図４は、実施例２に係るコンパレータ回路の回路動作を説明するためのタイミング波形図である。 図５は、実施例３に係る表示装置における発光部及び駆動回路から構成された画素等の概念図である。 図６は、実施例３に係る表示装置を構成する回路の概念図である。 図７は、実施例３に係る表示装置における１つの画素の動作を説明するための制御波形等を示す模式図である。 図８は、実施例３に係る表示装置における画素ブロックへの複数の制御波形の供給を模式的に示す図である。 図９は、実施例３に係る表示装置の変形例における画素ブロックへの複数の制御波形の供給を模式的に示す図である。 図１０は、実施例３に係る表示装置における制御波形生成回路の概念図である。 図１１は、実施例４に係る列並列Ａ／Ｄ変換方式の固体撮像装置の構成の概略を示すシステム構成図である。 図１２は、画素の構成の一例を示す回路図である。

以下、本開示の技術を実施するための形態について図面を用いて詳細に説明する。本開示は実施例に限定されるものではなく、実施例における種々の数値などは例示である。尚、説明は、以下の順序で行う。
１．第１の態様、第２の態様に係るコンパレータ回路及び表示装置、全般に関する説明
２．実施例１（第１の態様に係るコンパレータ回路）
３．実施例２（第２の態様に係るコンパレータ回路）
４．実施例３（表示装置の画素に用いる例）
５．実施例４（固体撮像装置のＡ／Ｄ変換回路に用いる例）

［第１の態様、第２の態様に係るコンパレータ回路及び表示装置、全般に関する説明］
本開示の第１の態様に係るコンパレータ回路及び本開示の第１の態様に係る表示装置を、以下、総称して、単に、『本開示の第１の態様』と呼ぶ場合がある。同様に、本開示の第２の態様に係るコンパレータ回路及び本開示の第２の態様に係る表示装置を、以下、総称して、単に、『本開示の第２の態様』と呼ぶ場合がある。

第１の態様に係るコンパレータ回路あるいは第２の態様に係るコンパレータ回路について、入力段にコンパレータ回路が設けられるＡ／Ｄ変換回路において、当該コンパレータ回路として用いる構成とすることができる。第１の態様に係るコンパレータ回路あるいは第２の態様に係るコンパレータ回路を用いるＡ／Ｄ変換回路は、例えば、列並列Ａ／Ｄ変換方式の固体撮像装置におけるＡ／Ｄ変換回路として用いることができる。

本開示の第１の態様及び本開示の第２の態様にあっては、基準電圧について、固定の電圧とすることができる。また、制御波形について、鋸波形の電圧変化を有する構成とすることができる。

上記の好ましい構成、形態を含む本開示の第１の態様及び本開示の第２の態様にあっては、第１のスイッチ部及び第３のスイッチ部が同相のスイッチ制御パルスで駆動され、第２のスイッチ部が第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される構成とすることができる。

上記の好ましい構成、形態を含む本開示の第１の態様及び本開示の第２の態様にあっては、差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有する構成とすることができる。このとき、基準電圧については、電流供給部に対応した電源部及び接地部とは独立して供給される構成とすることができる。

上記の好ましい構成、形態を含む本開示の第１の態様に係る表示装置及び本開示の第２の態様に係る表示装置にあっては、複数の画素が第１の方向及び第２の方向に２次元マトリクス状に配列されている。この画素の配列において、第１の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第２の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第１の方向を表示装置における垂直方向とし、第２の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。

上記の好ましい構成、形態を含む本開示の第１の態様に係る表示装置及び本開示の第２の態様に係る表示装置において、複数の画素について、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割された構成とすることができる。そして、第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない形態とすることができる。

上記の好ましい構成、形態を含む本開示の第１の態様に係る表示装置及び本開示の第２の態様に係る表示装置にあっては、複数の制御パルスに基づき、発光部が、複数回、発光する形態とすることができる。そして、この場合、複数の制御パルスの時間間隔は一定であることが好ましい。

また、上記の好ましい構成、形態を含む本開示の第１の態様に係る表示装置及び本開示の第２の態様に係る表示装置にあっては、１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御波形の数は少ない形態とすることができる。この形態は、１表示フレームにおいて一連の複数の制御波形を生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御波形の一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御波形を供給しないことで達成することができる。

更には、以上に説明した各種の好ましい構成、形態を含む本開示の第１の態様に係る表示装置及び本開示の第２の態様に係る表示装置にあっては、複数の画素について、半導体上に形成する構成とすることができる。

更には、以上に説明した各種の好ましい構成、形態を含む本開示の第１の態様に係る表示装置及び本開示の第２の態様に係る表示装置において、発光部は発光ダイオード（ＬＥＤ）から構成されている形態とすることができる。発光ダイオードは、周知の構成、構造の発光ダイオードとすることができる。即ち、発光ダイオードの発光色に依って、最適な構成、構造を有し、適切な材料から作製された発光ダイオードを選択すればよい。発光ダイオードを発光部とする表示装置にあっては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素によって１画素が構成され、これらの３種類の副画素の発光状態によってカラー画像を表示することができる。

尚、本開示における『１画素』は、このような表示装置における「１副画素」に相当するので、このような表示装置における「１副画素」を、『１画素』と読み替えればよい。３種類の副画素によって１画素を構成する場合、３種類の副画素の配列として、デルタ配列、ストライプ配列、ダイアゴナル配列、レクタングル配列を挙げることができる。そして、発光ダイオードを、ＰＷＭ駆動法に基づき、しかも、定電流駆動することで、発光ダイオードのスペクトル波長にブルーシフトが生じることを防止することができる。また、３つのパネルを準備し、第１のパネルを赤色発光ダイオードから成る発光部から構成し、第２のパネルを緑色発光ダイオードから成る発光部から構成し、第３のパネルを青色発光ダイオードから成る発光部から構成し、これらの３つのパネルからの光を、例えば、ダイクロイック・プリズムを用いて纏めるプロジェクタへ適用することもできる。

図１は、本開示の実施例１（第１の態様）に係るコンパレータ回路の構成を示す回路図である。

図１に示すように、実施例１に係るコンパレータ回路１０Ａは、２つの回路入力端子ＩＮ₁，ＩＮ₂及び１つの回路出力端子ＯＵＴに加えて、３つのスイッチ部１１〜１３、容量部１４、及び、差動増幅器１５を有する、チョッパ型のコンパレータ回路構成となっている。

コンパレータ回路１０Ａは更に、必要に応じて、スイッチ部１６，１７及びインバータ１８，１９を有する。一方の回路入力端子ＩＮ₁には、比較対象の信号である、例えば映像信号の信号電圧Ｖ_Sigが入力される。他方の回路入力端子ＩＮ₂には、比較基準の信号である、例えば鋸波形の電圧変化を有する制御波形Ｖ_Sawが入力される。

第１のスイッチ部１１は、アナログスイッチから成り、入力端が回路入力端子ＩＮ₁に接続されている。第１のスイッチ部１１は、図示せぬ制御部から与えられるスイッチ制御パルスΦ₁によってオン(閉)／オフ(開)駆動されることで、信号電圧Ｖ_Sigを選択的に取り込む。第２のスイッチ部１２は、アナログスイッチから成り、入力端が回路入力端子ＩＮ₂に接続されている。第２のスイッチ部１２は、図示せぬ制御部から与えられる、スイッチ制御パルスΦ₁と逆相のスイッチ制御パルスΦ₂によってオン／オフ駆動されることで、制御波形Ｖ_Sawを選択的に取り込む。

容量部１４は、スイッチ部１１，１２の各出力端に一端が接続されている。差動増幅器１５は、容量部１４の他端に反転（−）入力端が接続され、非反転入力端（＋）に基準電圧Ｖ_Refが与えられている。基準電圧Ｖ_Refは、本コンパレータ回路１０Ａの回路動作の基準となる電圧である。基準電圧Ｖ_Refは、電源変動（電源電位Ｖ_DDやグランド（接地）電位ＧＮＤの変動）などの影響を受けない、即ち、電源変動などによって揺れない固定の電圧である。

第３のスイッチ部１３は、アナログスイッチから成り、差動増幅器１５の反転入力端と出力端との間に接続されている。第３のスイッチ部１３は、第１のスイッチ部１１と同じスイッチ制御パルスΦ₁によってオン／オフ駆動されることで、差動増幅器１５の反転入力端と出力端との間を選択的に短絡する。第４のスイッチ部１６は、アナログスイッチから成り、差動増幅器１５の出力端とインバータ１８の入力端との間に接続されている。第４のスイッチ部１６は、第２のスイッチ部１２と同じスイッチ制御パルスΦ₂によってオン／オフ駆動されることで、差動増幅器１５の出力端とインバータ１８の入力端との間を選択的に短絡する。

第５のスイッチ部１７は、アナログスイッチから成り、インバータ１８の入力端と所定電位のノード、例えばグランドとの間に接続されている。第５のスイッチ部１７は、第１のスイッチ部１１と同じスイッチ制御パルスΦ₁によってオン／オフ駆動されることで、インバータ１８の入力端を選択的にグランド電位ＧＮＤに設定する（接地する）。インバータ１８，１９は直列に接続されることで、差動増幅器１５の出力と同相の出力を回路出力端子ＯＵＴに導出する。

回路出力端子ＯＵＴに導出される出力波形は、信号電圧Ｖ_Sigの大きさ（電圧値）に対応したパルス幅の波形、即ち、ＰＷＭ（Ｐulse Ｗidth Ｍodulation）波形となる。尚、図１の回路において、スイッチ部１１，１２の各出力端と容量部１４の一端との接続ノードをノードＡとし、容量部１４の他端と差動増幅器１５の反転入力端との接続ノードをノードＢとし、差動増幅器１５の出力端のノードをノードＣとする。

第１〜第２スイッチ部１１〜１３、及び、第４、第５のスイッチ部１６，１７については、ＮチャネルＭＯＳトランジスタ単独、ＰチャネルＭＯＳトランジスタ単独、あるいは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの並列接続から成る構成とすることができる。

次に、上記の構成の実施例１に係るコンパレータ回路１０Ａの回路動作について、図２のタイミング波形図を用いて説明する。図２のタイミング波形図には、スイッチ制御パルスΦ₁，Φ₂、制御波形Ｖ_Saw、信号電圧Ｖ_Sig、ノードＡの電位Ｖ_A、ノードＢの電位Ｖ_B、ノードＣの電位Ｖ_C、及び、ＰＷＭ出力の各波形を示している。

実施例１に係るコンパレータ回路１０Ａは、サンプル期間と比較出力期間の２つの期間で動作する。先ず、サンプル期間では、スイッチ制御パルスΦ₁がアクティブ（本例では、高レベル）となり、スイッチ制御パルスΦ₂が非アクティブ（本例では、低レベル）となる。これにより、第１のスイッチ部１１がオン状態となって信号電圧Ｖ_Sigを取り込むとともに、第３のスイッチ部１３がオン状態となって差動増幅器１５の反転入力端と出力端との間を電気的に短絡する。

差動増幅器１５の反転入力端と出力端との間が短絡されることで負帰還の構成となり、仮想接地によって差動増幅器１５の非反転入力端の電位、反転入力端の電位、及び、出力端の電位がほぼ等しくなる。ここで、差動増幅器１５が持つ固有のばらつきをオフセット電圧Ｖ_Offとすると、差動増幅器１５の反転入力端の電位、即ち、ノードＢの電位Ｖ_BはＶ_Ref＋Ｖ_Offとなり、出力端の電位、即ち、ノードＣの電位Ｖ_CもＶ_Ref＋Ｖ_Offとなる。また同時に、第１のスイッチ部１１による信号電圧Ｖ_Sigの取込みによって、ノードＡの電位Ｖ_Aは信号電圧Ｖ_Sigとなる。これにより、容量部１４には、Ｖ_Sig−（Ｖ_Ref＋Ｖ_Off）に相当する電荷が充電される。

また、サンプル期間では、第４のスイッチ部１６がオフ状態にあり、第５のスイッチ部１７がオン状態にある。これにより、差動増幅器１５の出力端とインバータ１８の入力端との間が電気的に遮断され、かつ、インバータ１８の入力端が接地される。従って、回路出力端子ＯＵＴに導出されるＰＷＭ出力は、インバータ１８の入力端の電位、即ち、グランド電位ＧＮＤの状態にある。

次に、比較出力期間に入ると、スイッチ制御パルスΦ₁が非アクティブとなり、スイッチ制御パルスΦ₂がアクティブとなる。これにより、第１のスイッチ部１１に代わって、第２のスイッチ部１２がオン状態となって制御波形Ｖ_Sawを取り込むとともに、第３のスイッチ部１３がオフ状態となって差動増幅器１５の反転入力端と出力端との間を電気的に開放する。

第２のスイッチ部１２による制御波形Ｖ_Sawの取込みによって、ノードＡの電位Ｖ_Aは制御波形Ｖ_Sawの最大レベルとなる。このとき、ノードＢの電位Ｖ_Bは、Ｖ_B＝Ｖ_Saw−｛Ｖ_Sig−（Ｖ_Ref＋Ｖ_Off)}となる。ここで、制御波形Ｖ_Sawは、比較出力期間内において、最大レベルから所定の傾斜角度で下降し、最小レベルに達した後、同じ傾斜角度で上昇する鋸波形である。

比較出力期間の初期の段階では、制御波形Ｖ_Sawが最大レベル及びその近傍レベルにあり、サンプル期間で書き込まれた信号電圧Ｖ_Sig（＝信号電圧Ｖ_Sig1）よりも高い。この場合、ノードＢの電位Ｖ_Bが差動増幅器１５の非反転入力端の基準電圧Ｖ_Refよりも高いため、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cはグランド電位ＧＮＤとなる。

その後、制御波形Ｖ_Sawが下降を開始すると、これに応じてノードＡの電位Ｖ_A及びノードＢの電位Ｖ_Bが下降する。そして、制御波形Ｖ_Sawが、サンプル期間で書き込まれた信号電圧Ｖ_Sig（信号電圧Ｖ_Sig1）を下回るタイミングで、ノードＢの電位Ｖ_Bが基準電圧Ｖ_Refを下回る。すなわち、Ｖ_B−Ｖ_Saw＝Ｖ_Sig−（Ｖ_Ref＋Ｖ_Off）＜０となる。これにより、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cが電源電位Ｖ_DDとなる。

制御波形Ｖ_Sawが最小レベルに達し、その後、上昇を開始すると、これに応じてノードＡの電位Ｖ_A及びノードＢの電位Ｖ_Bが上昇する。そして、制御波形Ｖ_Sawが信号電圧Ｖ_Sig1を超えるタイミングで、ノードＢの電位Ｖ_Bが基準電圧Ｖ_Refを超える。すなわち、Ｖ_B−Ｖ_Saw＝Ｖ_Sig−（Ｖ_Ref＋Ｖ_Off）＞０となる。これにより、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cが反転し、グランド電位ＧＮＤとなる。

また、比較出力期間では、第４のスイッチ部１６がオン状態にあり、第５のスイッチ部１７がオフ状態にある。これにより、差動増幅器１５の出力端とインバータ１８の入力端との間が電気的に短絡される。従って、回路出力端子ＯＵＴには、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cがインバータ１８で反転され、更にインバータ１９で反転されてＰＷＭ出力として導出される。

上述したサンプル期間及び比較出力期間の各動作が交互に繰り返されることで、比較基準の信号である、鋸波形の制御波形Ｖ_Sawと、比較対象の信号である、信号電圧Ｖ_Sigとの比較動作が行われる。この比較動作により、信号電圧Ｖ_Sig（Ｖ_Sig1，Ｖ_Sig2，Ｖ_Sig3，…）の大きさに応じたパルス幅のＰＷＭ出力が回路出力端子ＯＵＴから出力される。

そして、実施例１に係るコンパレータ回路１０Ａにあっては、従来のチョッパ型コンパレータ回路におけるインバータ回路に代えて差動増幅器１５を用いることで、インバータ回路を用いた場合における、電源変動などによって論理閾値が変わる、というような不具合は生じない。従って、電源変動などの影響を軽減し、比較動作を正確に行なうことができる、換言すれば、比較動作の精度エラーをなくすことができる。

ところで、実施例１に係るコンパレータ回路１０Ａにおいて、第３のスイッチ部１３を例えばＮチャネル型のＭＯＳトランジスタで構成する場合、ノードＢの電位Ｖ_Bは、ＭＯＳトランジスタの耐圧以上になってはいけない。また、ＭＯＳトランジスタのＰＮダイオードがオンしてはいけないため、ノードＢの電位Ｖ_Bは低すぎてもいけない。従って、電源電位Ｖ_DDとグランド電位ＧＮＤの間の電圧でノードＢを動作させる必要があるため、信号電圧Ｖ_Sigや制御波形Ｖ_Sawのダイナミックレンジが制限される。第３のスイッチ部１３がＰチャネル型のＭＯＳトランジスタから成る場合にも同様である。

また、容量部１４の両端には寄生容量が付くことから、信号電圧Ｖ_Sig及び制御波形Ｖ_Sawで容量部１４に対して充放電を行なうに当たって、信号電圧Ｖ_Sig及び制御波形Ｖ_Sawを生成する回路に対して、寄生容量を含む容量部１４を駆動するだけの駆動能力が必要となる。更に、上述した動作説明から明らかなように、サンプル期間の終了後から、制御波形Ｖ_Sawが下降を開始するまでの間、ノードＣの電位Ｖ_Cがグランド電位ＧＮＤにあるため、第３のスイッチ部１３のオフリーク電流で容量部１４の容量値が変わってしまう。

実施例１に係るコンパレータ回路１０Ａにおける上述した問題点を解消すべく為されたのが、以下に説明する実施例２に係るコンパレータ回路１０Ｂである。
図３は、本開示の実施例２（第２の態様）に係るコンパレータ回路の構成を示す回路図である。

図３に示すように、実施例２に係るコンパレータ回路１０Ｂは、実施例１に係るコンパレータ回路１０Ａと同様に、３つのスイッチ部１１〜１３、容量部１４、及び、差動増幅器１５を有する、チョッパ型のコンパレータ回路構成となっている。そして、一方の回路入力端子ＩＮ₁には、比較対象の信号である、例えば映像信号の信号電圧Ｖ_Sigが入力され、他方の回路入力端子ＩＮ₂には、比較基準の信号である、例えば鋸波形の電圧変化を有する制御波形Ｖ_Sawが入力される。コンパレータ回路１０Ｂは更に、必要に応じて、スイッチ部１６，１７及びインバータ１８を有する。

第１のスイッチ部１１は、アナログスイッチから成り、入力端が回路入力端子ＩＮ₁に接続されている。第１のスイッチ部１１は、図示せぬ制御部から与えられるスイッチ制御パルスΦ₁によってオン／オフ駆動されることで、信号電圧Ｖ_Sigを選択的に取り込む。第２のスイッチ部１２は、アナログスイッチから成り、入力端が回路入力端子ＩＮ₂に接続されている。第２のスイッチ部１２は、図示せぬ制御部から与えられる、スイッチ制御パルスΦ₁と逆相のスイッチ制御パルスΦ₂によってオン／オフ駆動されることで、制御波形Ｖ_Sawを選択的に取り込む。

差動増幅器１５は、スイッチ部１１，１２の各出力端に非反転（＋）入力端が接続されている。容量部１４は、差動増幅器１５の反転（−）入力端に一端が接続され、他端に基準電圧Ｖ_Refが与えられている。基準電圧Ｖ_Refは、本コンパレータ回路１０Ｂの回路動作の基準となる電圧である。基準電圧Ｖ_Refは、電源変動などの影響を受けない（即ち、電源変動などによって揺れない）固定の電圧である。

第３のスイッチ部１３は、アナログスイッチから成り、差動増幅器１５の反転入力端と出力端との間に接続されている。第３のスイッチ部１３は、第１のスイッチ部１１と同じスイッチ制御パルスΦ₁によってオン／オフ駆動されることで、差動増幅器１５の反転入力端と出力端との間を選択的に短絡する。第４のスイッチ部１６は、アナログスイッチから成り、差動増幅器１５の出力端とインバータ１８の入力端との間に接続されている。第４のスイッチ部１６は、第２のスイッチ部１２と同じスイッチ制御パルスΦ₂によってオン／オフ駆動されることで、差動増幅器１５の出力端とインバータ１８の入力端との間を選択的に短絡する。

第５のスイッチ部１７は、アナログスイッチから成り、インバータ１８の入力端と所定電位のノード、例えば電源（Ｖ_DD）との間に接続されている。第５のスイッチ部１７は、第１のスイッチ部１１と同じスイッチ制御パルスΦ₁によってオン／オフ駆動されることで、インバータ１８の入力端を選択的に電源電位Ｖ_DDに設定する。インバータ１８は、差動増幅器１５の出力と逆相の出力を回路出力端子ＯＵＴに導出する。

回路出力端子ＯＵＴに導出される出力波形は、信号電圧Ｖ_Sigの大きさ（電圧値）に対応したパルス幅のＰＷＭ波形となる。尚、図３の回路において、差動増幅器１５の非反転入力端のノードをノードＡとし、反転入力端のノードをノードＢとし、差動増幅器１５の出力端のノードをノードＣとする。

第１〜第２スイッチ部１１〜１３、及び、第４、第５のスイッチ部１６，１７については、ＮチャネルＭＯＳトランジスタ単独、ＰチャネルＭＯＳトランジスタ単独、あるいは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの並列接続から成る構成とすることができる。

次に、上記の構成の実施例２に係るコンパレータ回路１０Ｂの回路動作について、図４のタイミング波形図を用いて説明する。図４のタイミング波形図には、スイッチ制御パルスΦ₁，Φ₂、制御波形Ｖ_Saw、信号電圧Ｖ_Sig、ノードＡの電位Ｖ_A、ノードＢの電位Ｖ_B、ノードＣの電位Ｖ_C、及び、ＰＷＭ出力の各波形を示している。

実施例２に係るコンパレータ回路１０Ｂは、実施例１に係るコンパレータ回路１０Ａと同様に、サンプル期間と比較出力期間の２つの期間で動作する。先ず、サンプル期間では、スイッチ制御パルスΦ₁がアクティブ（本例では、高レベル）となり、スイッチ制御パルスΦ₂が非アクティブ（本例では、低レベル）となる。これにより、第１のスイッチ部１１がオン状態となって信号電圧Ｖ_Sigを取り込むとともに、第３のスイッチ部１３がオン状態となって差動増幅器１５の反転入力端と出力端との間を電気的に短絡する。

差動増幅器１５の反転入力端と出力端との間が短絡されることで負帰還の構成となり、仮想接地によって差動増幅器１５の非反転入力端の電位、反転入力端の電位、及び、出力端の電位がほぼ等しくなる。同時に、第１のスイッチ部１１による信号電圧Ｖ_Sigの取込みによって、差動増幅器１５の反転入力端の電位、即ち、ノードＡの電位Ｖ_Aが信号電圧Ｖ_Sigとなる。

ここで、差動増幅器１５が持つ固有のばらつきをオフセット電圧Ｖ_Offとすると、差動増幅器１５の帰還経路には（Ｖ_Sig＋Ｖ_Off）の電圧が発生する。この帰還経路に発生した電圧（Ｖ_Sig＋Ｖ_Off）は、ノードＢの電位Ｖ_B及びノードＣの電位Ｖ_Cでもあり、固定の電圧である基準電圧Ｖ_Refが他端に与えられている容量部１４に書き込まれ、次のサンプル期間までホールドされる。

また、サンプル期間では、第４のスイッチ部１６がオフ状態にあり、第５のスイッチ部１７がオン状態にある。これにより、差動増幅器１５の出力端とインバータ１８の入力端との間が電気的に遮断され、かつ、インバータ１８の入力端に電源電位Ｖ_DDが印加される。従って、回路出力端子ＯＵＴに導出されるＰＷＭ出力は、グランド電位ＧＮＤの状態にある。

次に、比較出力期間に入ると、スイッチ制御パルスΦ₁が非アクティブとなり、スイッチ制御パルスΦ₂がアクティブとなる。これにより、第１のスイッチ部１１に代わって、第２のスイッチ部１２がオン状態となって制御波形Ｖ_Sawを取り込むとともに、第３のスイッチ部１３がオフ状態となって差動増幅器１５の反転入力端と出力端との間を電気的に開放する。

第２のスイッチ部１２による制御波形Ｖ_Sawの取込みによって、ノードＡの電位Ｖ_Aは制御波形Ｖ_Sawの最大レベルとなる。比較出力期間の初期の段階では、制御波形Ｖ_Sawが最大レベル及びその近傍レベルにあり、サンプル期間で容量部１４に書き込まれた信号電圧Ｖ_Sig（＝信号電圧Ｖ_Sig1）よりも高いため、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cは電源電位Ｖ_DDとなる。

その後、制御波形Ｖ_Sawが下降を開始し、サンプル期間で書き込まれた信号電圧Ｖ_Sig（信号電圧Ｖ_Sig1）を下回るタイミングで、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cが反転し、グランド電位ＧＮＤとなる。また、比較出力期間では、第４のスイッチ部１６がオン状態にあり、第５のスイッチ部１７がオフ状態にある。これにより、差動増幅器１５の出力端とインバータ１８の入力端との間が電気的に短絡される。従って、回路出力端子ＯＵＴには、差動増幅器１５の出力端の電位、即ち、ノードＣの電位Ｖ_Cが、インバータ１８で反転されてＰＷＭ出力として導出される。

上述した実施例２に係るコンパレータ回路１０Ｂにあっても、実施例１に係るコンパレータ回路１０Ａと同様に差動増幅器１５を用いた回路構成を採っているため、電源変動などによって論理閾値が変わる、というような不具合は生じない。従って、電源変動などの影響を軽減し、比較動作の精度エラーをなくすことができる。これに加えて、実施例２に係るコンパレータ回路１０Ｂにあっては、次のような作用、効果を得ることができる。

実施例１に係るコンパレータ回路１０Ａにあっては、信号電圧Ｖ_Sig及び制御波形Ｖ_Sawの入力経路側に設けていた容量部１４を、実施例２に係るコンパレータ回路１０Ｂにあっては、差動増幅器１５の帰還経路側に設けた構成を採っている。これにより、信号電圧Ｖ_Sig及び制御波形Ｖ_Sawを生成する回路に対して、寄生容量を含む容量部１４を駆動するだけの駆動能力が要求されず、当該回路の負荷の低減が可能になるため、動作速度の向上や消費電力の低減に寄与できることになる。

また、実施例１に係るコンパレータ回路１０Ａにあっては、信号電圧Ｖ_Sig及び制御波形Ｖ_Sawの入力経路側に設けていた第３のスイッチ部１３についても、実施例２に係るコンパレータ回路１０Ｂにあっては、当該入力経路側からなくした構成を採っている。これにより、第３のスイッチ部１３を信号電圧Ｖ_Sig及び制御波形Ｖ_Sawの入力経路側に設ける場合のような、ノードＡの動作に電圧の制約が生じないため、信号電圧Ｖ_Sig及び制御波形Ｖ_Sawのダイナミックレンジを確保できる。更に、サンプル期間の終了後から、制御波形Ｖ_Sawが下降を開始するまでの間、ノードＣの電位Ｖ_Cが電源電位Ｖ_DDにあるため、第３のスイッチ部１３のオフリーク電流で容量部１４の容量値が変わることもない。

以上説明した実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂは、ＰＷＭ駆動方式を採る表示装置の画素に設けられるコンパレータ回路や、Ａ／Ｄ変換回路の入力段に設けられるコンパレータ回路として用いることができる。以下に、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを画素のコンパレータ回路として用いる表示装置を実施例３に係る表示装置として、入力段のコンパレータ回路として用いるＡ／Ｄ変換回路を実施例４に係るＡ／Ｄ変換回路として説明する。

実施例３に係る表示装置における発光部及び駆動回路から構成された画素等の概念図を図５に示し、実施例３に係る表示装置を構成する回路の概念図を図６に示す。尚、図面の簡略化のため、図６には３×５個の画素を図示している。

実施例３に係る表示装置は、発光部２１、及び、発光部２１を駆動する駆動回路２２から構成された画素（より具体的には、副画素であり、以下においても同様である）２０が、複数、２次元マトリクス状に配列されて成る。具体的には、複数の画素２０は、第１の方向及び第２の方向に２次元マトリクス状に配列されている。そして、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている。実施例１に係る表示装置は更に、画素２０を駆動するための周辺の駆動部として、電圧供給部１０１、走査回路１０２、制御波形生成回路１０３、及び、画像信号出力回路１０４を備えている。

発光部２１は、発光ダイオード（ＬＥＤ）から構成されており、アノード電極が電源部に接続されている。複数の画素２０の各駆動回路２２は、コンパレータ回路２３、電流源２４、及び、発光部駆動用トランジスタＴＲ_Drvを備えている。発光部駆動用トランジスタＴＲ_Drvは、例えば、Ｎチャネル型のトランジスタから成る。但し、Ｎチャネル型のトランジスタに限られるものではない。発光部駆動用トランジスタＴＲ_Drvは、ドレイン電極が発光部２１のカソード電極に接続され、ソース電極が電流源２４を介して接地部（グランド）に接続されている。

コンパレータ回路２３には、鋸波形の電圧変化を有する制御波形（発光制御波形）Ｖ_Sawが制御波形生成回路１０３から制御パルス線ＰＳＬを通して与えられるとともに、信号電圧（発光強度信号）Ｖ_Sigが画像信号出力回路１０４からデータ線ＤＴＬを通して与えられる。尚、信号電圧Ｖ_Sigは、具体的には、画素２０における発光状態（輝度）を制御する映像信号電圧である。コンパレータ回路２３は、制御波形Ｖ_Sawと信号電圧Ｖ_Sigに基づく電位とを比較し、比較結果に基づく所定電圧（便宜上、『第１の所定電圧』と呼ぶ）を出力する。

電流源２４には、電圧供給部１０１から基準電圧Ｖ_Ref及び基準電流Ｉ_Refが供給される。電流源２４は、基準電圧Ｖ_Ref及び基準電流Ｉ_Refを基に電圧電流変換して定電流を生成する。発光部駆動用トランジスタＴＲ_Drvは、コンパレータ回路２３から出力される第１の所定電圧によって駆動されることで、発光部２１に電流を供給し、発光回路部２１を発光させる。即ち、発光部駆動用トランジスタＴＲ_Drvは、コンパレータ回路２３の出力（差動増幅器１５の出力）に応じて発光部２１に電流を供給する電流供給部を構成している。基準電圧Ｖ_Refは、コンパレータ回路２３にも供給される。即ち、基準電圧Ｖ_Refは、電流供給部（発光部駆動用トランジスタＴＲ_Drv）に対応した電源部及び接地部とは独立して電圧供給部１０１からコンパレータ回路２３に供給される。

そして、コンパレータ回路２３は、先述した実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂから成る。図１に示すコンパレータ回路１０Ａ、あるいは、図３に示すコンパレータ回路１０Ｂにおいて、信号電圧Ｖ_Sigを選択的に取り込む第１のスイッチ部１１は、画像信号出力回路１０４からデータ線ＤＴＬを通して与えられる信号電圧Ｖ_Sigをサンプリングして画素２０内に書き込む信号書込みスイッチである。

実施例３に係る表示装置は、各画素２０がコンパレータ回路２３を有する駆動回路２２を有することで、信号電圧Ｖ_Sigに基づく電位に応じた時間だけ発光部２１を発光させる、即ち、発光部２１をＰＷＭ駆動する駆動法を採っている。このＰＷＭ駆動法によれば、発光部２１の発光ばらつきを軽減できる利点がある。

図７に、実施例３に係る表示装置において、１つの画素の動作を説明するための制御波形Ｖ_Saw等を示す模式図を示す。また、画素ブロックへの複数の制御波形Ｖ_Sawの供給を模式的に図８に示す。図８及び後述する図９においては、制御波形Ｖ_Sawの鋸波形を、便宜上、三角形で示している。

実施例３に係る表示装置は、発光部２１、及び、発光部２１を駆動する駆動回路２２から構成された画素２０が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置である。そして、第１番目の画素ブロックに属する画素２０を構成する発光部２１から、第Ｐ番目の画素ブロックに属する画素２０を構成する発光部２１まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素２０を構成する発光部２１を発光させているとき、残りの画素ブロックに属する画素２０を構成する発光部２１を発光させない。

例えば、画面の水平方向（第２の方向）の画素数が１９２０、画面の垂直方向（第１の方向）の画素数が１０８０であるフルＨＤ高精細フルカラー表示装置を想定する。画素群は、第１の方向に沿ってＰ個の画素ブロックに分割されている。ここで、一例として、Ｐ＝６とする。すると、第１番目の画素ブロックには第１行目の画素群から第１８０行目の画素群が含まれ、第２番目の画素ブロックには第１８１行目の画素群から第３６０行目の画素群が含まれ、第３番目の画素ブロックには第３６１行目の画素群から第５４０行目の画素群が含まれ、第４番目の画素ブロックには第５４１行目の画素群から第７２０行目の画素群が含まれ、第５番目の画素ブロックには第７２１行目の画素群から第９００行目の画素群が含まれ、第６番目の画素ブロックには第９０１行目の画素群から第１０８０行目の画素群が含まれる。

以下、第１番目の画素ブロックにおける各画素の動作を説明する。

［信号電圧書込み期間］
実施例１〜実施例３において説明したように、図１に示すコンパレータ回路１０Ａ、あるいは、図３に示すコンパレータ回路１０Ｂにおいて、容量部１４には、データ線ＤＴＬの電位、即ち、信号電圧Ｖ_Sigに基づく電位に応じた電荷が蓄積される。云い換えれば、容量部１４は、信号電圧Ｖ_Sigに基づく電位を保持する。

ここで、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路２２（具体的には、信号書込みスイッチである第１のスイッチ部１１、以下同様）を、一斉に作動状態とする。そして、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路２２が一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における駆動回路２２から最終行（具体的には、第１８０行目）に属する全ての画素（最終行の行方向画素群）における駆動回路２２まで、順次、行われる。

［画素ブロック発光期間］
第１番目の画素ブロックにおいて、以上の動作が完了すると、制御波形生成回路１０３から、第１番目の画素ブロックに制御波形Ｖ_Sawが供給される。即ち、第１番目の画素ブロックにおける全画素２０を構成する駆動回路２２（具体的には、第１のスイッチ部１１）が一斉に作動状態となり、第１番目の画素ブロックに属する全画素２０における発光部２１が発光する。１つの制御波形Ｖ_Sawの電圧の絶対値は、時間の経過と共に、減少（下降）し、次いで、増加（上昇）する。そして、時間の経過と共に変化する制御波形Ｖ_Sawの電圧によってガンマ補正がなされる。即ち、時間を変数とした制御波形Ｖ_Sawの電圧の変化率（微分値）の絶対値は、定数２．２に比例する。

図７に示した例において、信号電圧書込み期間にあっては、制御波形Ｖ_Sawの電圧は、例えば、３ボルト以上である。従って、信号電圧書込み期間にあっては、コンパレータ回路２３（１０Ａ，１０Ｂ）は、出力部から第２の所定電圧（低レベル）を出力するので、発光部駆動用トランジスタＴＲ_Drvはオフ状態にある。画素ブロック発光期間において、制御波形Ｖ_Sawの電圧が下降し始め、制御波形Ｖ_Sawの鋸波形の電圧が信号電圧Ｖ_Sigに基づく電位に達すると、コンパレータ回路２３（１０Ａ，１０Ｂ）は、出力部から第１の所定電圧（高レベル）を出力する。その結果、発光部駆動用トランジスタＴＲ_Drvはオン状態となり、電流供給線ＣＳＬから発光部２１に電流が供給され、発光部２１が発光する。

制御波形Ｖ_Sawの電圧は約１ボルトまで下降し、次いで、上昇に転じる。そして、制御波形Ｖ_Sawの鋸波形の電圧と信号電圧Ｖ_Sigに基づく電位を超えると、コンパレータ回路２３（１０Ａ，１０Ｂ）は、出力部から第２の所定電圧（低レベル）を出力する。その結果、発光部駆動用トランジスタＴＲ_Drvはオフ状態となり、電流供給線ＣＳＬから発光部２１への電流の供給が遮断され、発光部２１は発光を中止する（消光する）。即ち、信号電圧（発光強度信号）Ｖ_Sigに基づく電位が制御波形Ｖ_Sawの鋸波形を切り取る時間の間のみ、発光部２１を発光させることができる。そして、このときの発光部２１の輝度は、切り取られる時間の長短に依存する。

即ち、発光部２１が発光する時間は、コンパレータ回路２３（１０Ａ，１０Ｂ）の容量部１４に保持された電位と制御波形生成回路１０３から与えられる制御波形Ｖ_Sawの電圧とに基づく。そして、時間の経過と共に変化する制御波形Ｖ_Sawの鋸波形の電圧によってガンマ補正がなされる。即ち、時間を変数とした制御波形Ｖ_Sawの電圧の変化率の絶対値は、定数２．２に比例するので、ガンマ補正のための回路を設けることは不要である。例えば、線形の鋸波形の電圧（三角波形）を有する制御波形Ｖ_Sawを用い、信号電圧Ｖ_Sigを線形の輝度信号に対して２．２乗で変化させる方法も考えられるが、実際には低輝度で電圧変化が小さくなり過ぎ、特に、このような電圧変化をデジタル処理にて実現するためには、大きなビット数が必要とされ、有効な方法とは云えない。

実施例３に係る表示装置にあっては、制御波形生成回路１０３が１つ備えられている。制御波形Ｖ_Sawの電圧の変化は、図７に模式的に示すように、低階調部（低電圧部分）が非常に急峻に変化しており、特にこの部分の制御波形Ｖ_Sawの波形品位に対して敏感である。従って、制御波形生成回路１０３において生成された制御波形Ｖ_Sawのばらつきも考慮する必要がある。然るに、実施例３に係る表示装置にあっては、制御波形生成回路１０３を１つしか備えていないので、制御波形生成回路１０３において生成された制御波形Ｖ_Sawに、実質的に、ばらつきが生じることがない。即ち、表示装置全体を同一の制御波形Ｖ_Sawによって発光させることができるので、発光状態のばらつき発生を防止することができる。

また、制御波形Ｖ_Sawの電圧の絶対値は、時間の経過と共に、減少し、次いで、増加するので、１つの画素ブロックに属する全画素（より具体的には、全副画素）を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。それ故、列方向画素群における発光の遅延に起因した、画像上の縦線（縦筋）発生を確実に防止することができる。

実施例３に係る表示装置にあっては、複数の制御波形Ｖ_Sawに基づき、発光部２１が、複数回、発光する。あるいは又、駆動回路２２に供給される鋸波形の電圧変化を有する複数の制御波形Ｖ_Sawと、信号電圧Ｖ_Sigに基づく電位とに基づき、発光部２１が、複数回、発光する。あるいは又、制御波形生成回路１０３にあっては、複数の制御波形Ｖ_Sawに基づき、発光部２１を、複数回、発光させる。複数の制御波形Ｖ_Sawの時間間隔は一定である。具体的には、実施例３に係る表示装置にあっては、画素ブロック発光期間において、４つの制御波形Ｖ_Sawが、各画素ブロックを構成する全画素２０に送られ、各画素２０は、４回、発光する。

図８に模式的に示すように、実施例３に係る表示装置にあっては、１表示フレームにおいて、１２個の制御波形Ｖ_Sawが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御波形Ｖ_Sawの数よりも、１表示フレーム内における駆動回路２２に供給される制御波形Ｖ_Sawの数は少ない。あるいは又、制御波形生成回路１０３にあっては、１表示フレーム内における制御波形Ｖ_Sawの数よりも、１表示フレーム内における駆動回路２２に供給される制御波形Ｖ_Sawの数は少ない。具体的には、図８に示した例では、１表示フレーム内における制御波形Ｖ_Sawの数は１２であり、１表示フレーム内における駆動回路２２に供給される制御波形Ｖ_Sawの数は４である。隣接する画素ブロックにあっては、２つの制御波形Ｖ_Sawが重なりあっている。即ち、２つ隣接する画素ブロックが同時に発光状態となる。また、第１番目の画素ブロックと最終番目の画素ブロックにあっても同時に発光状態となる。このような形態は、１表示フレームにおいて一連の複数の制御波形Ｖ_Sawを生成し、一の画素ブロックに属する画素２０を構成する発光部２１を発光させないとき、一連の複数の制御波形Ｖ_Sawの一部をマスクして、一の画素ブロックに属する画素２０を構成する駆動回路２２には制御波形Ｖ_Sawを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、１表示フレーム内における一連の制御波形Ｖ_Sawから一部分（４つの連続した制御波形Ｖ_Saw）を取り出し、駆動回路２２に供給すればよい。

即ち、実施例３の制御波形生成回路１０３は、画素２０が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置において、駆動回路２２を制御するための、鋸波形の電圧変化を有する制御波形Ｖ_Sawを生成する制御パルス生成回路である。そして、制御波形生成回路１０３は、第１番目の画素ブロックに属する画素２０を構成する駆動回路２２から、第Ｐ番目の画素ブロックに属する画素２０を構成する駆動回路２２まで、画素ブロック毎に、順次、一斉に制御波形Ｖ_Sawを供給し、且つ、一部の画素ブロックに属する画素２０を構成する駆動回路２２に制御波形Ｖ_Sawを供給しているとき、残りの画素ブロックに属する画素２０を構成する駆動回路２２に制御波形Ｖ_Sawを供給しない。ここで、制御波形生成回路１０３にあっては、１表示フレームにおいて一連の複数の制御波形Ｖ_Sawを生成し、一の画素ブロックに属する画素２０を構成する発光部２１を発光させないとき、一連の複数の制御波形Ｖ_Sawの一部をマスクして、一の画素ブロックに属する画素２０を構成する駆動回路２２には制御波形Ｖ_Sawを供給しない。

より具体的には、図１０に概念図を示すように、制御波形生成回路１０３において、メモリ３１に格納してある制御波形Ｖ_Sawの波形データをコントローラ３２によって読み出し、読み出された波形データをＤ／Ａコンバータ３３に送る。そして、Ｄ／Ａコンバータ３３において電圧に変換し、電圧をローパスフィルター３４で積分することで、２．２乗カーブを有する制御波形Ｖ_Sawを作成する。

そして、制御波形Ｖ_Sawをアンプリファイア３５を介して、複数（実施例３にあっては６個）のマルチプレクサ３６に分配し、コントローラ３２による制御の下、マルチプレクサ３６によって、一連の制御波形Ｖ_Sawにおいて必要とされる一部分だけを通し、その他の部分をマスクする。このようにすることで、所望の制御波形群（具体的には、４つの連続した制御波形Ｖ_Sawから成る制御波形群を６組）を作成する。尚、元となる鋸波形は１つであるので、制御波形生成回路１０３における制御波形Ｖ_Sawの生成におけるばらつき発生を確実に抑制することができる。

そして、以上に説明した信号電圧書込み期間及び画素ブロック発光期間における動作を、第１番目の画素ブロックから第６番目の画素ブロックまで、順次、実行する。即ち、図８に示すように、第１番目の画素ブロックに属する画素２０を構成する発光部２１から、第Ｐ番目の画素ブロックに属する画素２０を構成する発光部２１まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素２０を構成する発光部２１を発光させているとき、残りの画素ブロックに属する画素２０を構成する発光部２１を発光させない。尚、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している。

ところで、１表示フレーム期間の初めの第１の期間に、全画素の発光を停止させた状態で、全画素に映像信号電圧を書き込み、第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の発光部を発光させるといった従来の駆動方法では、以下のような問題が生じる。即ち、映像信号は、１表示フレーム全ての時間に亙り、均等に送られて来る場合が多い。従って、テレビジョン受像システムにおいて、垂直ブランキング区間を第２の期間に充当させれば、全画素を同時に発光させる方法も考えられる。しかしながら、垂直ブランキング区間は、通常、１表示フレームの４％程度の時間長さである。それ故、発光効率が非常に低い表示装置となってしまう。また、１表示フレームに亙り送られてくる映像信号を第１の期間において全ての画素に書き込むためには、大きな信号バッファを用意する必要があるし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するために、信号伝送回路の工夫が必要になる。更には、第２の期間において全画素を一斉に発光させるので、発光に要する電力が短時間に集中してしまい、電源設計が難しくなるという問題もある。

これに対して、実施例３に係る表示装置にあっては、一部の画素ブロック（例えば、第１番目及び第２番目の画素ブロック）に属する画素２０を構成する発光部２１を発光させているとき、残りの画素ブロック（例えば、第３番目から第６番目の画素ブロック）に属する画素２０を構成する発光部２１を発光させない。従って、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。

しかも、１表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素２０に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、１表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がない。また、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。

更には、画素の発光期間において、全画素２０を一斉に発光させるのではないので、即ち、例えば、第１番目及び第２番目の画素ブロックに属する画素を構成する発光部を発光させているとき、第３番目から第６番目の画素ブロックに属する画素を構成する発光部を発光させない。従って、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。

図９に、実施例３の表示装置の変形例における画素ブロックへの複数の制御波形Ｖ_Sawの供給を模式的に示すが、この例においては、Ｐ＝５としている。即ち、第１番目の画素ブロックには第１行目の画素群から第２１６行目の画素群が含まれ、第２番目の画素ブロックには第２１７行目の画素群から第４３２行目の画素群が含まれ、第３番目の画素ブロックには第４３３行目の画素群から第６４８行目の画素群が含まれ、第４番目の画素ブロックには第６４９行目の画素群から第８６４行目の画素群が含まれ、第５番目の画素ブロックには第８６５行目の画素群から第１０８０行目の画素群が含まれる。

図９に示した例にあっても、画素ブロック発光期間において、４つの制御波形Ｖ_Sawが、各画素ブロックを構成する全画素２０に送られ、各画素２０は、４回、発光する。１表示フレームにおいて、１２個の制御波形Ｖ_Sawが５つの画素ブロックへ供給される。そして、１表示フレーム内における制御波形Ｖ_Sawの数よりも、１表示フレーム内における駆動回路２２に供給される制御波形Ｖ_Sawの数は少ない。具体的には、図９に示した例でも、１表示フレーム内における制御波形Ｖ_Sawの数は１２であり、１表示フレーム内における駆動回路２２に供給される制御波形Ｖ_Sawの数は４である。但し、図８に示した例と異なり、１表示フレームにおいて、発光していない画素ブロックが存在する。隣接する画素ブロックにあっては、３つの制御波形Ｖ_Sawが重なりあっている。そして、５つの画素ブロックにおいて、最大、４つの画素ブロックにおける発光状態が重なり合う。このように、図８に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。

以上に説明した、ＰＷＭ駆動法による駆動の下に発光部２１を発光駆動する表示装置において、各画素２０に設けられるコンパレータ回路２３として、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを用いることで、次のような作用、効果を得ることができる。

すなわち、ＰＷＭ駆動法を用いる表示装置において、電源変動などによってコンパレータ回路２３の比較動作に精度エラーが生じると、信号電圧Ｖ_Sigの大きさに対応した発光時間にて発光部２１を駆動できないため、所望の輝度、即ち、信号電圧Ｖ_Sigの大きさに対応した輝度が得られないことになる。しかし、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂは、電源変動などの影響を軽減し、比較動作の精度エラーをなくすことができるため、電源変動などがあったとしても、信号電圧Ｖ_Sigの大きさに対応した輝度、即ち、所望の表示画像を得ることができる。

特に、画素２０をガラス基板のような絶縁体上ではなく、シリコンのような半導体上に形成する場合、トランジスタは、ソース／ゲート／ドレインの３端子ではなく、ソース／ゲート／ドレイン／バックゲート（ベース）の４端子となる。そして、画素２０を構成するトランジスタとしてＮチャネル型のトランジスタを用いる場合にはバックゲートがグランドに接続され、Ｐチャネル型のトランジスタを用いた場合にはバックゲートが電源に接続されることになる。

このように、画素２０を半導体上に形成した場合において、発光部２１を発光駆動する際に、例えば画素行単位で複数の画素２０の発光部駆動用トランジスタＴＲ_Drvに大電流が流れると、電源あるいはグランドの電位に揺れが生じる場合がある。しかしながら、コンパレータ回路２３として、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを用いることで、コンパレータ回路２３において、上記のような電源変動の影響を軽減し、比較動作を正確に行なうことができる。従って、実施例１または実施例２の技術は、特に、画素２０を半導体上に形成して成る、ＰＷＭ駆動法を用いる表示装置に適用して有用なものである。

次に、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを、Ａ／Ｄ変換回路の入力段に設けられるコンパレータ回路として用いる実施例４について説明する。実施例４では、列並列Ａ／Ｄ変換方式の固体撮像装置におけるＡ／Ｄ変換回路として、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを用いる場合を例に挙げて説明するものとする。

図１１に、実施例４に係る固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。

［システム構成］
図１１に示すように、実施例４に係るＣＭＯＳイメージセンサは、画素４０が、複数、２次元マトリクス状に配列されて成る画素アレイ部５１と、当該画素アレイ部５１の各画素４０を駆動する周辺の駆動系や信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部５２、電流源部５３、カラム処理部５４、参照信号生成部５５、列走査部５６、水平出力線５７、及び、タイミング制御部５８が設けられている。これらの駆動系や信号処理系は、画素アレイ部５１と同一の半導体基板（チップ）上に集積されている。

このシステム構成において、タイミング制御部５８は、マスタークロックＭＣＫに基づいて、行走査部５２、カラム処理部５４、参照信号生成部５５、及び、列走査部５６などの動作の基準となるクロック信号ＣＫや制御信号ＣＳ₁〜ＣＳ₃などを生成する。タイミング制御部５８で生成されたクロック信号ＣＫや制御信号ＣＳ₁〜ＣＳ₃などは、行走査部５２、カラム処理部５４、参照信号生成部５５、及び、列走査部５６などに対してそれらの駆動信号として与えられる。

画素アレイ部５１は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を有する画素４０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。

この画素アレイ部５１において、行列状の画素配置に対して、画素行毎に行制御線６１（６１₁〜６１_n）が行方向に沿って配線され、画素列ごとに列信号線６２（６２₁〜６２_m）が列方向に沿って配線されている。行制御線６１は、画素４０から信号を読み出す際の制御を行うための制御信号を伝送する。図１１では、行制御線６１について１本の配線として示しているが、１本に限られるものではない。行制御線６１₁〜６１_nの各一端は、行走査部５２の各行に対応した各出力端に接続されている。列信号線６２₁〜６２_mには、電流源５３₁〜５３_mが接続されている。

行走査部５２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部５１の各画素４０を全画素同時あるいは行単位等で駆動する。すなわち、行走査部５２は、当該行走査部５２を制御するタイミング制御部５８と共に、画素アレイ部５１の各画素４０を駆動する駆動部を構成している。この行走査部５２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、画素４０から信号を読み出すために、画素アレイ部５１の各画素４０を行単位で順に選択走査する。画素４０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。この掃出し走査系による掃出し走査により、読出し行の画素４０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素４０における光電荷の露光期間となる。

カラム処理部５４は、例えば、画素アレイ部５１の画素列毎、即ち、列信号線６２（６２₁〜６２_m）毎に１対１の対応関係をもって設けられたＡ／Ｄ変換回路６３（６３₁〜６３_m）を有する。Ａ／Ｄ変換回路６３（６３₁〜６３_m）は、画素アレイ部５１の各画素４０から列毎に、列信号線６２₁〜６２_mを通して出力されるアナログ信号（画素信号）をデジタル信号に変換する。

参照信号生成部５５は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形の参照信号Ｖ_Refを生成する。参照信号生成部５５については、例えば、Ｄ／Ａ（デジタル／アナログ）変換回路を用いて構成することができる。尚、参照信号生成部５５としては、Ｄ／Ａ変換回路を用いた構成に限られるものではない。

参照信号生成部５５は、タイミング制御部５８から与えられる制御信号ＣＳ₁による制御の下に、当該タイミング制御部５８から与えられるクロック信号ＣＫに基づいてランプ波の参照信号Ｖ_refを生成する。そして、参照信号生成部５５は、生成した参照信号Ｖ_Refをカラム処理部５４のＡ／Ｄ変換回路６３₁〜６３_mに対して供給する。

Ａ／Ｄ変換回路６３₁〜６３_mは全て同じ構成となっている。ここでは、Ａ／Ｄ変換回路６３_mを例に挙げてその具体的な構成について説明するものとする。Ａ／Ｄ変換回路６３_mは、コンパレータ回路７１、計数手段である例えばアップ／ダウンカウンタ（図中、「Ｕ／Ｄカウンタ」と表記している）７２、転送スイッチ７３、及び、メモリ装置７４を有する構成となっている。

コンパレータ回路７１は、画素アレイ部５１のｎ列目の各画素４０から出力される画素信号に応じた列信号線６２_mの信号電圧Ｖ_Outと、参照信号生成部５５から供給されるランプ波の参照信号Ｖ_Refとを比較する。そして、コンパレータ回路７１は、例えば、参照信号Ｖ_Refが信号電圧Ｖ_Outよりも大なるときに出力Ｖ_coが低レベルになり、参照信号Ｖ_Refが信号電圧Ｖ_Out以下のときに出力Ｖ_coが高レベルになる。

アップ／ダウンカウンタ７２は非同期カウンタであり、タイミング制御部５８から与えられる制御信号ＣＳ₂による制御の下に、当該タイミング制御部５８からクロック信号ＣＫが参照信号生成部５５と同時に与えられる。そして、アップ／ダウンカウンタ７２は、クロック信号ＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことで、コンパレータ回路７１での比較動作の開始から比較動作の終了までの比較期間を計測する。

転送スイッチ７３は、タイミング制御部５８から与えられる制御信号ＣＳ₃による制御の下に、ある行の画素４０についてのアップ／ダウンカウンタ７２のカウント動作が完了した時点でオン（閉）状態となる。そして、転送スイッチ７３は、アップ／ダウンカウンタ７２のカウント結果をメモリ装置７４に転送する。

このようにして、画素アレイ部５１の各画素４０から列信号線６２₁〜６２_mを経由して画素列毎に供給されるアナログ信号について、Ａ／Ｄ変換回路６３（６３₁〜６３_m）において、先ず、コンパレータ回路７１で比較動作が行われる。そして、アップ／ダウンカウンタ７２において、コンパレータ回路７１での比較動作の開始から比較動作の終了までカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置７４に格納される。

列走査部５６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５４におけるＡ／Ｄ変換回路６３₁〜６３_mの列アドレスや列走査の制御を行う。この列走査部５６による制御の下に、Ａ／Ｄ変換回路６３₁〜６３_mの各々でＡ／Ｄ変換されたデジタル信号は順に水平出力線５７に読み出され、当該水平出力線５７を経由して撮像データとして出力される。

尚、上記の構成例では、カラム処理部５４について、Ａ／Ｄ変換回路６３が列信号線６２毎に１対１の対応関係をもって設ける構成を例に挙げて説明したが、１対１の対応関係の配置に限られるものではない。例えば、１つのＡ／Ｄ変換回路６３を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。

［画素構成］
図１２は、画素４０の構成の一例を示す。図１２に示すように、本構成例に係る画素４０は、光電変換部として例えばフォトダイオード４１を有している。画素４０は、フォトダイオード４１に加えて、例えば、電荷電圧変換部４２、転送トランジスタ（転送ゲート部）４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６を有する構成となっている。

尚、ここでは、転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６として、例えばＮチャネル型のＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この画素４０に対して、先述した行制御線６１（６１₁〜６１_n）として、複数の制御線が同一画素行の各画素に対して共通に配線される。図１２では、図面の簡略化のために、複数の制御線については図示を省略している。複数の制御線は、行走査部５２の各画素行に対応した出力端に画素行単位で接続されている。行走査部５２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。

フォトダイオード４１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード４１のカソード電極は、転送トランジスタ４３を介して増幅トランジスタ４５のゲート電極と電気的に接続されている。

増幅トランジスタ４５のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷電圧変換部４２である。以下、電荷電圧変換部４２をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部４２と呼ぶ。

転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、Ｖ_DDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１３から与えられる。転送トランジスタ４３は、転送信号ＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。

リセットトランジスタ４４は、ドレイン電極がリセット電源Ｖ_RSTに、ソース電極がＦＤ部４２にそれぞれ接続されている。リセットトランジスタ４４のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行走査部５２から与えられる。リセットトランジスタ４４は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部４２の電荷をリセット電源Ｖ_RSTに捨てることで当該ＦＤ部４２をリセットする。

増幅トランジスタ４５は、ゲート電極がＦＤ部４２に、ドレイン電極が画素電源Ｖ_DDにそれぞれ接続されている。この増幅トランジスタ４５は、フォトダイオード４１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ４５は、ソース電極が選択トランジスタ４６を介して列信号線２２に接続されることで、当該列信号線２２の一端に接続される電流源５３（５３₁〜５３_m）とソースフォロワを構成する。

選択トランジスタ４６は、例えば、ドレイン電極が増幅トランジスタ４５のソース電極に、ソース電極が列信号線６２にそれぞれ接続されている。選択トランジスタ４６のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行走査部５２から与えられる。選択トランジスタ４６は、選択信号ＳＥＬに応答して導通状態となることで、画素４０を選択状態として増幅トランジスタ４５から出力される信号を列信号線６２に伝達する。

尚、選択トランジスタ４６については、画素電源Ｖ_DDと増幅トランジスタ４５のドレイン電極との間に接続した回路構成を採ることも可能である。また、画素４０としては、上記の４Ｔｒの画素構成のものに限られるものではなく、例えば、選択トランジスタ４６を省略し、増幅トランジスタ４５に選択トランジスタ４６の機能を持たせる３Ｔｒの画素構成のものであってもよい。

以上に説明した、列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにおいて、Ａ／Ｄ変換回路６３（６３₁〜６３_m）の入力段のコンパレータ回路７１として、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを用いることができる。

列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにおいて、電源変動などによってコンパレータ回路７１の比較動作に精度エラーが生じると、画素４０の信号電圧Ｖ_Outの大きさに対応した撮像データを得ることができない。結果として、所望の撮像画像を得ることができない。しかし、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂは、電源変動などの影響を軽減し、比較動作の精度エラーをなくすことができるため、電源変動などがあったとしても、信号電圧Ｖ_Sigの大きさに対応した撮像データ、即ち、所望の撮像画像を得ることができる。

尚、本実施例では、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂを、列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサにおけるＡ／Ｄ変換回路６３の入力段のコンパレータ回路７１として用いるとしたが、これに限られるものではない。すなわち、実施例１に係るコンパレータ回路１０Ａ、あるいは、実施例２に係るコンパレータ回路１０Ｂは、単独のＡ／Ｄ変換回路の入力段のコンパレータ回路として用いることもできるし、あるいは、Ａ／Ｄ変換回路を用いる各種の電子回路において、当該Ａ／Ｄ変換回路の入力段のコンパレータ回路として用いることもできる。

尚、本開示は以下のような構成を取ることもできる。
［Ａ０１］《コンパレータ回路・・・第１の態様》
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有するコンパレータ回路。
［Ａ０２］基準電圧は、電源変動の影響を受けない固定の電圧である上記［Ａ０１］に記載のコンパレータ回路。
［Ａ０３］制御波形は、鋸波形の電圧変化を有する上記［Ａ０１］又は上記［Ａ０２］に記載のコンパレータ回路。
［Ａ０４］第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される上記［Ａ０１］から上記［Ａ０３］のいずれかに記載のコンパレータ回路。
［Ａ０５］差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される上記［Ａ０１］から上記［Ａ０４］のいずれかに記載のコンパレータ回路。
［Ｂ０１］《コンパレータ回路・・・第２の態様》
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有するコンパレータ回路。
［Ｂ０２］基準電圧は、電源変動の影響を受けない固定の電圧である上記［Ｂ０１］に記載のコンパレータ回路。
［Ｂ０３］制御波形は、鋸波形の電圧変化を有する上記［Ｂ０１］又は上記［Ｂ０２］に記載のコンパレータ回路。
［Ｂ０４］第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される上記［Ｂ０１］から上記［Ｂ０３］のいずれかに記載のコンパレータ回路。
［Ｂ０５］差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される上記［Ｂ０１］から上記［Ｂ０４］のいずれかに記載のコンパレータ回路。
［Ｃ０１］《Ａ／Ｄ変換回路・・・第１の態様に係るコンパレータ回路に対応》
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有するコンパレータ回路を備えるＡ／Ｄ変換回路。
［Ｃ０２］基準電圧は、電源変動の影響を受けない固定の電圧である上記［Ｃ０１］に記載のＡ／Ｄ変換回路。
［Ｃ０３］制御波形は、鋸波形の電圧変化を有する上記［Ｃ０１］又は上記［Ｃ０２］に記載のＡ／Ｄ変換回路。
［Ｃ０４］第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される上記［Ｃ０１］から上記［Ｃ０３］のいずれかに記載のＡ／Ｄ変換回路。
［Ｃ０５］差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される上記［Ｃ０１］から上記［Ｃ０４］のいずれかに記載のＡ／Ｄ変換回路。
［Ｄ０１］《Ａ／Ｄ変換回路・・・第２の態様に係るコンパレータ回路に対応》
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有するコンパレータ回路を備えるＡ／Ｄ変換回路。
［Ｄ０２］基準電圧は、電源変動の影響を受けない固定の電圧である上記［Ｄ０１］に記載のＡ／Ｄ変換回路。
［Ｄ０３］制御波形は、鋸波形の電圧変化を有する上記［Ｄ０１］又は上記［Ｄ０２］に記載のＡ／Ｄ変換回路。
［Ｄ０４］第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される上記［Ｄ０１］から上記［Ｄ０３］のいずれかに記載のＡ／Ｄ変換回路。
［Ｄ０５］差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される上記［Ｄ０１］から上記［Ｄ０４］のいずれかに記載のＡ／Ｄ変換回路。
［Ｅ０１］《表示装置・・・第１の態様》
発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を備えており、
コンパレータ回路は、
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有する表示装置。
［Ｅ０２］複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない上記［Ｅ０１］に記載の表示装置。
［Ｅ０３］複数の制御波形に基づき、発光部が、複数回、発光する上記［Ｅ０１］又は上記［Ｅ０２］に記載の表示装置。
［Ｅ０４］１表示フレーム内における制御波形の数よりも、１表示フレーム内における駆動回路に供給される制御波形の数は少ない上記［Ｅ０１］から上記［Ｅ０３］のいずれかに記載の表示装置。
［Ｅ０５］複数の画素は、半導体上に形成されている上記［Ｅ０１］から上記［Ｅ０４］のいずれかに記載の表示装置。
［Ｅ０６］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している上記［Ｅ０１］乃至上記［Ｅ０５］のいずれかに記載の表示装置。
［Ｅ０７］１表示フレームにおいて、発光していない画素ブロックが存在する上記［Ｅ０１］乃至上記［Ｅ０６］のいずれかに記載の表示装置。
［Ｅ０８］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている上記［Ｅ０１］乃至上記［Ｅ０７］のいずれかに記載の表示装置。
［Ｅ０９］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する上記［Ｅ０１］乃至上記［Ｅ０８］のいずれかに記載の表示装置。
［Ｅ１０］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる上記［Ｅ０９］に記載の表示装置。
［Ｅ１１］時間を変数とした制御パルスの電圧の変化率の絶対値は、定数２．２に比例する上記［Ｅ１０］に記載の表示装置。
［Ｅ１２］発光部は発光ダイオードから構成されている上記［Ｅ０１］乃至上記［Ｅ１１］のいずれかに記載の表示装置。
［Ｅ１３］基準電圧は、電源変動の影響を受けない固定の電圧である上記［Ｅ０１］から上記［Ｅ１２］のいずれかに記載の表示装置。
［Ｅ１４］制御波形は、鋸波形の電圧変化を有する上記［Ｅ０１］から上記［Ｅ１３］のいずれかに記載の表示装置。
［Ｅ１５］第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される上記［Ｅ０１］から上記［Ｅ１４］のいずれかに記載の表示装置。
［Ｅ１６］差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される上記［Ｅ０１］から上記［Ｅ１５］のいずれかに記載の表示装置。
［Ｆ０１］《表示装置・・・第２の態様》
発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
駆動回路は、
信号電圧と制御波形とを比較するコンパレータ回路、及び、
コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
を備えており、
コンパレータ回路は、
信号電圧を選択的に取り込む第１のスイッチ部と、
制御波形を選択的に取り込む第２のスイッチ部と、
第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
を有する表示装置。
［Ｆ０２］複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない上記［Ｆ０１］に記載の表示装置。
［Ｆ０３］複数の制御波形に基づき、発光部が、複数回、発光する上記［Ｆ０１］又は上記［Ｆ０２］に記載の表示装置。
［Ｆ０４］１表示フレーム内における制御波形の数よりも、１表示フレーム内における駆動回路に供給される制御波形の数は少ない上記［Ｆ０１］から上記［Ｆ０３］のいずれかに記載の表示装置。
［Ｆ０５］複数の画素は、半導体上に形成されている上記［Ｆ０１］から上記［Ｆ０４］のいずれか記載の表示装置。
［Ｆ０６］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している上記［Ｆ０１］乃至上記［Ｆ０５］のいずれかに記載の表示装置。
［Ｆ０７］１表示フレームにおいて、発光していない画素ブロックが存在する上記［Ｆ０１］乃至上記［Ｆ０６］のいずれかに記載の表示装置。
［Ｆ０８］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている上記［Ｆ０１］乃至上記［Ｆ０７］のいずれかに記載の表示装置。
［Ｆ０９］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する上記［Ｆ０１］乃至上記［Ｆ０８］のいずれかに記載の表示装置。
［Ｆ１０］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる上記［Ｆ０９］に記載の表示装置。
［Ｆ１１］時間を変数とした制御パルスの電圧の変化率の絶対値は、定数２．２に比例する上記［Ｆ１０］に記載の表示装置。
［Ｆ１２］発光部は発光ダイオードから構成されている上記［Ｆ０１］乃至上記［Ｆ１１］のいずれかに記載の表示装置。
［Ｆ１３］基準電圧は、電源変動の影響を受けない固定の電圧である上記［Ｆ０１］から上記［Ｆ１２］のいずれかに記載の表示装置。
［Ｆ１４］制御波形は、鋸波形の電圧変化を有する上記［Ｆ０１］から上記［Ｆ１３］のいずれかに記載の表示装置。
［Ｆ１５］第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される上記［Ｆ０１］から上記［Ｆ１４］のいずれかに記載の表示装置。
［Ｆ１６］差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される上記［Ｆ０１］から上記［Ｆ１５］のいずれかに記載の表示装置。

１０Ａ，１０Ｂ・・・コンパレータ回路、１１・・・第１のスイッチ部、１２・・・第２のスイッチ部、１３・・・第３のスイッチ部、１４・・・容量部、１５・・・差動増幅器、１６・・・第４のスイッチ部、１７・・・第５のスイッチ部、２０・・・画素、２１・・・発光部、２２・・・駆動回路、２３・・・コンパレータ回路、２４・・・電流源、３１・・・メモリ、３２・・・コントローラ、３３・・・Ｄ／Ａコンバータ、３４・・・ローパスフィルター、３５・・・アンプリファイア、３６・・・マルチプレクサ、４０・・・画素、４１・・・フォトダイオード、４２・・・電荷電圧変換部、４３・・・転送トランジスタ（転送ゲート部）、４４・・・リセットトランジスタ、４５・・・増幅トランジスタ、４６・・・選択トランジスタ、５１・・・画素アレイ部、５２・・・行走査部、５３・・・電流源部、５４・・・カラム処理部、５５・・・参照信号生成部、５６・・・列走査部、５７・・・水平出力線、５８・・・タイミング制御部、６１（６１₁〜６１_n）・・・行制御線、６２（６２₁〜６２_m）・・・列信号線、６３（６３₁〜６３_m）・・・Ａ／Ｄ変換回路、７１・・・コンパレータ回路、７２・・・アップ／ダウンカウンタ、７３・・・転送スイッチ、７４…メモリ装置、１０１・・・電圧供給部、１０２・・・走査回路、１０３・・・制御波形生成回路、１０４・・・画像信号出力回路、ＩＮ₁，ＩＮ₂・・・回路入力端子、ＯＵＴ・・・回路出力端子、Φ₁，Φ₂・・・スイッチ制御パルス、ＴＲ_Drv・・・発光部駆動用トランジスタ

Claims (21)

1. 信号電圧を選択的に取り込む第１のスイッチ部と、
   制御波形を選択的に取り込む第２のスイッチ部と、
   第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
   容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
   差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
   を有するコンパレータ回路。
2. 基準電圧は、固定の電圧である請求項１に記載のコンパレータ回路。
3. 制御波形は、鋸波形の電圧変化を有する請求項１に記載のコンパレータ回路。
4. 第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
   第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される請求項１に記載のコンパレータ回路。
5. 差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
   基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される請求項１に記載のコンパレータ回路。
6. 信号電圧を選択的に取り込む第１のスイッチ部と、
   制御波形を選択的に取り込む第２のスイッチ部と、
   第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
   差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
   差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
   を有するコンパレータ回路。
7. 基準電圧は、固定の電圧である請求項６に記載のコンパレータ回路。
8. 制御波形は、鋸波形の電圧変化を有する請求項６に記載のコンパレータ回路。
9. 第１のスイッチ部及び第３のスイッチ部は、同相のスイッチ制御パルスで駆動され、
   第２のスイッチ部は、第１のスイッチ部及び第３のスイッチ部と逆相のスイッチ制御パルスで駆動される請求項６に記載のコンパレータ回路。
10. 差動増幅器の出力端に接続され、差動増幅器の出力に応じて電流を供給する電流供給部を有し、
    基準電圧は、電流供給部に対応した電源部及び接地部とは独立して供給される請求項６に記載のコンパレータ回路。
11. 請求項１から請求項１０のいずれか１項に記載のＡ／Ｄ変換回路。
12. 発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
    駆動回路は、
    信号電圧と制御波形とを比較するコンパレータ回路、及び、
    コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
    を備えており、
    コンパレータ回路は、
    信号電圧を選択的に取り込む第１のスイッチ部と、
    制御波形を選択的に取り込む第２のスイッチ部と、
    第１のスイッチ部及び第２のスイッチ部の各出力端に一端が接続された容量部と、
    容量部の他端に反転入力端が接続され、非反転入力端に基準電圧が与えられた差動増幅器と、
    差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
    を有する表示装置。
13. 複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
    第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない請求項１２に記載の表示装置。
14. 複数の制御波形に基づき、発光部が、複数回、発光する請求項１２に記載の表示装置。
15. １表示フレーム内における制御波形の数よりも、１表示フレーム内における駆動回路に供給される制御波形の数は少ない請求項１２に記載の表示装置。
16. 複数の画素は、半導体上に形成されている請求項１２に記載の表示装置。
17. 発光部、及び、発光部を駆動する駆動回路から構成された複数の画素が２次元マトリクス状に配置されて成り、
    駆動回路は、
    信号電圧と制御波形とを比較するコンパレータ回路、及び、
    コンパレータ回路の出力に応じて発光部を駆動する駆動用トランジスタ、
    を備えており、
    コンパレータ回路は、
    信号電圧を選択的に取り込む第１のスイッチ部と、
    制御波形を選択的に取り込む第２のスイッチ部と、
    第１のスイッチ部及び第２のスイッチ部の各出力端に非反転入力端が接続された差動増幅器と、
    差動増幅器の反転入力端に一端が接続され、他端に基準電圧が与えられた容量部と、
    差動増幅器の反転入力端と出力端との間を選択的に短絡する第３のスイッチ部と、
    を有する表示装置。
18. 複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
    第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない請求項１７に記載の表示装置。
19. 複数の制御波形に基づき、発光部が、複数回、発光する請求項１７に記載の表示装置。
20. １表示フレーム内における制御波形の数よりも、１表示フレーム内における駆動回路に供給される制御波形の数は少ない請求項１７に記載の表示装置。
21. 複数の画素は、半導体上に形成されている請求項１７に記載の表示装置。

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