CN108989715B - 图像传感器 - Google Patents

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Abstract

一种图像传感器，其包括多个像素群传感器。此些像素群传感器中的每一者包括第一像素群、第二像素群以及读出电路。第一像素群包括多个第一像素。此些第一像素中的每一者的浮动扩散节点耦接至第一节点。第二像素群包括多个第二像素。此些第二像素中的每一者的浮动扩散节点耦接至第二节点。读出电路耦接第一节点及第二节点，用以对第一节点的电压与第二节点的电压进行比较，以依序地取得此些第一像素及此些第二像素中的每一者的数字像素值。

Description

图像传感器
技术领域
本发明涉及一种图像传感器，尤其涉及一种高效能的图像传感器。
背景技术
一般来说，现行的图像传感器的设计趋势是将像素尺寸(pixel size)缩小，以达到在固定的布局面积下可放入较多的像素数量，从而实现较高的图像解析度。除此之外，另一个设计趋势则是增加像素的填充系数(fill factor)，亦即增加像素的感光面积占该像素的整体面积的比例，以强化图像传感器的光敏感度。然而，无论是缩小像素尺寸或是增加像素的填充系数，都会让图像传感器中用来设置其他处理电路的面积降低，从而影响到图像传感器的处理速度。然而，在生物特征识别(例如人脸识别、瞳孔识别或是三维指纹识别)的产品应用中，除了须具备精确的识别能力之外，还需要快速的反应速度。而生物特征识别的反应速度部分取决于所采用的图像传感器的处理速度。因此，如何提升图像传感器的处理速度，乃是本领域技术人员所面临的重大课题之一。
发明内容
有鉴于此，本发明提供一种高效能的图像传感器，可提升生物特征识别的反应速度。
本发明的图像传感器包括多个像素群传感器。此些像素群传感器中的每一者包括第一像素群、第二像素群以及读出电路。第一像素群包括多个第一像素。此些第一像素中的每一者的浮动扩散节点耦接至第一节点。第二像素群包括多个第二像素。此些第二像素中的每一者的浮动扩散节点耦接至第二节点。读出电路耦接第一节点及第二节点，用以对第一节点的电压与第二节点的电压进行比较，以依序地取得此些第一像素及此些第二像素中的每一者的数字像素值。
在本发明的一实施例中，上述的各像素群传感器还包括储存电路。储存电路耦接读出电路以储存此些第一像素及此些第二像素中的每一者的数字像素值。
在本发明的一实施例中，各像素群传感器具有多个感光区域及多个非感光区域，其中读出电路及储存电路设置在此些非感光区域。
基于上述，在本发明所提出的图像传感器中，采用多个像素共用一个读出电路的设计方案，以在图像传感器有限的布局面积的情况下达到节省电路面积的效果。此外，图像传感器中的各像素群传感器具有储存电路，以作为图像传感器与外部处理电路之间的缓冲电路，故可提升图像传感器的整体速度及效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例所示的图像传感器的方块示意图。
图2是依照本发明一实施例所示的图像传感器中的像素群传感器的方块示意图。
图3是依照本发明一实施例所示的读出电路以及储存电路的电路方块示意图。
图4是依照本发明一实施例所示的像素群传感器的读出运作的时序示意图。
符号说明：
100：图像传感器
120：像素群传感器
121：第一像素群
122：第二像素群
123：读出电路
124：斜坡信号产生电路
125：储存电路
1251：第一储存电路
1252：第二储存电路
1253：输出选择电路
C1、C2：电容器
C11、C12：耦合电容
Cfd1、Cfd2：浮动扩散电容
CMP1：第一比较器
CMP2：第二比较器
CNT：计数器
LD11～LD14：第一光传感器
LD21～LD24：第二光传感器
LTR：锁存器
ND1：第一节点
ND2：第二节点
P11～P14：第一像素
P21～P24：第二像素
RAMPUP、RAMPDN：斜坡信号
RST1：第一重置控制信号
RST2：第二重置控制信号
SEL：选择信号
ST11～ST14：第一传输控制信号
ST21～ST24：第二传输控制信号
T01～T05、T11～T15、T21～T25、T31～T35、T41～T45、T51～T55、T61～T65、T71～T75、T81：时间点
TR1：第一重置晶体管
TR2：第二重置晶体管
TX11～TX14：第一传输晶体管
TX21～TX24：第二传输晶体管
V1：第一节点的电压
V2：第二节点的电压
VA：重置电源
具体实施方式
现将详细参考本发明示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。
以下请参照图1及图2。图1是依照本发明一实施例所示的图像传感器的方块示意图，而图2是依照本发明一实施例所示的图像传感器中的像素群传感器的方块示意图。图像传感器100包括多个像素群传感器120。各像素群传感器120可包括第一像素群121、第二像素群122以及读出电路123(单一读出电路)，但本发明不限于此。第一像素群121可包括多个第一像素，而第二像素群122可包括多个第二像素。然而，为了方便说明以及图式简洁起见，以下将以第一像素群121包括四个第一像素P11～P14，以及第二像素群122包括四个第二像素P21～P24为范例进行说明。至于第一像素群121具有其他数量的第一像素，以及第二像素群122具有其他数量的第二像素的实施例，则可依据以下说明而类推得之。
第一像素P11～P14中的每一者的浮动扩散节点耦接至第一节点ND1，其中存在于第一节点ND1处的浮动扩散电容以电容Cfd1表示。第二像素P21～P24中的每一者的浮动扩散节点耦接至第二节点ND2，其中存在于第二节点ND2处的浮动扩散电容以电容Cfd2表示。读出电路123耦接第一节点ND1及第二节点ND2，用以对第一节点ND1的电压V1与第二节点ND2的电压V2进行比较，以依序地取得第一像素P11～P14及第二像素P21～P24中的每一像素的数字像素值。可以理解的是，本实施例采用八个像素(即第一像素P11～P14及第二像素P21～P24)共用一个读出电路123的电路设计，故可在有限的布局面积的情况下达到节省电路面积的效果。
在本发明的一实施例中，第一像素P11可包括第一光传感器LD11以及第一传输晶体管TX11。第一光传感器LD11的阳极耦接接地端。第一传输晶体管TX11的第一端耦接第一光传感器LD11的阴极。第一传输晶体管TX11的第二端耦接第一像素P11的浮动扩散节点(第一节点ND1)。第一传输晶体管TX11的控制端接收第一传输控制信号ST11，其中第一传输控制信号ST11可控制第一传输晶体管TX11的启闭，从而控制第一光传感器LD11与第一节点ND1间的电荷传输。第一像素P12可包括第一光传感器LD12以及第一传输晶体管TX12。第一光传感器LD12的阳极耦接接地端。第一传输晶体管TX12的第一端耦接第一光传感器LD12的阴极。第一传输晶体管TX12的第二端耦接第一像素P12的浮动扩散节点(第一节点ND1)。第一传输晶体管TX12的控制端接收第一传输控制信号ST12，其中第一传输控制信号ST12可控制第一传输晶体管TX12的启闭，从而控制第一光传感器LD12与第一节点ND1间的电荷传输。第一像素P13可包括第一光传感器LD13以及第一传输晶体管TX13。第一光传感器LD13的阳极耦接接地端。第一传输晶体管TX13的第一端耦接第一光传感器LD13的阴极。第一传输晶体管TX13的第二端耦接第一像素P13的浮动扩散节点(第一节点ND1)。第一传输晶体管TX13的控制端接收第一传输控制信号ST13，其中第一传输控制信号ST13可控制第一传输晶体管TX13的启闭，从而控制第一光传感器LD13与第一节点ND1间的电荷传输。第一像素P14可包括第一光传感器LD14以及第一传输晶体管TX14。第一光传感器LD14的阳极耦接接地端。第一传输晶体管TX14的第一端耦接第一光传感器LD14的阴极。第一传输晶体管TX14的第二端耦接第一像素P14的浮动扩散节点(第一节点ND1)。第一传输晶体管TX14的控制端接收第一传输控制信号ST14，其中第一传输控制信号ST14可控制第一传输晶体管TX14的启闭，从而控制第一光传感器LD14与第一节点ND1间的电荷传输。
在本发明的一实施例中，第一像素群121还可包括第一重置晶体管TR1。第一重置晶体管TR1的第一端耦接重置电源VA。第一重置晶体管TR1的第二端耦接第一节点ND1。第一重置晶体管TR1的控制端接收第一重置控制信号RST1，其中第一重置控制信号RST1可控制第一重置晶体管TR1的启闭，从而控制第一节点ND1和/或第一光传感器LD11～LD14的重置。
在本发明的一实施例中，第二像素P21可包括第二光传感器LD21以及第二传输晶体管TX21。第二光传感器LD21的阳极耦接接地端。第二传输晶体管TX21的第一端耦接第二光传感器LD21的阴极。第二传输晶体管TX21的第二端耦接第二像素P21的浮动扩散节点(第二节点ND2)。第二传输晶体管TX21的控制端接收第二传输控制信号ST21，其中第二传输控制信号ST21可控制第二传输晶体管TX21的启闭，从而控制第二光传感器LD21与第二节点ND2间的电荷传输。第二像素P22可包括第二光传感器LD22以及第二传输晶体管TX22。第二光传感器LD22的阳极耦接接地端。第二传输晶体管TX22的第一端耦接第二光传感器LD22的阴极。第二传输晶体管TX22的第二端耦接第二像素P22的浮动扩散节点(第二节点ND2)。第二传输晶体管TX22的控制端接收第二传输控制信号ST22，其中第二传输控制信号ST22可控制第二传输晶体管TX22的启闭，从而控制第二光传感器LD22与第二节点ND2间的电荷传输。第二像素P23可包括第二光传感器LD23以及第二传输晶体管TX23。第二光传感器LD23的阳极耦接接地端。第二传输晶体管TX23的第一端耦接第二光传感器LD23的阴极。第二传输晶体管TX23的第二端耦接第二像素P23的浮动扩散节点(第二节点ND2)。第二传输晶体管TX23的控制端接收第二传输控制信号ST23，其中第二传输控制信号ST23可控制第二传输晶体管TX23的启闭，从而控制第二光传感器LD23与第二节点ND2间的电荷传输。第二像素P24可包括第二光传感器LD24以及第二传输晶体管TX24。第二光传感器LD24的阳极耦接接地端。第二传输晶体管TX24的第一端耦接第二光传感器LD24的阴极。第二传输晶体管TX24的第二端耦接第二像素P24的浮动扩散节点(第二节点ND2)。第二传输晶体管TX24的控制端接收第二传输控制信号ST24，其中第二传输控制信号ST24可控制第二传输晶体管TX24的启闭，从而控制第二光传感器LD24与第二节点ND2间的电荷传输。
在本发明的一实施例中，第二像素群122还可包括第二重置晶体管TR2。第二重置晶体管TR2的第一端耦接重置电源VA。第二重置晶体管TR2的第二端耦接第二节点ND2。第二重置晶体管TR2的控制端接收第二重置控制信号RST2，其中第二重置控制信号RST2可控制第二重置晶体管TR2的启闭，从而控制第二节点ND2和/或第二光传感器LD21～LD24的重置。
在本发明的一实施例中，像素群传感器120还可包括斜坡信号产生电路124。斜坡信号产生电路124分别通过耦合电容C11、C12耦接第一节点ND1及第二节点ND2，用以递增第一节点ND1及第二节点ND2其中一者的电压，以及递减第一节点ND1及第二节点ND2其中另一者的电压，再通过读出电路123比较第一节点ND1的电压V1与第二节点ND2的电压V2，以决定对应的像素的数字像素值，稍后会再详细说明。可以理解的是，第一节点ND1的全井容量(full well capacity，FWC)由耦合电容C11与浮动扩散电容Cfd1决定，而第二节点ND2的全井容量由耦合电容C12与浮动扩散电容Cfd2决定。在本发明的一实施例中，斜坡信号产生电路124可采用现有的斜坡信号产生器来实现，但本发明并不以此为限。
在本发明的一实施例中，像素群传感器120还可包括储存电路125。储存电路125耦接读出电路123，用以储存读出电路123所取得的第一像素P11～P14及第二像素P21～P24中的每一像素的数字像素值。另外，储存电路125可反应于外部处理电路的读取要求而提供对应像素的数字像素值，以供外部处理电路进行后续的图像处理或图像识别运作。可以理解的是，储存电路125可作为图像传感器100与外部处理电路之间的缓冲电路，故可提升图像传感器100的整体速度及效能。此外，储存电路125可在接收到外部处理电路的读取要求才输出对应像素的数字像素值给外部处理电路，如此一来，可避免图像掉格(frame loss)的问题发生。
在本发明的一实施例中，像素群传感器120具有多个感光区域及多个非感光区域，其中此些感光区域作为像素群传感器120的第一光传感器LD11～LD14及第二光传感器LD21～LD24，而像素群传感器120的第一重置晶体管TR1、第二重置晶体管TR2、第一传输晶体管TX11～TX14、第二传输晶体管TX21～TX24、读出电路123、斜坡信号产生电路124及储存电路125则设置或布局在此些非感光区域。
可以理解的是，上述的非感光区域的面积会影响所能设置的读出电路123的数量及储存电路125的储存容量，从而影响图像传感器100的整体速度及效能。因此，本发明所提出的图像传感器100并非如现行的图像传感器是以像素的填充系数(fill factor)的最大化为设计考量，而是通过将多个像素共用一个读出电路的设计，以及寻求像素的填充系数的最佳化，以提升图像传感器100的整体效能。
以下请合并参照图2及图3。图3是依照本发明一实施例所示的读出电路以及储存电路的电路方块示意图。读出电路123可包括第一比较器CMP1、第二比较器CMP2、锁存器LTR以及计数器CNT，但本发明并不以此为限。第一比较器CMP1的第一输入端耦接第一节点ND1。第一比较器CMP1的第二输入端耦接第二节点ND2。第二比较器CMP2的第一输入端可通过电容器C1耦接第一比较器CMP1的第一输出端。第二比较器CMP2的第二输入端可通过电容器C2耦接第一比较器CMP1的第二输出端。第二比较器CMP2的输出端可提供比较结果至锁存器LTR。锁存器LTR耦接第二比较器CMP2的输出端以接收比较结果，且锁存器LTR耦接计数器CNT，其中锁存器LTR可根据比较结果锁存计数器CNT的计数值以作为对应的像素的数字像素值。
储存电路125可包括第一储存电路1251、第二储存电路1252以及输出选择电路1253。第一储存电路1251耦接读出电路123以作为第一级储存器。第一储存电路1251用以依序地自读出电路123接收并储存第一像素P11～P14及第二像素P21～P24中的每一像素的数字像素值。第二储存电路1252耦接第一储存电路1251以作为第二级储存器。第二储存电路1252用以依序地自第一储存电路1251接收并储存第一像素P11～P14及第二像素P21～P24中的每一像素的数字像素值。输出选择电路1253耦接第二储存电路1252，用以根据选择信号SEL将第二储存电路1252所储存的第一像素P11～P14及第二像素P21～P24中的每一像素的数字像素值依序输出，以供外部处理电路进行后续的图像处理或图像识别运作。
在本发明的一实施例中，第一储存电路1251及第二储存电路1252可采用锁存器、暂存器、静态随机存取存储器或动态随机存取存储器来实现，而输出选择电路1253可采用开关或多工器来实现，但本发明并不以此为限。
在本发明的一实施例中，若第一像素P11～P14及第二像素P21～P24中的每一像素是以1字节(byte)来表示其数字像素值，则第一储存电路1251的记忆容量及第二储存电路1252的记忆容量可皆为8字节。换句话说，具有八个像素(即第一像素P11～P14与第二像素P21～P24)的像素群传感器120可采用16字节的储存电路125，但本发明并不以此为限。事实上，设计者可依据实际应用或设计需求来决定储存电路125所须的记忆容量。
以下说明像素群传感器120的曝光运作及读出运作。请再参照图2。首先，于曝光运作中，可通过将第一重置控制信号RST1以及第一传输控制信号ST11～ST14驱动至逻辑高电平，以导通第一重置晶体管TR1以及第一传输晶体管TX11～TX14，从而重置第一光传感器LD11～LD14。接着，可将第一重置控制信号RST1以及第一传输控制信号ST11～ST14驱动至逻辑低电平，以关断第一重置晶体管TR1以及第一传输晶体管TX11～TX14，并让第一光传感器LD11～LD14曝露于光线中达一段曝光时间而被积分。另外，可通过将第二重置控制信号RST2以及第二传输控制信号ST21～ST24驱动至逻辑高电平，以导通第二重置晶体管TR2以及第二传输晶体管TX21～TX24，从而重置第二光传感器LD21～LD24。接着，可将第二重置控制信号RST2以及第二传输控制信号ST21～ST24驱动至逻辑低电平，以关断第二重置晶体管TR2以及第二传输晶体管TX21～TX24，并让第二光传感器LD21～LD24曝露于光线中达一段曝光时间而被积分。在完成像素群传感器120的曝光运作之后，则可进行像素群传感器120的读出运作。
以下请合并参照图2～图4，图4是依照本发明一实施例所示的像素群传感器120的读出运作的时序示意图。首先，于时间点T01，通过将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑高电平，以导通第一重置晶体管TR1以及第二重置晶体管TR2，从而重置第一节点ND1及第二节点ND2。接着，于时间点T02，将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑低电平，以关断第一重置晶体管TR1以及第二重置晶体管TR2。此时，第一节点ND1的电压V1及第二节点ND2的电压V2皆为重置电源VA的电压。之后，于时间点T03～T04之间，将第一传输控制信号ST11驱动至逻辑高电平以导通第一传输晶体管TX11，从而将第一光传感器LD11的电荷传输至第一节点ND1。接着，于时间点T04～T05之间，当第一节点ND1的电压V1小于第二节点ND2的电压V2(此时为重置电源VA的电压)时，第一比较器CMP1会跳闸，致使第二比较器CMP2跳闸。之后，于时间点T05，斜坡信号产生电路124开始产生斜坡信号RAMPUP以通过耦合电容C11递增第一节点ND1的电压V1，以及产生斜坡信号RAMPDN以通过耦合电容C12递减第二节点ND2的电压V2。当第一节点ND1的电压V1大于第二节点ND2的电压V2时，第一比较器CMP1会再次跳闸，致使第二比较器CMP2再次跳闸并产生锁存信号至锁存器LTR，以让锁存器LTR锁存计数器CNT的计数值以作为第一像素P11的数字像素值。
类似地，于时间点T11，通过将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑高电平，以导通第一重置晶体管TR1以及第二重置晶体管TR2，从而重置第一节点ND1及第二节点ND2。接着，于时间点T12，将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑低电平，以关断第一重置晶体管TR1以及第二重置晶体管TR2。此时，第一节点ND1的电压V1及第二节点ND2的电压V2皆为重置电源VA的电压。之后，于时间点T13～T14之间，将第一传输控制信号ST12驱动至逻辑高电平以导通第一传输晶体管TX12，从而将第一光传感器LD12的电荷传输至第一节点ND1。接着，于时间点T14～T15之间，当第一节点ND1的电压V1小于第二节点ND2的电压V2(此时为重置电源VA的电压)时，第一比较器CMP1会跳闸，致使第二比较器CMP2跳闸。之后，于时间点T15，斜坡信号产生电路124开始产生斜坡信号RAMPUP以递增第一节点ND1的电压V1，以及产生斜坡信号RAMPDN以递减第二节点ND2的电压V2。当第一节点ND1的电压V1大于第二节点ND2的电压V2时，第一比较器CMP1会再次跳闸，致使第二比较器CMP2再次跳闸并产生锁存信号至锁存器LTR，以让锁存器LTR锁存计数器CNT的计数值以作为第一像素P12的数字像素值。
类似地，像素群传感器120于时间点T21～T31之间取得第一像素P13的数字像素值的运作，以及于时间点T31～T41之间取得第一像素P14的数字像素值的运作，则可参考上述的相关说明，在此不再赘述。
值得一提的是，通过注入电荷至耦合电容C11以递增第一节点ND1的电压V1，且通过抽出耦合电容C12的电荷以递减第二节点ND2的电压V2，以让锁存器LTR在第一节点ND1的电压V1与第二节点ND2的电压V2交越时锁存计数器CNT的计数值以作为对应的第一像素的数字像素值，因此读出电路取得对应的第一像素的数字像素值的时间长短或速度由耦合电容C11、C12的电荷变化量(即电荷注入量或电荷抽出量)来决定。相对地，现有的图像传感器采用源极随耦电路、相关双重取样(correlated double sampling，CDS)电路以及模拟至数字转换(analog to digital conversion，ADC)电路来取得对应的像素的数字像素值，且其取得此像素的数字像素值的时间长短或速度是由此像素的浮动扩散电容的整体电荷量来决定。由于本发明实施例注入耦合电容C11的电荷量(或自耦合电容C12抽出的电荷量)较浮动扩散电容的整体电荷量少，故相较于现有的图像传感器，本发明实施例的图像传感器可较快取得对应的像素的数字像素值，且所取得的数字像素值的解析度也较高。
于时间点T41，通过将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑高电平，以导通第一重置晶体管TR1以及第二重置晶体管TR2，从而重置第一节点ND1及第二节点ND2。接着，于时间点T42，将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑低电平，以关断第一重置晶体管TR1以及第二重置晶体管TR2。此时，第一节点ND1的电压V1及第二节点ND2的电压V2皆为重置电源VA的电压。之后，于时间点T43～T44之间，将第二传输控制信号ST21驱动至逻辑高电平以导通第二传输晶体管TX21，从而将第二光传感器LD21的电荷传输至第二节点ND2。接着，于时间点T44～T45之间，当第二节点ND2的电压V2小于第一节点ND1的电压V1(此时为重置电源VA的电压)时，第一比较器CMP1会跳闸，致使第二比较器CMP2跳闸。之后，于时间点T45，斜坡信号产生电路124开始产生斜坡信号RAMPUP以递减第一节点ND1的电压V1，以及产生斜坡信号RAMPDN以递增第二节点ND2的电压V2。当第二节点ND2的电压V2大于第一节点ND1的电压V1时，第一比较器CMP1会再次跳闸，致使第二比较器CMP2再次跳闸并产生锁存信号至锁存器LTR，以让锁存器LTR锁存计数器CNT的计数值以作为第二像素P21的数字像素值。
类似地，于时间点T51，通过将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑高电平，以导通第一重置晶体管TR1以及第二重置晶体管TR2，从而重置第一节点ND1及第二节点ND2。接着，于时间点T52，将第一重置控制信号RST1以及第二重置控制信号RST2驱动至逻辑低电平，以关断第一重置晶体管TR1以及第二重置晶体管TR2。此时，第一节点ND1的电压V1及第二节点ND2的电压V2皆为重置电源VA的电压。之后，于时间点T53～T54之间，将第二传输控制信号ST22驱动至逻辑高电平以导通第二传输晶体管TX22，从而将第二光传感器LD22的电荷传输至第二节点ND2。接着，于时间点T54～T55之间，当第二节点ND2的电压V2小于第一节点ND1的电压V1(此时为重置电源VA的电压)时，第一比较器CMP1会跳闸，致使第二比较器CMP2跳闸。之后，于时间点T55，斜坡信号产生电路124开始产生斜坡信号RAMPUP以递减第一节点ND1的电压V1，以及产生斜坡信号RAMPDN以递增第二节点ND2的电压V2。当第二节点ND2的电压V2大于第一节点ND1的电压V1时，第一比较器CMP1会再次跳闸，致使第二比较器CMP2再次跳闸并产生锁存信号至锁存器LTR，以让锁存器LTR锁存计数器CNT的计数值以作为第二像素P22的数字像素值。
另外，像素群传感器120于时间点T61～T71之间取得第二像素P23的数字像素值的运作，以及于时间点T71～T81之间取得第二像素P24的数字像素值的运作，则可参考上述的相关说明，在此不再赘述。
综上所述，在本发明实施例所提出的图像传感器中，采用多个像素共用一个读出电路的设计方案，以在有限的布局面积的情况下达到节省电路面积的效果。此外，图像传感器中的各像素群传感器具有储存电路，以作为图像传感器与外部处理电路之间的缓冲电路，故可提升图像传感器的整体速度及效能。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (9)

1.一种图像传感器，其特征在于，包括：
多个像素群传感器，所述多个像素群传感器中的每一者包括：
第一像素群，包括多个第一像素，所述多个第一像素中的每一者的浮动扩散节点耦接至第一节点；
第二像素群，包括多个第二像素，所述多个第二像素中的每一者的浮动扩散节点耦接至第二节点；
斜坡信号产生电路，耦接所述第一节点及所述第二节点；以及
读出电路，耦接所述第一节点及所述第二节点，用以对所述第一节点的电压与所述第二节点的电压进行比较，以依序地取得所述多个第一像素及所述多个第二像素中的每一者的数字像素值，
其中，所述读出电路包括：
第一比较器，所述第一比较器的第一输入端耦接所述第一节点，且所述第一比较器的第二输入端耦接所述第二节点；
第二比较器，所述第二比较器的第一输入端耦接所述第一比较器的第一输出端，且所述第二比较器的第二输入端耦接所述第一比较器的第二输出端；锁存器，耦接所述第二比较器的输出端以接收比较结果；以及
计数器，耦接所述锁存器，
其中，所述第一节点的电压与所述第二节点的电压第一次交越时，所述斜坡信号产生电路递增所述第一节点及所述第二节点其中一者的电压，以及递减所述第一节点及所述第二节点其中另一者的电压，
所述第一节点的电压与所述第二节点的电压第二次交越时，所述锁存器锁存所述计数器的计数值以作为所述数字像素值。
2.根据权利要求1所述的图像传感器，其中所述多个像素群传感器中的每一者还包括：
储存电路，耦接所述读出电路以储存所述多个第一像素及所述多个第二像素中的每一者的所述数字像素值。
3.根据权利要求2所述的图像传感器，其中所述多个像素群传感器中的每一者具有多个感光区域及多个非感光区域，且所述读出电路及所述储存电路设置在所述多个非感光区域。
4.根据权利要求2所述的图像传感器，其中所述储存电路包括：
第一储存电路，耦接所述读出电路，用以依序地储存所述多个第一像素及所述多个第二像素中的每一者的所述数字像素值；
第二储存电路，耦接所述第一储存电路，用以依序地自所述第一储存电路接收并储存所述多个第一像素及所述多个第二像素中的每一者的所述数字像素值；以及
输出选择电路，耦接所述第二储存电路，用以根据选择信号将所述第二储存电路所储存的所述多个第一像素及所述多个第二像素中的每一者的所述数字像素值依序输出。
5.根据权利要求1所述的图像传感器，其中所述第一像素群还包括：
第一重置晶体管，所述第一重置晶体管的第一端耦接重置电源，所述第一重置晶体管的第二端耦接所述第一节点，且所述第一重置晶体管的控制端接收第一重置控制信号。
6.根据权利要求1所述的图像传感器，其中所述多个第一像素中的每一者包括：
第一光传感器；以及
第一传输晶体管，所述第一传输晶体管的第一端耦接所述第一光传感器，所述第一传输晶体管的第二端耦接所述浮动扩散节点，且所述第一传输晶体管的控制端接收多个第一传输控制信号的其中一者。
7.根据权利要求1所述的图像传感器，其中所述第二像素群还包括：
第二重置晶体管，所述第二重置晶体管的第一端耦接重置电源，所述第二重置晶体管的第二端耦接所述第二节点，且所述第二重置晶体管的控制端接收第二重置控制信号。
8.根据权利要求1所述的图像传感器，其中所述多个第二像素中的每一者包括：
第二光传感器；以及
第二传输晶体管，所述第二传输晶体管的第一端耦接所述第二光传感器，所述第二传输晶体管的第二端耦接所述浮动扩散节点，且所述第二传输晶体管的控制端接收多个第二传输控制信号的其中一者。
9.根据权利要求1所述的图像传感器，其中所述第一节点及所述第二节点中的每一者与所述斜坡信号产生电路之间具有耦合电容，且所述读出电路取得所述多个第一像素及所述多个第二像素中的每一者的所述数字像素值的速度由所述耦合电容的电荷变化量来决定。
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