TW201447860A - 比較器電路、ａ／ｄ轉換電路及顯示裝置 - Google Patents

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Abstract

本揭示之比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。

Description

比較器電路、A/D轉換電路及顯示裝置
本揭示係關於一種比較器電路、A/D轉換電路及顯示裝置。
作為比較器電路，已知有使用了反相器電路之斬波器型比較器電路(例如參考專利文獻1)。使用了反相器電路之先前之斬波器型比較器電路為如下構成，即，具有第1、第2開關部、連接於該等2該開關部之輸出端與反相器電路之輸入端之間的電容部、以及選擇性地將反相器電路之輸入輸出端之間短路之第3開關部。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平05-240887號公報
對於上述先前例之斬波器型比較器電路而言，例如若因後段之電路部之動作等而大電流流動，而電源(電源電位、接地電位)發生變動，則會導致邏輯臨限值因該電源變動而改變。對於斬波器型比較器電路而言，若邏輯臨限值改變，則其無法作為比較器電路而正確地進行比較動作。
因此，本揭示之目的在於提供可減輕電源變動等之影響且可正確地進行比較動作之比較器電路、使用該比較器電路之A/D轉換電路及顯示裝置。
用以實現上述目的之本揭示之第1態樣之比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
用以實現上述目的之本揭示之第2態樣之比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
用以實現上述目的之本揭示之第1態樣之顯示裝置係由包含發光部及驅動發光部之驅動電路之像素配置為二維矩陣狀而成，驅動電路包括：比較器電路，其將信號電壓與控制波形進行比較；以及驅動用電晶體，其根據比較器電路之輸出而驅動發光部；比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形； 電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
用以實現上述目的之本揭示之第2態樣之顯示裝置係由包含發光部及驅動發光部之驅動電路之像素配置為二維矩陣狀而成，驅動電路包括：比較器電路，其將信號電壓與控制波形進行比較；以及驅動用電晶體，其根據比較器電路之輸出而驅動發光部；比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
根據本揭示，藉由設為使用了差動放大器之比較器電路構成，不會產生如邏輯臨限值因電源變動等而改變之類的不良，因此，可減輕電源變動等之影響且可正確地進行比較動作。
再者，本說明書所揭示之效果僅為例示，並不限定於該效果，另外亦存在附加效果。
10A、10B‧‧‧比較器電路
11‧‧‧第1開關部
12‧‧‧第2開關部
13‧‧‧第3開關部
14‧‧‧電容部
15‧‧‧差動放大器
16‧‧‧第4開關部
17‧‧‧第5開關部
18、19‧‧‧反相器
20‧‧‧像素
21‧‧‧發光部
22‧‧‧驅動電路
23‧‧‧比較器電路
24‧‧‧電流源
31‧‧‧記憶體
32‧‧‧控制器
33‧‧‧D/A轉換器
34‧‧‧低通濾波器
35‧‧‧放大器
36‧‧‧多工器
40‧‧‧像素
41‧‧‧光二極體
42‧‧‧電荷電壓轉換部
43‧‧‧輸送電晶體(輸送閘極部)
44‧‧‧重置電晶體
45‧‧‧放大電晶體
46‧‧‧選擇電晶體
51‧‧‧像素陣列部
52‧‧‧行走査部
53(531~53m)‧‧‧電流源部
54‧‧‧縱列處理部
55‧‧‧參考信號產生部
56‧‧‧行掃描部
57‧‧‧水平輸出線
58‧‧‧時序控制部
61(611~61n)‧‧‧列控制線
62(621~62m)‧‧‧行信號線
63(631~63m)‧‧‧A/D轉換電路
71‧‧‧比較器電路
72‧‧‧上/下數計數器
73‧‧‧輸送開關
74‧‧‧記憶體裝置
101‧‧‧電壓供給部
102‧‧‧掃描電路
103‧‧‧控制波形產生電路
104‧‧‧圖像信號輸出電路
A、B、C‧‧‧節點
CK‧‧‧時脈信號
CS1~CS3‧‧‧控制信號
DTL‧‧‧資料線
GND‧‧‧接地電位
IN1、IN2‧‧‧電路輸入端子
IRef‧‧‧基準電流
MCK‧‧‧主時脈
OUT‧‧‧電路輸出端子
PSL‧‧‧控制脈衝線
RST‧‧‧重置信號
SEL‧‧‧選擇信號
TRDrv‧‧‧發光部驅動用電晶體
VA、VB、VC‧‧‧電位
Vco‧‧‧輸出
VDD‧‧‧電源電位
VOff‧‧‧偏移電壓
VOut、VSig、VSig1、VSig2、VSig3‧‧‧信號電壓
VRef‧‧‧基準電壓
VRST‧‧‧重置電源
VSaw‧‧‧控制波形
Φ1、Φ2‧‧‧開關控制脈衝
圖1係表示本揭示之實施例1(第1態樣)之比較器電路之構成的電路圖。
圖2係用以對實施例1之比較器電路之電路動作進行說明之時序波形圖。
圖3係表示本揭示之實施例2(第2態樣)之比較器電路之構成的電路圖。
圖4係用以對實施例2之比較器電路之電路動作進行說明之時序波形圖。
圖5係實施例3之顯示裝置中的包含發光部及驅動電路之像素等之概念圖。
圖6係構成實施例3之顯示裝置之電路之概念圖。
圖7係表示用以對實施例3之顯示裝置中的一個像素之動作進行說明之控制波形等之模式圖。
圖8係模式性地表示對於實施例3之顯示裝置中的像素塊之複數個控制波形之供給之圖。
圖9係模式性地表示對於實施例3之顯示裝置之變形例中的像素塊之複數個控制波形之供給之圖。
圖10係實施例3之顯示裝置中的控制波形產生電路之概念圖。
圖11係表示實施例4之行並行(column parallel)A/D轉換方式之固態攝影裝置之概略構成的系統構成圖。
圖12係表示像素之構成之一例之電路圖。
以下，使用圖式詳細地對用以實施本揭示之技術之形態進行說明。本揭示並不限定於實施例，實施例中的各種數值等為例示。再者，依照以下順序進行說明。
1.與第1態樣、第2態樣之比較器電路及顯示裝置、整體相關之說明
2.實施例1(第1態樣之比較器電路)
3.實施例2(第2態樣之比較器電路)
4.實施例3(用於顯示裝置之像素之例)
5.實施例4(用於固態攝影裝置之A/D轉換電路之例)
[與第1態樣、第2態樣之比較器電路及顯示裝置、整體相關之說明]
以下，有時將本揭示之第1態樣之比較器電路及本揭示之第1態樣之顯示裝置僅總稱為『本揭示之第1態樣』。同樣地，以下有時將本揭示之第2態樣之比較器電路及本揭示之第2態樣之顯示裝置僅總稱為『本揭示之第2態樣』。
第1態樣之比較器電路或第2態樣之比較器電路可設為如下構成，即，於在輸入段設置有比較器電路之A/D轉換電路中，用作該比較器電路。使用第1態樣之比較器電路或第2態樣之比較器電路之A/D轉換電路例如可用作行並行A/D轉換方式之固態攝影裝置中的A/D轉換電路。
於本揭示之第1態樣及本揭示之第2態樣中，可將基準電壓設為固定電壓。又，可將控制波形設為具有鋸齒波形之電壓變化之構成。
包含上述較佳構成、形態之本揭示之第1態樣及本揭示之第2態樣可設為如下構成，即，第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
包含上述較佳構成、形態之本揭示之第1態樣及本揭示之第2態樣可設為如下構成，即，具有電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流。此時，可設為基準電壓係與對應於電流供給部之電源部及接地部相獨立地供給之構成。
於包含上述較佳構成、形態之本揭示之第1態樣之顯示裝置及本 揭示之第2態樣之顯示裝置中，複數個像素沿著第1方向及第2方向排列為二維矩陣狀。對於該像素之排列，有時將沿著第1方向排列之像素群稱為『行方向像素群』，有時將沿著第2方向排列之像素群稱為『列方向像素群』。於將第1方向設為顯示裝置之垂直方向，且將第2方向設為顯示裝置之水平方向之情形時，所謂行方向像素群，係指沿著垂直方向排列之像素群，所謂列方向像素群，係指沿著水平方向排列之像素群。
包含上述較佳構成、形態之本揭示之第1態樣之顯示裝置及本揭示之第2態樣之顯示裝置可設為如下構成，即，複數個像素沿著第1方向及第2方向排列為二維矩陣狀，且像素群沿著第1方向分割為P個像素塊。而且，可設為如下形態，即，自構成屬於第1個像素塊之像素之發光部至構成屬於第P個像素塊之像素之發光部為止，按每個像素塊依序使上述發光部一齊發光，且當使構成屬於一部分之像素塊之像素之發光部發光時，不使構成屬於其餘之像素塊之像素之發光部發光。
包含上述較佳構成、形態之本揭示之第1態樣之顯示裝置及本揭示之第2態樣之顯示裝置可設為如下形態，即，發光部根據複數個控制脈衝而複數次發光。而且，於該情形時，複數個控制脈衝之時間間隔較佳為固定之時間間隔。
又，包含上述較佳構成、形態之本揭示之第1態樣之顯示裝置及本揭示之第2態樣之顯示裝置可設為如下形態，即，一個顯示訊框內的供給至驅動電路之控制波形之數量少於一個顯示訊框內的控制脈衝之數量。當於一個顯示訊框中產生一連串之複數個控制波形，且不使構成屬於一個像素塊之像素之發光部發光時，將一連串之複數個控制波形之一部分予以屏蔽，不將控制波形供給至構成屬於一個像素塊之像素之驅動電路，藉此，可實現上述形態。
進而，包含以上所說明之各種較佳構成、形態的本揭示之第1態樣之顯示裝置及本揭示之第2態樣之顯示裝置可設為如下構成，即，複數個像素形成於半導體上。
進而，包含以上所說明之各種較佳構成、形態的本揭示之第1態樣之顯示裝置及本揭示之第2態樣之顯示裝置可設為如下構成，即，發光部包含發光二極體(LED，light-Emitting Diode)。發光二極體可設為眾所周知之構成、構造之發光二極體。即，只要依據發光二極體之發光色，選擇具有最佳構成、構造且由適當材料製作之發光二極體即可。對於將發光二極體作為發光部之顯示裝置而言，包含紅色發光二極體之發光部作為紅色發光副像素(subpixel)而發揮功能，包含綠色發光二極體之發光部作為綠色發光副像素而發揮功能，包含藍色發光二極體之發光部作為藍色發光副像素而發揮功能，藉由上述3種副像素構成一個像素，可根據上述3種副像素之發光狀態而顯示彩色圖像。
再者，本揭示中的『一個像素』相當於此種顯示裝置中的「一個副像素」，因此，可將此種顯示裝置中的「一個副像素」換作『一個像素』。於藉由3種副像素而構成一個像素之情形時，作為3種副像素之排列，可列舉三角形排列、條紋排列、對角排列、及矩形排列。而且，根據PWM(Pulse-Width Modulation，脈寬調製)驅動法，且對發光二極體進行定電流驅動，藉此，可防止發光二極體之光譜波長產生藍移。又，亦可準備3個面板，由包含紅色發光二極體之發光部構成第1面板，由包含綠色發光二極體之發光部構成第2面板，由包含藍色發光二極體之發光部構成第3面板，且將上述3個面板應用於投影機，該投影機例如使用二向色稜鏡而使來自上述3個面板之光彙聚。
[實施例1]
圖1係表示本揭示之實施例1(第1態樣)之比較器電路之構成的 電路圖。
如圖1所示，實施例1之比較器電路10A成為斬波器型比較器電路構成，其除了具有2個電路輸入端子IN1、IN2及一個電路輸出端子OUT之外，並具有3個開關部11~13、電容部14、及差動放大器15。
根據需要，比較器電路10A進而具有開關部16、17及反相器18、19。比較對象之信號即例如影像信號之信號電壓VSig輸入至一方之電路輸入端子IN1。比較基準之信號即例如具有鋸齒波形之電壓變化之控制波形VSaw輸入至另一方之電路輸入端子IN2。
第1開關部11由類比開關構成，且輸入端連接於電路輸入端子IN1。第1開關部11藉由未圖示之控制部所賦予之開關控制脈衝Φ1而受到導通(閉合)/斷開(打開)驅動，藉此，選擇性地取得信號電壓VSig。第2開關部12由類比開關構成，且輸入端連接於電路輸入端子IN2。第2開關部12藉由未圖示之控制部所賦予之與開關控制脈衝Φ1逆相之開關控制脈衝Φ2而受到導通/斷開驅動，藉此，選擇性地取得控制波形VSaw。
電容部14之一端連接於開關部11、12之各輸出端。差動放大器15之反轉(-)輸入端連接於電容部14之另一端，於非反轉輸入端(+)被賦予基準電壓VRef。基準電壓VRef係成為本比較器電路10A之電路動作之基準之電壓。基準電壓VRef係不受電源變動(電源電位VDD或接地(ground)電位GND之變動)等之影響，即，不會因電源變動等而波動之固定電壓。
第3開關部13由類比開關構成，且連接於差動放大器15之反轉輸入端與輸出端之間。第3開關部13藉由與第1開關部11相同之開關控制脈衝Φ1而受到導通/斷開驅動，藉此，選擇性地將差動放大器15之反轉輸入端與輸出端之間短路。第4開關部16包含類比開 關，且連接於差動放大器15之輸出端與反相器18之輸入端之間。第4開關部16藉由與第2開關部12相同之開關控制脈衝Φ2而受到導通/斷開驅動，藉此，選擇性地將差動放大器15之輸出端與反相器18之輸入端之間短路。
第5開關部17包含類比開關，且連接於反相器18之輸入端與特定電位之節點例如接地之間。第5開關部17藉由與第1開關部11相同之開關控制脈衝Φ1而受到導通/斷開驅動，藉此，選擇性地將反相器18之輸入端設定為接地電位GND(使反相器18之輸入端接地)。反相器18、19串聯連接，藉此，將與差動放大器15之輸出同相之輸出導出至電路輸出端子OUT。
導出至電路輸出端子OUT之輸出波形成為與信號電壓VSig之大小(電壓值)相對應之脈衝寬度之波形，即PWM(Pulse Width Modulation)波形。再者，於圖1之電路中，將開關部11、12之各輸出端與電容部14之一端的連接節點設為節點A，將電容部14之另一端與差動放大器15之反轉輸入端的連接節點設為節點B，將差動放大器15之輸出端之節點設為節點C。
第1~第2開關部11~13及第4、第5開關部16、17可設為如下構成，即，單獨由N通道MOS電晶體形成，單獨由P通道MOS電晶體形成，或由N通道MOS電晶體與P通道MOS電晶體之並聯連接形成。
其次，使用圖2之時序波形圖，對上述構成之實施例1之比較器電路10A之電路動作進行說明。於圖2之時序波形圖中，表示了開關控制脈衝Φ1、Φ2、控制波形VSaw、信號電壓VSig、節點A之電位VA、節點B之電位VB、節點C之電位VC、及PWM輸出之各波形。
實施例1之比較器電路10A於取樣期間與比較輸出期間該2個期間中進行動作。首先，於取樣期間，開關控制脈衝Φ1變為有效(於本例 中為高位準)，開關控制脈衝Φ2變為無效(於本例中為低位準)。藉此，第1開關部11成為導通狀態而取得信號電壓VSig，並且第3開關部13成為導通狀態而使差動放大器15之反轉輸入端與輸出端之間電性短路。
因差動放大器15之反轉輸入端與輸出端之間短路而成為負反饋之構成，由於虛接地(virtual ground)，差動放大器15之非反轉輸入端之電位、反轉輸入端之電位、及輸出端之電位變得大致相等。此處，若將差動放大器15所具有之固有之不均設為偏移電壓VOff，則差動放大器15之反轉輸入端之電位，即節點B之電位VB成為VRef+VOff，輸出端之電位，即節點C之電位VC亦成為VRef+VOff。又，同時由於第1開關部11取得信號電壓VSig，節點A之電位VA成為信號電壓VSig。藉此，相當於VSig-(VRef+VOff)之電荷充電至電容部14。
又，於取樣期間，第4開關部16處於斷開狀態，第5開關部17處於導通狀態。藉此，差動放大器15之輸出端與反相器18之輸入端之間被電性遮斷，且反相器18之輸入端接地。因此，導出至電路輸出端子OUT之PWM輸出處於反相器18之輸入端之電位，即接地電位GND之狀態。
其次，若進入至比較輸出期間，則開關控制脈衝Φ1變為無效，開關控制脈衝Φ2變為有效。藉此，代替第1開關部11，第2開關部12成為導通狀態而取得控制波形VSaw，並且第3開關部13成為斷開狀態而使差動放大器15之反轉輸入端與輸出端之間電性開放。
由於第2開關部12取得控制波形VSaw，節點A之電位VA成為控制波形VSaw之最大位準。此時，節點B之電位VB成為VB=VSaw-{VSig-(VRef+VOff)}。此處，控制波形VSaw為如下鋸齒波形，其於比較輸出期間內，以特定之傾斜角度自最大位準下降，到達最小位準之後，以相同之傾斜角度上升。
於比較輸出期間之初始階段，控制波形VSaw處於最大位準及其附 近位準，且高於取樣期間中所寫入之信號電壓VSig(=信號電壓VSig1)。於該情形時，節點B之電位VB高於差動放大器15之非反轉輸入端之基準電壓VRef，因此，差動放大器15之輸出端之電位，即節點C之電位VC成為接地電位GND。
其後，若控制波形VSaw開始下降，則對應於該控制波形VSaw之下降，節點A之電位VA及節點B之電位VB下降。繼而，於控制波形VSaw低於取樣期間中所寫入之信號電壓VSig(信號電壓VSig1)之時刻，節點B之電位VB低於基準電壓VRef。即，VB-VSaw=VSig-(VRef+VOff)<0。 藉此，差動放大器15之輸出端之電位，即節點C之電位VC成為電源電位VDD。
若控制波形VSaw達到最小位準之後開始上升，則對應於該控制波形VSaw之上升，節點A之電位VA及節點B之電位VB上升。繼而，於控制波形VSaw超過信號電壓VSig1之時刻，節點B之電位VB超過基準電壓VRef。即，VB-VSaw=VSig-(VRef+VOff)>0。藉此，差動放大器15之輸出端之電位，即節點C之電位VC反轉而成為接地電位GND。
又，於比較輸出期間，第4開關部16處於導通狀態，第5開關部17處於斷開狀態。藉此，差動放大器15之輸出端與反相器18之輸入端之間電性短路。因此，差動放大器15之輸出端之電位，即節點C之電位VC由反相器18反轉，進而由反相器19反轉，作為PWM輸出而導出至電路輸出端子OUT。
上述取樣期間及比較輸出期間之各動作交替反覆地進行，藉此，進行比較基準之信號即鋸齒波形之控制波形VSaw、與比較對象之信號即信號電壓VSig之比較動作。藉由該比較動作，與信號電壓VSig(VSig1、VSig2、VSig3、…)之大小相對應之脈衝寬度之PWM輸出自電路輸出端子OUT輸出。
而且，對於實施例1之比較器電路10A而言，代替先前之斬波器 型比較器電路中的反相器電路而使用差動放大器15，藉此，不會產生使用反相器電路之情形時之因電源變動等而導致邏輯臨限值改變之類的不良。因此，可減輕電源變動等之影響而正確地進行比較動作，換言之，可消除比較動作之精度錯誤。
然而，對於實施例1之比較器電路10A而言，於第3開關部13包含例如N通道型MOS電晶體之情形時，節點B之電位VB不得變為MOS電晶體之耐壓以上。又，由於MOS電晶體之PN二極體不得導通，故而節點B之電位VB亦不得過低。因此，需要利用電源電位VDD與接地電位GND之間之電壓使節點B進行動作，故而信號電壓VSig或控制波形VSaw之動態範圍受到限制。於第3開關部13包含P通道型之MOS電晶體之情形時亦相同。
又，由於在電容部14之兩端產生寄生電容，當利用信號電壓VSig及控制波形VSaw對電容部14進行充放電時，產生信號電壓VSig及控制波形VSaw之電路需要具有僅驅動電容部14之驅動能力，該電容部14包含寄生電容。進而，根據上述動作說明可知：自取樣期間結束後至控制波形VSaw開始下降為止之期間，節點C之電位VC處於接地電位GND，因此，導致電容部14之電容值因第3開關部13之斷開洩漏電流而改變。
[實施例2]
以下所說明之實施例2之比較器電路10B係為了消除實施例1之比較器電路10A之上述問題點而成者。
圖3係表示本揭示之實施例2(第2態樣)之比較器電路之構成的電路圖。
如圖3所示，與實施例1之比較器電路10A同樣地，實施例2之比較器電路10B成為具有3個開關部11~13、電容部14、及差動放大器15之斬波器型比較器電路構成。而且，比較對象之信號即例如影像信號 之信號電壓VSig輸入至一方之電路輸入端子IN1，比較基準之信號即例如具有鋸齒波形之電壓變化之控制波形VSaw輸入至另一方之電路輸入端子IN2。根據需要，比較器電路10B進而具有開關部16、17及反相器18。
第1開關部11包含類比開關，且輸入端連接於電路輸入端子IN1。 第1開關部11藉由未圖示之控制部所賦予之開關控制脈衝Φ1而受到導通/斷開驅動，藉此，選擇性地取得信號電壓VSig。第2開關部12包含類比開關，且輸入端連接於電路輸入端子IN2。第2開關部12藉由未圖示之控制部所賦予之與開關控制脈衝Φ1逆相之開關控制脈衝Φ2而受到導通/斷開驅動，藉此，選擇性地取得控制波形VSaw。
差動放大器15之非反轉(+)輸入端連接於開關部11、12之各輸出端。電容部14之一端連接於差動放大器15之反轉(-)輸入端，另一端被賦予基準電壓VRef。基準電壓VRef係成為本比較器電路10B之電路動作之基準之電壓。基準電壓VRef係不受電源變動等之影響(即，不會因電源變動等而波動)之固定電壓。
第3開關部13包含類比開關，且連接於差動放大器15之反轉輸入端與輸出端之間。第3開關部13藉由與第1開關部11相同之開關控制脈衝Φ1而受到導通/斷開驅動，藉此，選擇性地將差動放大器15之反轉輸入端與輸出端之間短路。第4開關部16包含類比開關，且連接於差動放大器15之輸出端與反相器18之輸入端之間。第4開關部16藉由與第2開關部12相同之開關控制脈衝Φ2而受到導通/斷開驅動，藉此，選擇性地將差動放大器15之輸出端與反相器18之輸入端之間短路。
第5開關部17包含類比開關，且連接於反相器18之輸入端與特定電位之節點例如電源(VDD)之間。第5開關部17藉由與第1開關部11相同之開關控制脈衝Φ1而受到導通/斷開驅動，藉此，選擇性地將反相器18之輸入端設定為電源電位VDD。反相器18將與差動放大器15之輸 出逆相之輸出導出至電路輸出端子OUT。
導出至電路輸出端子OUT之輸出波形成為與信號電壓VSig之大小(電壓值)相對應之脈衝寬度之PWM波形。再者，於圖3之電路中，將差動放大器15之非反轉輸入端之節點設為節點A，將反轉輸入端之節點設為節點B，將差動放大器15之輸出端之節點設為節點C。
第1~第2開關部11~13及第4、第5開關部16、17可設為如下構成，即，單獨由N通道MOS電晶體形成，單獨由P通道MOS電晶體形成，或由N通道MOS電晶體與P通道MOS電晶體之並聯連接形成。
其次，使用圖4之時序波形圖，對上述構成之實施例2之比較器電路10B之電路動作進行說明。於圖4之時序波形圖中，表示了開關控制脈衝Φ1、Φ2、控制波形VSaw、信號電壓VSig、節點A之電位VA、節點B之電位VB、節點C之電位VC、及PWM輸出之各波形。
與實施例1之比較器電路10A同樣地，實施例2之比較器電路10B於取樣期間與比較輸出期間該2個期間中進行動作。首先，於取樣期間，開關控制脈衝Φ1變為有效(於本例中為高位準)，開關控制脈衝Φ2變為無效(於本例中為低位準)。藉此，第1開關部11成為導通狀態而取得信號電壓VSig，並且第3開關部13成為導通狀態而使差動放大器15之反轉輸入端與輸出端之間電性短路。
因差動放大器15之反轉輸入端與輸出端之間短路而成為負反饋之構成，由於虛短路，差動放大器15之非反轉輸入端之電位、反轉輸入端之電位、及輸出端之電位變得大致相等。同時由於第1開關部11取得信號電壓VSig，差動放大器15之反轉輸入端之電位，即節點A之電位VA成為信號電壓VSig。
此處，若將差動放大器15所具有之固有之不均設為偏移電壓VOff，則會於差動放大器15之反饋路徑中產生(VSig+VOff)之電壓。該反饋路徑中所產生之電壓(VSig+VOff)亦為節點B之電位VB及節點C之 電位VC，寫入至另一端被賦予作為固定電壓之基準電壓VRef之電容部14，且保持至下一次之取樣期間為止。
又，於取樣期間，第4開關部16處於斷開狀態，第5開關部17處於導通狀態。藉此，差動放大器15之輸出端與反相器18之輸入端之間被電性遮斷，且電源電位VDD施加至反相器18之輸入端。因此，導出至電路輸出端子OUT之PWM輸出處於接地電位GND之狀態。
其次，若進入至比較輸出期間，則開關控制脈衝Φ1變為無效，開關控制脈衝Φ2變為有效。藉此，代替第1開關部11，第2開關部12成為導通狀態而取得控制波形VSaw，並且第3開關部13成為斷開狀態而使差動放大器15之反轉輸入端與輸出端之間電性開放。
由於第2開關部12取得控制波形VSaw，節點A之電位VA成為控制波形VSaw之最大位準。於比較輸出期間之初始階段，控制波形VSaw處於最大位準及其附近之位準，且高於在取樣期間中寫入至電容部14之信號電壓VSig(=信號電壓VSig1)，因此，差動放大器15之輸出端之電位，即節點C之電位VC成為電源電位VDD。
其後，控制波形VSaw開始下降，於該控制波形VSaw低於取樣期間中所寫入之信號電壓VSig(信號電壓VSig1)之時刻，差動放大器15之輸出端之電位，即節點C之電位VC反轉而成為接地電位GND。又，於比較輸出期間，第4開關部16處於導通狀態，第5開關部17處於斷開狀態。藉此，差動放大器15之輸出端與反相器18之輸入端之間電性短路。因此，差動放大器15之輸出端之電位，即節點C之電位VC由反相器18反轉，作為PWM輸出而導出至電路輸出端子OUT。
與實施例1之比較器電路10A同樣地，上述實施例2之比較器電路10B亦採用了使用有差動放大器15之電路構成，因此，不會產生因電源變動等而導致邏輯臨限值改變之類的不良。因此，可減輕電源變動等之影響，且消除比較動作之精度錯誤。此外，實施例2之比較器電 路10B可獲得如下所述之作用、效果。
實施例2之比較器電路10B採用將電容部14設置於差動放大器15之反饋路徑側之構成，該電容部14於實施例1之比較器電路10A中，設置於信號電壓VSig及控制波形VSaw之輸入路徑側。藉此，不要求產生信號電壓VSig及控制波形VSaw之電路具有僅驅動包含寄生電容之電容部14的驅動能力，可減少該電路之負載，因此，可有助於提高動作速度或減少消耗電力。
又，實施例2之比較器電路10B採用亦自信號電壓VSig及控制波形VSaw之輸入路徑側刪除了第3開關部13之構成，該第3開關部13於實施例1之比較器電路10A中，設置於該輸入路徑側。藉此，不會如將第3開關部13設置於信號電壓VSig及控制波形VSaw之輸入路徑側之情形般，對節點A之動作產生電壓制約，因此，可確保信號電壓VSig及控制波形VSaw之動態範圍。進而，於自取樣期間結束後至控制波形VSaw開始下降為止之期間，節點C之電位VC處於電源電位VDD，因此，亦不會導致電容部14之電容值因第3開關部13之斷開洩漏電流而改變。
以上所說明之實施例1之比較器電路10A或實施例2之比較器電路10B可用作採用PWM驅動方式之顯示裝置之像素中所設置的比較器電路、或設置於A/D轉換電路之輸入段之比較器電路。以下，將如下顯示裝置作為實施例3之顯示裝置而進行說明，上述顯示裝置將實施例1之比較器電路10A或實施例2之比較器電路10B用作像素之比較器電路，將用作輸入段之比較器電路之A/D轉換電路作為實施例4之A/D轉換電路而進行說明。
[實施例3]
圖5表示實施例3之顯示裝置中的包含發光部及驅動電路之像素等之概念圖，圖6表示構成實施例3之顯示裝置之電路之概念圖。再者，為了簡化圖式，圖6中表示了3×5個像素。
實施例3之顯示裝置係由複數個包含發光部21及驅動發光部21之驅動電路22之像素(更具體而言為副像素，以下亦相同)20排列為二維矩陣狀而成。具體而言，複數個像素20沿著第1方向及第2方向排列為二維矩陣狀。而且，像素群沿著第1方向分割為P個像素塊。實施例1之顯示裝置進而包括電壓供給部101、掃描電路102、控制波形產生電路103、及圖像信號輸出電路104作為用以驅動像素20之周邊之驅動部。
發光部21包含發光二極體(LED)，且陽極電極連接於電源部。複數個像素20之各驅動電路22包括比較器電路23、電流源24、及發光部驅動用電晶體TRDrv。發光部驅動用電晶體TRDrv例如包含N通道型電晶體。然而，不限於N通道型電晶體。發光部驅動用電晶體TRDrv之汲極電極連接於發光部21之陰極電極，源極電極經由電流源24而連接於接地部(接地)。
具有鋸齒波形之電壓變化之控制波形(發光控制波形)VSaw自控制波形產生電路103經由控制脈衝線PSL而被賦予比較器電路23，並且信號電壓(發光強度信號)VSig自圖像信號輸出電路104經由資料線DTL而被賦予比較器電路23。再者，具體而言，信號電壓VSig係對像素20之發光狀態(亮度)進行控制之影像信號電壓。比較器電路23對控制波形VSaw與基於信號電壓VSig之電位進行比較，且輸出基於比較結果之特定電壓(方便起見，稱為『第1特定電壓』)。
基準電壓VRef及基準電流IRef自電壓供給部101供給至電流源24。電流源24根據基準電壓VRef及基準電流IRef進行電壓電流轉換而產生定電流。發光部驅動用電晶體TRDrv由自比較器電路23輸出之第1特定電壓驅動，藉此，將電流供給至發光部21，使發光電路部21發光。即，發光部驅動用電晶體TRDrv構成電流供給部，該電流供給部根據比較器電路23之輸出(差動放大器15之輸出)而將電流供給至發光部21。基 準電壓VRef亦供給至比較器電路23。即，基準電壓VRef係與對應於電流供給部(發光部驅動用電晶體TRDrv)之電源部及接地部相獨立地自電壓供給部101供給至比較器電路23。
而且，比較器電路23包含上述實施例1之比較器電路10A或實施例2之比較器電路10B。於圖1所示之比較器電路10A或圖3所示之比較器電路10B中，選擇性地取得信號電壓VSig之第1開關部11係信號寫入開關，其對自圖像信號輸出電路104經由資料線DTL而賦予之信號電壓VSig進行取樣，且將該信號電壓VSig寫入至像素20內。
實施例3之顯示裝置之各像素20具有驅動電路22，該驅動電路22具有比較器電路23，藉此，採用如下驅動法：以與基於信號電壓VSig之電位相對應之時間而使發光部21發光，即對發光部21進行PWM驅動。根據該PWM驅動法，存在可減輕發光部21之發光不均之優點。
圖7表示了如下模式圖，該模式圖表示用以對實施例3之顯示裝置中的一個像素之動作進行說明之控制波形VSaw等。又，圖8模式性地表示對於像素塊之複數個控制波形VSaw之供給。於圖8及後述之圖9中，方便起見，以三角形表示控制波形VSaw之鋸齒波形。
實施例3之顯示裝置係由複數個像素20沿著第1方向及第2方向排列為二維矩陣狀，且像素群沿著第1方向分割為P個像素塊而成之顯示裝置，上述像素20包含發光部21及驅動發光部21之驅動電路22。而且，自構成屬於第1個像素塊之像素20之發光部21，至構成屬於第P個像素塊之像素20之發光部21為止，按每個像素塊依序使發光部21一齊發光，且當使構成屬於一部分之像素塊之像素20之發光部21發光時，不使構成屬於其餘像素塊之像素20之發光部21發光。
例如設想如下全HD(High Definition，高畫質)高精細全彩顯示裝置，其畫面水平方向(第2方向)之像素數為1920，畫面垂直方向(第1方向)之像素數為1080。像素群沿著第1方向分割為P個像素塊。此處， 作為一例，P=6。如此，第1個像素塊中包含第1列之像素群至第180列之像素群，第2個像素塊中包含第181列之像素群至第360列之像素群，第3個像素塊中包含第361列之像素群至第540列之像素群，第4個像素塊中包含第541列之像素群至第720列之像素群，第5個像素塊中包含第721列之像素群至第900列之像素群，第6個像素塊中包含第901列之像素群至第1080列之像素群。
以下，對第1個像素塊中的各像素之動作進行說明。
[信號電壓寫入期間]
如實施例1~實施例3中的說明所述，於圖1所示之比較器電路10A或圖3所示之比較器電路10B中，與資料線DTL之電位，即基於信號電壓VSig之電位相對應之電荷儲存於電容部14。換言之，電容部14保持基於信號電壓VSig之電位。
此處，於第1個像素塊中，將屬於沿著第2方向排列之1行之全部像素(列方向像素群)中的驅動電路22(具體而言為信號寫入開關即第1開關部11，以下相同)一齊設為作動狀態。繼而，於第1個像素塊中，自屬於沿著第1方向排列之第1列之全部像素(第1列之列方向像素群)中的驅動電路22、至屬於最終列(具體而言為第180列)之全部像素(最終列之列方向像素群)中之驅動電路22為止，依序進行如下動作：將屬於沿著第2方向排列之1行之全部像素(列方向像素群)中的驅動電路22一齊設為作動狀態。
[像素塊發光期間]
若於第1個像素塊中完成以上之動作，則控制波形VSaw自控制波形產生電路103被供給至第1個像素塊。即，構成第1個像素塊中的全部像素20之驅動電路22(具體而言為第1開關部11)一齊成為作動狀態，屬於第1個像素塊之全部像素20中的發光部21發光。一個控制波形VSaw之電壓之絕對值隨著時間經過而減少(下降)，繼而增加(上 升)。而且，根據隨著時間經過而變化之控制波形VSaw之電壓進行伽馬校正。即，以時間為變數之控制波形VSaw之電壓之變化率(微分值)的絕對值與常數2.2成比例。
在圖7所示之例中，於信號電壓寫入期間，控制波形VSaw之電壓例如為3伏特以上。因此，於信號電壓寫入期間，比較器電路23(10A、10B)自輸出部輸出第2特定電壓(低位準)，因此，發光部驅動用電晶體TRDrv處於斷開狀態。於像素塊發光期間，控制波形VSaw之電壓開始下降，若控制波形VSaw之鋸齒波形之電壓達到基於信號電壓VSig之電位，則比較器電路23(10A、10B)自輸出部輸出第1特定電壓(高位準)。其結果，發光部驅動用電晶體TRDrv成為導通狀態，電流自電流供給線CSL供給至發光部21，發光部21發光。
控制波形VSaw之電壓下降至約1伏特為止，繼而轉變為上升。而且，若超過控制波形VSaw之鋸齒波形之電壓與基於信號電壓VSig之電位，則比較器電路23(10A、10B)自輸出部輸出第2特定電壓(低位準)。其結果，發光部驅動用電晶體TRDrv成為斷開狀態，自電流供給線CSL朝向發光部21之電流之供給被遮斷，發光部21中止發光(消光)。即，可僅在基於信號電壓(發光強度信號)VSig之電位截取控制波形VSaw之鋸齒波形之時間的期間內，使發光部21發光。而且，此時之發光部21之亮度依存於截取時間之長短。
即，發光部21發光之時間係基於比較器電路23(10A、10B)之電容部14所保持之電位與控制波形產生電路103所賦予之控制波形VSaw之電壓。而且，根據隨著時間經過而發生變化之控制波形VSaw之鋸齒波形之電壓進行伽馬校正。即，以時間為變數之控制波形VSaw之電壓之變化率的絕對值與常數2.2成比例，因此，無需設置用於伽馬校正之電路。例如，亦可考慮如下方法，即，使用具有線性之鋸齒波形電壓(三角波形)之控制波形VSaw，使信號電壓VSig相對於線性之亮度信 號而以2.2次方發生變化，但實際上，於低亮度下，電壓變化會變得過小，尤其為了藉由數位處理而實現此種電壓變化，需要較大之位元數，該方法並非為有效之方法。
實施例3之顯示裝置包括一個控制波形產生電路103。控制波形VSaw之電壓之變化如圖7模式性所示，低灰階部(低電壓部分)會非常急遽地發生變化，尤其對於該部分之控制波形VSaw之波形品質敏感。因此，亦需要考慮控制波形產生電路103所產生之控制波形VSaw之不均。然而，實施例3之顯示裝置僅包括一個控制波形產生電路103，因此，控制波形產生電路103所產生之控制波形VSaw實質上不會產生不均。即，可藉由同一控制波形VSaw而使整個顯示裝置發光，因此，可防止產生發光狀態之不均。
又，控制波形VSaw之電壓之絕對值會隨著時間經過而減少，繼而增加，因此，可以相同時序使構成屬於一個像素塊之全部像素(更具體而言為全部副像素)之發光部發光。即，可使構成屬於各像素塊之全部像素之發光部之發光時間重心相同(一致)。因此，可確實地防止因行方向像素群之發光延遲而產生圖像上之縱線(縱紋)。
對於實施例3之顯示裝置而言，發光部21根據複數個控制波形VSaw而複數次發光。或者，根據供給至驅動電路22之具有鋸齒波形之電壓變化之複數個控制波形VSaw、與基於信號電壓VSig之電位，發光部21複數次發光。或者，控制波形產生電路103根據複數個控制波形VSaw而使發光部21複數次地發光。複數個控制波形VSaw之時間間隔固定。具體而言，對於實施例3之顯示裝置，於像素塊發光期間，4個控制波形VSaw被發送至構成各像素塊之全部像素20，各像素20發光4次。
如圖8模式性所示，對於實施例3之顯示裝置而言，於一個顯示訊框中，向6個像素塊供給12個控制波形VSaw。而且，一個顯示訊框 內的供給至驅動電路22之控制波形VSaw之數量少於一個顯示訊框內的控制波形VSaw之數量。或者，對於控制波形產生電路103而言，一個顯示訊框內的供給至驅動電路22之控制波形VSaw之數量少於一個顯示訊框內的控制波形VSaw之數量。具體而言，於圖8所示之例中，一個顯示訊框內的控制波形VSaw之數量為12，一個顯示訊框內的供給至驅動電路22之控制波形VSaw之數量為4。對於鄰接之像素塊而言，2個控制波形VSaw重合。即，2個鄰接之像素塊同時成為發光狀態。又，第1個像素塊與最後一個像素塊亦同時成為發光狀態。當於一個顯示訊框中產生一連串之複數個控制波形VSaw，且不使構成屬於一個像素塊之像素20之發光部21發光時，將一連串之複數個控制波形VSaw之一部分予以屏蔽，不將控制波形VSaw供給至構成屬於一個像素塊之像素20之驅動電路22，藉此，可實現如上所述之形態。具體而言，例如只要使用多工器，自一個顯示訊框內的一連串之控制波形VSaw取出一部分(4個連續之控制波形VSaw)，將該一部分之控制波形VSaw供給至驅動電路22即可。
即，實施例3之控制波形產生電路103係於顯示裝置中，產生控制波形VSaw之控制脈衝產生電路，該顯示裝置係由複數個像素20沿著第1方向及第2方向排列為二維矩陣狀，且像素群沿著第1方向分割為P個像素塊而成，上述控制波形VSaw用以控制驅動電路22且具有鋸齒波形之電壓變化。而且，對於控制波形產生電路103而言，自構成屬於第1個像素塊之像素20之驅動電路22至構成屬於第P個像素塊之像素20之驅動電路22為止，按每個像素塊依序將控制波形VSaw一齊供給至驅動電路22，且當將控制波形VSaw供給至構成屬於一部分之像素塊之像素20之驅動電路22時，不將控制波形VSaw供給至構成屬於其餘之像素塊之像素20之驅動電路22。此處，對於控制波形產生電路103而言，當於一個顯示訊框中產生一連串之複數個控制波形VSaw，且不使構成 屬於一個像素塊之像素20之發光部21發光時，將一連串之複數個控制波形VSaw之一部分予以屏蔽，不將控制波形VSaw供給至構成屬於一個像素塊之像素20之驅動電路22。
更具體而言，如圖10之概念圖所示，於控制波形產生電路103中，藉由控制器32而讀出記憶體31中所儲存之控制波形VSaw之波形資料，將讀出之波形資料發送至D/A轉換器33。繼而，於D/A轉換器33中，將上述波形資料轉換為電壓，利用低通濾波器34對電壓進行積分，藉此，製成具有2.2次方曲線之控制波形VSaw。
繼而，將控制波形VSaw經由放大器35而分配至複數個(實施例3中為6個)多工器36，於控制器32之控制下，藉由多工器36而僅使一連串之控制波形VSaw中的必需之一部分通過，將其他部分予以屏蔽。藉此，製成所期望之控制波形群(具體而言，製成6組包含4個連續之控制波形VSaw之控制波形群)。再者，由於作為根據之鋸齒波形為一個，故而可確實地抑制在控制波形產生電路103產生控制波形VSaw之過程中產生不均。
繼而，自第1個像素塊至第6個像素塊為止，依序進行以上所說明之信號電壓寫入期間及像素塊發光期間之動作。即，如圖8所示，自構成屬於第1個像素塊之像素20之發光部21至構成屬於第P個像素塊之像素20之發光部21為止，按每個像素塊依序使發光部21一齊發光。而且，當使構成屬於一部分之像素塊之像素20之發光部21發光時，不使構成屬於其餘之像素塊之像素20之發光部21發光。再者，於一個顯示訊框中，任一個像素塊一直發光。
然而，先前之驅動方法會產生如下所述之問題，該先前之驅動方法係指於一個顯示訊框期間之最初之第1期間，在使全部像素停止發光之狀態下，將影像信號電壓寫入至全部像素，於第2期間，在根據已寫入至各像素之影像信號電壓而決定之至少一次之發光期間內， 使全部像素之發光部發光。即，於大多數情形時，影像信號在一個顯示訊框之全部時間中被均等地發送而來。因此，對於電視接收系統，亦可考慮如下方法，即，若使垂直遮沒區間充當第2期間，則使全部像素同時發光。然而，垂直遮沒區間通常為一個顯示訊框之4%左右之時間長度。因此，會導致顯示裝置之發光效率非常低。又，為了將於一個顯示訊框中發送而來之影像信號在第1期間寫入至全部像素，需要準備較大之信號緩衝區，且為了以輸送而來之影像信號速率以上之速度將影像信號傳輸至各像素，需要設置信號傳輸電路。進而亦存在如下問題，即，由於在第2期間中使全部像素一齊發光，故而發光所需之電力會於短時間內集中，電源設計變得困難。
相對於此，對於實施例3之顯示裝置而言，當使構成屬於一部分之像素塊(例如第1個及第2個像素塊)之像素20之發光部21發光時，不使構成屬於其餘之像素塊(例如第3個至第6個像素塊)之像素20之發光部21發光。因此，於基於PWM驅動法之顯示裝置之驅動中，可延長發光期間，從而可提高發光效率。
而且，無需將於一個顯示訊框中發送而來之影像信號在某期間內，一齊寫入至全部之像素20，即與先前之顯示裝置同樣地，只要以列方向像素群為單位，依序將於一個顯示訊框中發送而來之影像信號予以寫入即可，因此，無需準備較大之信號緩衝區。又，亦無需設置信號傳輸電路，該信號傳輸電路用於以輸送而來之影像信號速率以上之速度，將影像信號傳輸至各像素。
進而，由於在像素之發光期間，並不使全部像素20一齊發光，即，例如當使構成屬於第1個及第2個像素塊之像素之發光部發光時，不使構成屬於第3個至第6個像素塊之像素之發光部發光。因此，發光所需之電力不會於短時間內集中，電源設計變得容易。
圖9模式性地表示對於實施例3之顯示裝置之變形例中的像素塊 之複數個控制波形VSaw之供給，但於該例子中，P=5。即，第1個像素塊中包含第1列像素群至第216列之像素群，第2個像素塊中包含第217列之像素群至第432列之像素群，第3個像素塊中包含第433列之像素群至第648列之像素群，第4個像素塊中包含第649列之像素群至第864列之像素群，第5個像素塊中包含第865列之像素群至第1080列之像素群。
對於圖9所示之例而言，於像素塊發光期間，4個控制波形VSaw亦被發送至構成各像素塊之全部像素20，各像素20發光4次。於一個顯示訊框中，向5個像素塊供給12個控制波形VSaw。而且，一個顯示訊框內的供給至驅動電路22之控制波形VSaw之數量少於一個顯示訊框內的控制波形VSaw之數量。具體而言，於圖9所示之例中，一個顯示訊框內的控制波形VSaw之數量亦為12，一個顯示訊框內的供給至驅動電路22之控制波形VSaw之數量為4。然而，與圖8所示之例不同，於一個顯示訊框中，存在未發光之像素塊。對於鄰接之像素塊而言，3個控制波形VSaw重合。而且，對於5個像素塊而言，最多4個像素塊之發光狀態重合。如此，將數量較圖8所示之例更多之像素塊同時設為發光狀態，因此，可進一步提高圖像顯示品質。
於以上所說明之在藉由PWM驅動法之驅動下對發光部21進行發光驅動之顯示裝置中，使用實施例1之比較器電路10A或實施例2之比較器電路10B作為設置於各像素20之比較器電路23，藉此，可獲得如下所述之作用、效果。
即，對於使用PWM驅動法之顯示裝置而言，若因電源變動等而導致比較器電路23之比較動作產生精度錯誤，則無法以與信號電壓VSig之大小相對應之發光時間而驅動發光部21，因此，無法獲得所期望之亮度，即與信號電壓VSig之大小相對應之亮度。然而，實施例1之比較器電路10A或實施例2之比較器電路10B可減輕電源變動等之影 響，且消除比較動作之精度錯誤，因此，即使存在電源變動等，亦可獲得與信號電壓VSig之大小相對應之亮度，即所期望之顯示圖像。
尤其於將像素20形成於如矽般之半導體上，而非形成於如玻璃基板般之絕緣體上之情形時，電晶體成為源極/閘極/汲極/後閘極(基極)該4個端子，而非源極/閘極/汲極該3個端子。而且，於使用N通道型電晶體作為構成像素20之電晶體之情形時，後閘極連接於接地，於使用有P通道型電晶體之情形時，後閘極連接於電源。
如此，於將像素20形成於半導體上之情形時，當對發光部21進行發光驅動時，例如存在如下情形，即，若按每個像素列而使大電流流入至複數個像素20之發光部驅動用電晶體TRDrv，則電源或接地之電位會產生波動。然而，藉由使用實施例1之比較器電路10A或實施例2之比較器電路10B作為比較器電路23，比較器電路23可減輕如上所述之電源變動之影響且可正確地進行比較動作。因此，實施例1或實施例2之技術係尤其適用於如下顯示裝置且有用之技術，該顯示裝置係將像素20形成於半導體上而成之使用PWM驅動法者。
[實施例4]
其次，對實施例4進行說明，該實施例4使用實施例1之比較器電路10A或實施例2之比較器電路10B作為設置於A/D轉換電路之輸入段之比較器電路。於實施例4中，例舉如下情形進行說明，該情形係指使用實施例1之比較器電路10A或實施例2之比較器電路10B作為行並行A/D轉換方式之固態攝影裝置中的A/D轉換電路。
圖11係表示實施例4之固態攝影裝置，例如X-Y位址方式固態攝影裝置之一種即CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)影像感測器之構成的概略之系統構成圖。此處，所謂CMOS影像感測器，係指應用CMOS製程或部分地使用CMOS製程而製成之影像感測器。
[系統構成]
如圖11所示，實施例4之CMOS影像感測器包括：像素陣列部51，其係由複數個像素40排列為二維矩陣狀而成；以及驅動該像素陣列部51之各像素40之周邊驅動系統或信號處理系統。於本例中，例如設置有列掃描部52、電流源部53、縱列處理部54、參考信號產生部55、行掃描部56、水平輸出線57、及時序控制部58作為周邊驅動系統或信號處理系統。該等驅動系統或信號處理系統積體於與像素陣列部51相同之半導體基板(晶片)上。
於該系統構成中，時序控制部58根據主時脈MCK而產生成為列掃描部52、縱列處理部54、參考信號產生部55及行掃描部56等之動作基準之時脈信號CK或控制信號CS1~CS3等。時序控制部58所產生之時脈信號CK或控制信號CS1~CS3等係對列掃描部52、縱列處理部54、參考信號產生部55及行掃描部56等作為其等之驅動信號而賦予。
像素陣列部51成為如下構成：具有光電轉換部之像素40沿著列方向及行方向，即呈矩陣狀地二維配置，該光電轉換部產生與所接收之光量相對應之光電荷且儲存該光電荷。此處，所謂列方向，係指像素列之像素之排列方向(即水平方向)，所謂行方向，係指像素行之像素之排列方向(即垂直方向)。
於該像素陣列部51中，相對於矩陣狀之像素配置，列控制線61(611~61n)於每一像素列而沿著列方向配線，行信號線62(621~62m)於每一像素行而沿著行方向配線。列控制線61傳輸控制信號，該控制信號用以進行自像素40讀取信號時之控制。於圖11中，將列控制線61表示為一條配線，但並不限於一條。列控制線611~61n各自之一端連接於列掃描部52之對應於各列之各輸出端。電流源531~53m連接於行信號線621~62m。
列掃描部52包含移位暫存器或位址解碼器等，且同時驅動像素 陣列部51之各像素40中的全部像素，或按每列而驅動像素陣列部51之各像素40。即，列掃描部52與控制該列掃描部52之時序控制部58一併構成驅動部，該驅動部驅動像素陣列部51之各像素40。雖省略了該列掃描部52之具體構成之圖示，但一般而言，該列掃描部52為具有讀出掃描系統與掃出掃描系統該2個掃描系統之構成。
讀出掃描系統為了自像素40讀出信號，按每列而依序對像素陣列部51之各像素40進行選擇掃描。自像素40讀出之信號為類比信號。 掃出掃描系統對於藉由讀出掃描系統進行讀出掃描之讀出列，在該讀出掃描之前，先以快門速度之時間進行掃出掃描。藉由該掃出掃描系統之掃出掃描，自讀出列之像素40之光電轉換部掃出多餘之電荷，藉此，對該光電轉換部進行重置。而且，藉由該掃出掃描系統對於多餘電荷之掃出(重置)，進行所謂之電子快門動作。此處，所謂電子快門動作，係指捨棄光電轉換部之光電荷而重新開始曝光(開始儲存光電荷)之動作。
讀出掃描系統之讀出動作所讀出之信號對應於其之前之讀出動作或電子快門動作之後所接收之光量。而且，自之前之讀出動作之讀出時序或電子快門動作之掃出時序至此次之讀出動作之讀出時序為止的期間成為像素40中的光電荷之曝光期間。
縱列處理部54例如具有A/D轉換電路63(631~63m)，該A/D轉換電路63(631~63m)係具有與像素陣列部51之每條像素行，即每條行信號線62(621~62m)一對一之對應關係而設置者。A/D轉換電路63(631~63m)將如下類比信號(像素信號)轉換為數位信號，該類比信號(像素信號)係於每行，自像素陣列部51之各像素40經由行信號線621~62m而輸出者。
參考信號產生部55產生所謂之斜波(RAMP)波形之參考信號VRef，該所謂之斜波(RAMP)波形之參考信號VRef之電壓值隨著時間經 過而呈台階狀地發生變化。例如可使用D/A(數位/類比)轉換電路而構成參考信號產生部55。再者，參考信號產生部55並不限於使用有D/A轉換電路之構成。
參考信號產生部55於根據時序控制部58所賦予之控制信號CS1而進行之控制下，根據該時序控制部58所賦予之時脈信號CK而產生斜波之參考信號VRef。繼而，參考信號產生部55對縱列處理部54之A/D轉換電路631~63m供給已產生之參考信號VRef。
A/D轉換電路631~63m均為相同構成。此處，例舉A/D轉換電路63m而對其具體構成進行說明。A/D轉換電路63m為如下構成，即，具有比較器電路71、作為計數機構之例如上/下數計數器(圖中標記為「U/D計數器」)72、輸送開關73、及記憶體裝置74。
比較器電路71對與自像素陣列部51之第n行之各像素40輸出之像素信號相對應的行信號線62m之信號電壓VOut、及自參考信號產生部55供給之斜波之參考信號VRef進行比較。而且，比較器電路71例如於參考信號VRef大於信號電壓VOut時，輸出Vco成為低位準，於參考信號VRef為信號電壓VOut以下時，輸出Vco成為高位準。
上/下數計數器72為非同步計數器，且於根據時序控制部58所賦予之控制信號CS2而進行之控制下，與參考信號產生部55同時地自該時序控制部58賦予時脈信號CK。繼而，上/下數計數器72與時脈信號CK同步地進行下數(DOWN)計數或上數(UP)計數，藉此，測量自比較器電路71中之比較動作開始至比較動作結束為止之比較期間。
輸送開關73於根據時序控制部58所賦予之控制信號CS3而進行之控制下，在與某列之像素40相關之上/下數計數器72之計數動作已完成之時點成為導通(閉合)狀態。繼而，輸送開關73將上/下數計數器72之計數結果輸送至記憶體裝置74。
如此，關於經由行信號線621~62m於每一像素行而自像素陣列部 51之各像素40供給之類比信號，於A/D轉換電路63(631~63m)中，首先利用比較器電路71進行比較動作。繼而，於上/下數計數器72中，自比較器電路71中之比較動作開始至比較動作結束為止進行計數動作，藉此，將類比信號轉換為數位信號而儲存於記憶體裝置74。
行掃描部56包含移位暫存器或位址解碼器等，且對縱列處理部54中的A/D轉換電路631~63m之行位址或行掃描進行控制。於該行掃描部56之控制下，由A/D轉換電路631~63m之各個進行A/D轉換所得之數位信號被依序讀出至水平輸出線57，且經由該水平輸出線57作為攝影資料而輸出。
再者，於上述構成例中，例舉如下構成而對縱列處理部54進行了說明，該構成係指具有與每條行信號線62一對一之對應關係而設置A/D轉換電路63之構成，但並不限於一對一之對應關係之配置。例如亦可採用如下構成，即，由複數個像素行共用一個A/D轉換電路63，於複數個像素行之間，分時地使用該A/D轉換電路63。
[像素構成]
圖12表示像素40之構成之一例。如圖12所示，本構成例之像素40具有例如光二極體41作為光電轉換部。像素40為如下構成，即，除了具有光二極體41之外，例如亦具有電荷電壓轉換部42、輸送電晶體(輸送閘極部)43、重置電晶體44、放大電晶體45、及選擇電晶體46。
再者，此處例如使用N通道型MOS電晶體作為輸送電晶體43、重置電晶體44、放大電晶體45、及選擇電晶體46。然而，此處所例示之輸送電晶體43、重置電晶體44、放大電晶體45、及選擇電晶體46之導電類型之組合僅為一例，並不限於該等組合。
針對該像素40，對於同一像素列之各像素共用地配設複數條控制線作為上述列控制線61(611~61n)。於圖12中，為了簡化圖式而省略了與複數條控制線相關之圖示。複數條控制線按每個像素列而連接 於列掃描部52之對應於各像素列之輸出端。列掃描部52對複數條控制線適當地輸出輸送信號TRG、重置信號RST、及選擇信號SEL。
光二極體41之陽極電極連接於負側電源(例如接地)，該光二極體41將所接收之光光電轉換為與其光量相對應之電荷量之光電荷(此處為光電子)，且儲存該光電荷。光二極體41之陰極電極經由輸送電晶體43而與放大電晶體45之閘極電極電性連接。
與放大電晶體45之閘極電極電性連接之區域為將電荷轉換為電壓之電荷電壓轉換部42。以下，將電荷電壓轉換部42稱為FD(浮動擴散/浮動擴散區域/雜質擴散區域)部42。
輸送電晶體43連接於光二極體41之陰極電極與FD部42之間。高位準(例如VDD位準)變為有效(以下記述為「High有效」)之輸送信號TRG自列掃描部13賦予至輸送電晶體43之閘極電極。輸送電晶體43響應輸送信號TRG而成為導通狀態，藉此，將由光二極體41進行光電轉換且儲存之光電荷被輸送至FD部42。
重置電晶體44之汲極電極連接於重置電源VRST，源極電極連接於FD部42。High有效之重置信號RST自列掃描部52賦予至重置電晶體44之閘極電極。重置電晶體44響應重置信號RST而成為導通狀態，將FD部42之電荷捨棄至重置電源VRST，藉此，重置該FD部42。
放大電晶體45之閘極電極連接於FD部42，汲極電極連接於像素電源VDD。該放大電晶體45成為源極隨耦器之輸入部，該源極隨耦器係讀出藉由光二極體41中之光電轉換而獲得之信號之讀出電路。即，放大電晶體45之源極電極經由選擇電晶體46而連接於行信號線22，藉此，該放大電晶體45與連接於該行信號線22之一端之電流源53(531~53m)構成源極隨耦器。
對於選擇電晶體46而言，例如其汲極電極連接於放大電晶體45之源極電極，源極電極連接於行信號線62。High有效之選擇信號SEL 自列掃描部52賦予至選擇電晶體46之閘極電極。選擇電晶體46響應選擇信號SEL而成為導通狀態，藉此，將像素40設為選擇狀態，從而將自放大電晶體45輸出之信號傳輸至行信號線62。
再者，選擇電晶體46亦可採用連接於像素電源VDD與放大電晶體45之汲極電極之間的電路構成。又，像素40並不限於上述4Tr之像素構成之像素，例如亦可為3Tr之像素構成之像素，該3Tr之像素構成省略了選擇電晶體46而使放大電晶體45具有選擇電晶體46之功能。
於以上所說明之行並行A/D轉換方式之CMOS影像感測器中，可使用實施例1之比較器電路10A或實施例2之比較器電路10B作為A/D轉換電路63(631~63m)之輸入段之比較器電路71。
對於行並行A/D轉換方式之CMOS影像感測器而言，若因電源變動等而導致比較器電路71之比較動作產生精度錯誤，則無法獲得與像素40之信號電壓VOut之大小相對應之攝影資料。結果，無法獲得所期望之攝影圖像。然而，實施例1之比較器電路10A或實施例2之比較器電路10B可減輕電源變動等之影響，且消除比較動作之精度錯誤，因此，即使存在電源變動等，亦可獲得與信號電壓VSig之大小相對應之攝影資料，即所期望之攝影圖像。
再者，於本實施例中，將實施例1之比較器電路10A或實施例2之比較器電路10B用作行並行A/D轉換方式之CMOS影像感測器中的A/D轉換電路63之輸入段之比較器電路71，但不限於此。即，實施例1之比較器電路10A或實施例2之比較器電路10B可用作單獨之A/D轉換電路之輸入段之比較器電路，或亦可於使用A/D轉換電路之各種電子電路中，用作該A/D轉換電路之輸入段之比較器電路。
再者，本揭示亦可採用如下所述之構成。
[A01]《比較器電路…第1態樣》
一種比較器電路，其包括： 第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
[A02]如上述[A01]所記載之比較器電路，其中基準電壓為不受電源變動之影響之固定電壓。
[A03]如上述[A01]或上述[A02]所記載之比較器電路，其中控制波形具有鋸齒波形之電壓變化。
[A04]如上述[A01]至上述[A03]中任一項所記載之比較器電路，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
[A05]如上述[A01]至上述[A04]中任一項所記載之比較器電路，其包括電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部相獨立地供給。
[B01]《比較器電路…第2態樣》
一種比較器電路，其包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端； 電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
[B02]如上述[B01]所記載之比較器電路，其中基準電壓為不受電源變動之影響之固定電壓。
[B03]如上述[B01]或上述[B02]所記載之比較器電路，其中控制波形具有鋸齒波形之電壓變化。
[B04]如上述[B01]至上述[B03]中任一項所記載之比較器電路，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
[B05]如上述[B01]至上述[B04]中任一項所記載之比較器電路，其包括電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部相獨立地供給。
[C01]《A/D轉換電路…對應於第1態樣之比較器電路》
一種A/D轉換電路，其具備比較器電路，該比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
[C02]如上述[C01]所記載之A/D轉換電路，其中基準電壓為不受電源變動之影響之固定電壓。
[C03]如上述[C01]或上述[C02]所記載之A/D轉換電路，其中控制波形具有鋸齒波形之電壓變化。
[C04]如上述[C01]至上述[C03]中任一項所記載之A/D轉換電路，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
[C05]如上述[C01]至上述[C04]中任一項所記載之A/D轉換電路，其具有電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部相獨立地供給。
[D01]《A/D轉換電路…對應於第2態樣之比較器電路》
一種A/D轉換電路，其具備比較器電路，該比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
[D02]如上述[D01]所記載之A/D轉換電路，其中基準電壓為不受電源變動之影響之固定電壓。
[D03]如上述[D01]或上述[D02]所記載之A/D轉換電路，其中控制 波形具有鋸齒波形之電壓變化。
[D04]如上述[D01]至上述[D03]中任一項所記載之A/D轉換電路，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
[D05]如上述[D01]至上述[D04]中任一項所記載之A/D轉換電路，其具有電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部相獨立地供給。
[E01]《顯示裝置…第1態樣》
一種顯示裝置，其係由包含發光部、及驅動發光部之驅動電路之複數個像素配置為二維矩陣狀而成，驅動電路包括：比較器電路，其對信號電壓與控制波形進行比較；以及驅動用電晶體，其根據比較器電路之輸出而驅動發光部，比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
[E02]如上述[E01]所記載之顯示裝置，其中複數個像素沿著第1方向及第2方向排列為二維矩陣狀，且像素 群沿著第1方向分割為P個像素塊，自構成屬於第1個像素塊之像素之發光部至構成屬於第P個像素塊之像素之發光部為止，按每個像素塊依序使上述發光部一齊發光，且當使構成屬於一部分之像素塊之像素之發光部發光時，不使構成屬於其餘之像素塊之像素之發光部發光。
[E03]如上述[E01]或上述[E02]所記載之顯示裝置，其中發光部根據複數個控制波形而複數次發光。
[E04]如上述[E01]至上述[E03]中任一項所記載之顯示裝置，其中一個顯示訊框內的供給至驅動電路之控制波形之數量少於一個顯示訊框內的控制波形之數量。
[E05]如上述[E01]至上述[E04]中任一項所記載之顯示裝置，其中複數個像素形成於半導體上。
[E06]如上述[E01]至上述[E05]中任一項所記載之顯示裝置，其中於一個顯示訊框中，任一個像素塊一直發光。
[E07]如上述[E01]至上述[E06]中任一項所記載之顯示裝置，其中於一個顯示訊框中，存在未發光之像素塊。
[E08]如上述[E01]至上述[E07]中任一項所記載之顯示裝置，其包括一個控制脈衝產生電路，該控制脈衝產生電路產生具有鋸齒波形之電壓變化之控制脈衝。
[E09]如上述[E01]至上述[E08]中任一項所記載之顯示裝置，其中一個控制脈衝之電壓之絕對值隨著時間經過而增加，繼而減少。
[E10]如上述[E09]所記載之顯示裝置，其中根據隨著時間經過而發生變化之控制脈衝之電壓進行伽馬校正。
[E11]如上述[E10]所記載之顯示裝置，其中以時間為變數之控制脈衝之電壓之變化率的絕對值與常數2.2成比例。
[E12]如上述[E01]至上述[E11]中任一項所記載之顯示裝置，其中 發光部包含發光二極體。
[E13]如上述[E01]至上述[E12]中任一項所記載之顯示裝置，其中基準電壓為不受電源變動之影響之固定電壓。
[E14]如上述[E01]至上述[E13]中任一項所記載之顯示裝置，其中控制波形具有鋸齒波形之電壓變化。
[E15]如上述[E01]至上述[E14]中任一項所記載之顯示裝置，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
[E16]如上述[E01]至上述[E15]中任一項所記載之顯示裝置，其包括電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部獨立地供給。
[F01]《顯示裝置…第2態樣》
一種顯示裝置，係由包含發光部、及驅動發光部之驅動電路之複數個像素配置為二維矩陣狀而成，驅動電路包括：比較器電路，其對信號電壓與控制波形進行比較；以及驅動用電晶體，其根據比較器電路之輸出而驅動發光部；比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被 賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
[F02]如上述[F01]所記載之顯示裝置，其中複數個像素沿著第1方向及第2方向排列為二維矩陣狀，且像素群沿著第1方向分割為P個像素塊，
自構成屬於第1個像素塊之像素之發光部至構成屬於第P個像素塊之像素之發光部為止，按每個像素塊依序使上述發光部一齊發光，且當使構成屬於一部分之像素塊之像素之發光部發光時，不使構成屬於其餘之像素塊之像素之發光部發光。
[F03]如上述[F01]或上述[F02]所記載之顯示裝置，其中發光部根據複數個控制波形而複數次發光。
[F04]如上述[F01]至上述[F03]中任一項所記載之顯示裝置，其中一個顯示訊框內的供給至驅動電路之控制波形之數量少於一個顯示訊框內的控制波形之數量。
[F05]如上述[F01]至上述[F04]中任一項所記載之顯示裝置，其中複數個像素形成於半導體上。
[F06]如上述[F01]至上述[F05]中任一項所記載之顯示裝置，其中於一個顯示訊框中，任一個像素塊一直發光。
[F07]如上述[F01]至上述[F06]中任一項所記載之顯示裝置，其中於一個顯示訊框中，存在未發光之像素塊。
[F08]如上述[F01]至上述[F07]中任一項所記載之顯示裝置，其包括一個控制脈衝產生電路，該控制脈衝產生電路產生具有鋸齒波形之電壓變化之控制脈衝。
[F09]如上述[F01]至上述[F08]中任一項所記載之顯示裝置，其中一個控制脈衝之電壓之絕對值隨著時間經過而增加，繼而減少。
[F10]如上述[F09]所記載之顯示裝置，其中根據隨著時間經過而發生變化之控制脈衝之電壓進行伽馬校正。
[F11]如上述[F10]所記載之顯示裝置，其中以時間為變數之控制脈衝之電壓之變化率的絕對值與常數2.2成比例。
[F12]如上述[F01]至上述[F11]中任一項所記載之顯示裝置，其中發光部包含發光二極體。
[F13]如上述[F01]至上述[F12]中任一項所記載之顯示裝置，其中基準電壓為不受電源變動之影響之固定電壓。
[F14]如上述[F01]至上述[F13]中任一項所記載之顯示裝置，其中控制波形具有鋸齒波形之電壓變化。
[F15]如上述[F01]至上述[F14]中任一項所記載之顯示裝置，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
[F16]如上述[F01]至上述[F15]中任一項所記載之顯示裝置，其具有電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部獨立地供給。
10B‧‧‧比較器電路
11‧‧‧第1開關部
12‧‧‧第2開關部
13‧‧‧第3開關部
14‧‧‧電容部
15‧‧‧差動放大器
16‧‧‧第4開關部
17‧‧‧第5開關部
18‧‧‧反相器
A、B、C‧‧‧節點
IN1、IN2‧‧‧電路輸入端子
OUT‧‧‧電路輸出端子
Φ1、Φ2‧‧‧開關控制脈衝
VDD‧‧‧電源電位
VRef‧‧‧基準電壓
VSaw‧‧‧控制波形
VSig‧‧‧信號電壓

Claims (21)

  1. 一種比較器電路，其包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
  2. 如請求項1之比較器電路，其中基準電壓為固定電壓。
  3. 如請求項1之比較器電路，其中控制波形具有鋸齒波形之電壓變化。
  4. 如請求項1之比較器電路，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
  5. 如請求項1之比較器電路，其包括電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部獨立地供給。
  6. 一種比較器電路，其包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形；差動放大器，其非反轉輸入端連接於第1開關部及第2開關部 之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
  7. 如請求項6之比較器電路，其中基準電壓為固定電壓。
  8. 如請求項6之比較器電路，其中控制波形具有鋸齒波形之電壓變化。
  9. 如請求項6之比較器電路，其中第1開關部及第3開關部以同相之開關控制脈衝而受到驅動，且第2開關部以與第1開關部及第3開關部逆相之開關控制脈衝而受到驅動。
  10. 如請求項6之比較器電路，其包括電流供給部，該電流供給部連接於差動放大器之輸出端，且根據差動放大器之輸出而供給電流，基準電壓係與對應於電流供給部之電源部及接地部相獨立地供給。
  11. 請求項1之A/D轉換電路。
  12. 一種顯示裝置，其係由包含發光部及驅動發光部之驅動電路之複數個像素配置為二維矩陣狀而成，驅動電路包括：比較器電路，其將信號電壓與控制波形進行比較；以及驅動用電晶體，其根據比較器電路之輸出而驅動發光部；比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形； 電容部，其一端連接於第1開關部及第2開關部之各輸出端；差動放大器，其反轉輸入端連接於電容部之另一端，且非反轉輸入端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
  13. 如請求項12之顯示裝置，其中複數個像素沿著第1方向及第2方向排列為二維矩陣狀，且像素群沿著第1方向分割為P個像素塊，自構成屬於第1個像素塊之像素之發光部至構成屬於第P個像素塊之像素之發光部為止，按每個像素塊依序使上述發光部一齊發光，且當使構成屬於一部分之像素塊之像素之發光部發光時，不使構成屬於其餘之像素塊之像素之發光部發光。
  14. 如請求項12之顯示裝置，其中發光部根據複數個控制波形而複數次發光。
  15. 如請求項12之顯示裝置，其中一個顯示訊框內的供給至驅動電路之控制波形之數量，少於一個顯示訊框內的控制波形之數量。
  16. 如請求項12之顯示裝置，其中複數個像素形成於半導體上。
  17. 一種顯示裝置，其係由包含發光部及驅動發光部之驅動電路之複數個像素配置為二維矩陣狀而成，驅動電路包括：比較器電路，其將信號電壓與控制波形進行比較；以及驅動用電晶體，其根據比較器電路之輸出而驅動發光部；比較器電路包括：第1開關部，其選擇性地取得信號電壓；第2開關部，其選擇性地取得控制波形； 差動放大器，其非反轉輸入端連接於第1開關部及第2開關部之各輸出端；電容部，其一端連接於差動放大器之反轉輸入端，且另一端被賦予基準電壓；以及第3開關部，其選擇性地將差動放大器之反轉輸入端與輸出端之間短路。
  18. 如請求項17之顯示裝置，其中複數個像素沿著第1方向及第2方向排列為二維矩陣狀，且像素群沿著第1方向分割為P個像素塊，自構成屬於第1個像素塊之像素之發光部至構成屬於第P個像素塊之像素之發光部為止，按每個像素塊依序使上述發光部一齊發光，且當使構成屬於一部分之像素塊之像素之發光部發光時，不使構成屬於其餘之像素塊之像素之發光部發光。
  19. 如請求項17之顯示裝置，其中發光部根據複數個控制波形而複數次發光。
  20. 如請求項17之顯示裝置，其中一個顯示訊框內的供給至驅動電路之控制波形之數量，少於一個顯示訊框內的控制波形之數量。
  21. 如請求項17之顯示裝置，其中複數個像素形成於半導體上。
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