CN111243499B - 像素驱动电路和显示设备 - Google Patents

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Abstract

本申请提供一种像素驱动电路和显示设备，其中，像素驱动电路用于向待驱动元件提供信号，像素驱动电路包括电流控制模块、时长控制模块和输出模块；电流控制模块配置为传输电流信号；时长控制模块配置为传输时间信号；输出模块分别电连接于时长控制模块和电流控制模块；时长控制模块还配置为根据时间信号，控制输出模块的导通与截止；输出模块配置为在导通时，根据电流信号控制驱动元件的电流；输出模块的相邻的两次导通的时长相同，并且，相邻的两次导通间隔的时长相同。通过上述设置，保证了每一帧中待驱动元件周期性的被点亮，减弱或者避免待驱动元件在被点亮时出现闪烁的现象。

Description

像素驱动电路和显示设备
技术领域
本申请涉及显示领域，尤其涉及一种像素驱动电路和显示设备。
背景技术
微型无机发光二极管因为其高亮度、寿命长、体积小等优点，通常被应用于显示设备，在显示领域具有广阔的发展前景。但是，这样的显示设备中的微型无机发光二极管在某些场景下，例如：微型无机发光二极管在进行低灰阶(即低亮度)显示时，由于发光二极管在一帧的时间内发光总时长较短，且发光时间分布不均，会出现闪烁的现象。
发明内容
本申请提供一种像素驱动电路和显示设备，其可减弱或者避免待驱动元件的闪烁的现象。
根据本申请的第一方面，提供一种像素驱动电路，用于向待驱动元件提供信号，所述像素驱动电路包括：
电流控制模块，配置为传输电流信号；
时长控制模块，配置为传输时间信号；
输出模块，分别电连接于所述时长控制模块和所述电流控制模块；
其中，所述时长控制模块还配置为根据所述时间信号，控制所述输出模块的导通与截止；所述输出模块配置为在导通时，根据所述电流信号控制驱动元件的电流；所述输出模块的相邻的两次导通的时长相同，并且，相邻的两次导通间隔的时长相同。
进一步的，时长控制模块包括比较器，所述比较器包括同相输入端、反向输入端和输出端；所述同相输入端和所述反向输入端分别配置为接收时间信号和基准电压信号；所述输出端连接所述输出模块；
所述比较器配置为比较所述时间信号和所述基准电压信号，并通过所述输出端输出比较信号，所述比较器还配置为根据所述比较信号以控制所述输出模块的导通与截止；
所述比较信号为周期方波信号。
进一步的，所述基准电压信号为斜坡信号、三角波信号、锯齿波信号、正弦波信号或者余弦波信号。
进一步的，所述基准电压信号为高频信号，所述基准电压信号的频率大于等于750HZ，并且，小于等于7500HZ。
进一步的，所述时长控制模块还包括时长写入子电路和时长存储电容；
所述时长写入子电路连接所述比较器的所述同相输入端或者所述反向输入端；
所述时长存储电容连接于所述时长写入子电路和所述比较器之间。
进一步的，所述电流控制模块包括电流写入子电路和补偿子电路，所述补偿子电路连接所述电流写入电路和所述输出模块；
所述补偿子电路包括：补偿晶体管、电流存储电容和第一驱动晶体管；
所述第一驱动晶体管的第一极连接所述电流写入子电路，所述第一驱动晶体管的第二极连接所述补偿晶体管的第一极，所述第一驱动晶体管的栅极和所述补偿晶体管的第二极均连接所述电流存储电容，所述补偿晶体管的栅极连接数据写入控制信号线。
进一步的，所述第一驱动晶体管的宽长比大于3。
进一步的，所述像素驱动电路还包括工作控制模块，所述工作控制模块包括第一控制晶体管；
所述第一控制晶体管的第一极连接所述电流控制模块；所述第一控制晶体管的第二极连接所述输出模块；所述第一控制晶体的栅极连接工作控制信号线，所述工作控制线配置为向所述第一控制晶体管输入工作控制信号，以控制所述第一控制晶体管的导通和截至；
其中，所述第一控制晶体管配置为在导通时，向所述输出模块传输电流信号。
进一步的，所述像素驱动电路还包括复位模块；
复位模块连接电流控制模块、时长控制模块和/或待驱动元件，其配置为对电流控制模块、时长控制模块和/或待驱动元件进行复位。
根据本申请的第二方面，提供一种显示设备，所述显示设备包括待驱动元件和上述的像素驱动电路，所述像素驱动电路与所述待驱动元件连接，所述待驱动元件为电流驱动型发光二极管。
本公开的实施例提供的技术方案可以包括以下有益效果：
通过上述设置，所述输出模块的相邻的两次导通的时长相同，并且，相邻的两次截止的时长相同，保证了每一帧中待驱动元件周期性的被点亮，减弱或者避免待驱动元件在被点亮时出现闪烁的现象。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
图1为本申请一实施例的像素矩阵图。
图2为本申请一实施例的像素驱动电路的模块框图。
图3为本申请一实施例的另一像素驱动电路的模块框图。
图4为一种设计的电路结构示意图。
图5为图4所示的像素驱动电路的时序图。
图6是本申请一实施例的电路结构示意图。
图7a是本申请一实施例的比较信号的波形图。
图7b是本申请一实施例的比较信号的另一波形图。
图7c是本申请一实施例的比较信号的又一波形图。
图8是图6所示的像素驱动电路的时序图。
图9是本申请一实施例的另一电路结构示意图。
图10是本申请一实施例的又一电路结构示意图。
图11是本申请一实施例的再一电路结构示意图。
图12是图6所示的像素驱动电路的另一时序图。
图13是图6所示的电路结构的具体结构图。
附图标记说明
像素 1
显示设备 2
像素驱动电路 10
时长信号线 11
时间信号 Vdata_T
基准信号线 12
基准电压信号 Vramp_T
数据写入控制信号线 13
数据写入控制信号 Gate
电流信号线 14
电流信号 Vdata_I
工作控制信号线 15
工作控制信号 EM
复位控制线 16
复位控制信号 RST
复位信号端 17
复位电压 Vint
待驱动元件 20
复位阶段 S1
数据写入阶段 S2
发光阶段 S3
电流控制模块 100
电流写入子电路 110
补偿子电路 120
电流写入晶体管 T2
补偿晶体管 T3
第一驱动晶体管 T4
电流存储电容 C1
阈值电压 Vth
时长控制模块 200
比较器 210
同相输入端 211
反向输入端 212
输出端 213
时长写入子电路 220
基准电压写入晶体管 T9
时长写入晶体管 T10
时长存储电容 C2
输出模块 300
输出晶体管 T7
工作控制模块 400
第一控制晶体管 T6
第二控制晶体管 T5
第三控制晶体管 T8
复位模块 500
复位晶体管 T1
电源端 VDD1
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示至少两个。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
本申请公开了一种显示设备，该显示设备应用于手机、电脑、平板、电子书、手表等具有显示功能的电子装置。
如图1所示，必要时参考图2所示，显示设备2包括多个像素1，像素1的个数为多个，并且，像素1按照行列方向均匀配列。显示设备2通过驱动每个像素1的发光元件发光以显示图像。其中，将显示设备2的发光元件作为待驱动元件20，待驱动元件20为电流驱动型发光二极管，例如：微型发光二极管(micro LED)或者迷你发光二极管(mini LED)或者有机电致发光二极管OLED。在此情况下，下文所指的待驱动元件20的工作时长可以被理解为发光二极管的发光时长。像素1还包括像素驱动电路10，像素驱动电路10与待驱动元件20连接，像素驱动电路10用于向待驱动元件20提供信号，以控制流经待驱动元件20的电流和在一帧的时间内得电的总时长，从而控制其发光。
需要说明的是，由于显示设备2中的像素1的数量十分庞大，图1中仅示意了三行三列一共九个像素1。
如图2和图3所示，像素驱动电路10包括电流控制模块100、时长控制模块200和输出模块300。电流控制模块100配置为传输电流信号Vdata_I。时长控制模块200配置为传输时间信号Vdata_T。输出模块300分别电连接于时长控制模块200和电流控制模块100。
其中，时长控制模块200还配置为根据时间信号Vdata_T，控制输出模块300的导通与截止。输出模块300配置为在导通时，根据电流信号Vdata_I控制流经待驱动元件20的电流。输出模块300的相邻的两次导通的时长相同，并且，相邻的两次导通间隔的时长相同。
如图4和图5所示，在一些设计中，像素驱动电路10还包括连通晶体管T11，连通晶体管T11连接输出模块300和待驱动元件20，连通晶体管T11由单独的工作控制信号EM进行控制。当工作控制信号EM为高电平时，连通晶体管T11截止；当工作控制信号EM为低电平时，连通晶体管才可导通。图5为图4的时序图。通常将以一帧的时间分为多个时段，图5中仅显示了三个时段，分别为Scan1、Scan2和Scan3。在图示的三个时段中，工作控制信号EM为低电平的时间分别为t1、t2和t3。其中，t1、t2和t3的长度均不相同。时长控制模块200在一个时段中仅能输入一个恒定电压信号，从而控制输出模块300在t1、t2和t3时间段内的导通或者截止的情况，进而决定待驱动元件20在t1、t2和t3时间段内的点亮或者熄灭。假设一帧分为n个时段，那个n个时段内均有一段工作控制信号EM为低电平的时间段，举例说明：第一个时段(Scan1)内工作控制信号EM为低电平的时间段为t1，第n个时段(Scann)内工作控制信号EM为低电平的时间段为tn。每一个时间段内的工作控制信号EM为低电平的时间均不同，即，t1≠t2……≠tn。在上述设计中，像素驱动电路10仅能控制待驱动元件20在t1、t2、t3至tn时间段内的点亮或者熄灭情况，从而决定待驱动元件20在整帧时间中被点亮的总时长，进而决定了待驱动元件20在这一帧中的亮度。但是，由于在一帧的时间内，待驱动元件20的相邻的两次点亮的时间间隔不相同，或者一次点亮的时间过短，肉眼观察会出现闪烁的情况。举例说明，若在任意一帧中，待驱动元件20需要进行低亮度显示时，由于发光二极管在一帧的时间内发光总时长较短，例如：待驱动元件20仅在t1和tn时间段内点亮，在t2至tn-1时间段内熄灭，下一帧亦是如此，如此循环，那么发光时间分布不均，相邻两次点亮间隔的时间过长且不均等，便容易出现肉可见的闪烁现象。
同时，每一个时段都需要对像素驱动电路10写入一次数据。那么，仅在一帧的时间中，便要多次的向像素驱动电路10写入数据，写入数据占用了大量的时间。假设一帧包含n个时段，那么，在一帧的时间内，需要向像素驱动电路10进行n次数据的写入。图5仅显示出三个时段，那么便对应三次数据的输入，然而，通常一帧远不止包括三个时段。显示设备由多行像素1组成，数据写入的顺序为逐行写入。那么，若显示设备为高分辨率显示设备，那么，显示设备中像素1的个数也会增多，对应的行数也会对应增多，数据写入的时间便会增长。由此可知，在一帧的时间中，数据写入的时间占比过大，留给像素1发光的时间便会缩短。因此，上述设计无法应用于高分辨率显示。
然而，如图2所示，在本实施例中，时长控制模块200可以根据时间信号Vdata_T，直接控制输出模块300的导通与截止。那么则不需要利用工作控制信号来控制待驱动元件20的整体发光时间。并且，输出模块300的相邻的两次导通的时长相同，相邻的两次导通间隔的时长相同。换言之，将待驱动元件20在任意一帧中所需呈现的亮度转化为对应的该待驱动元件20在这一帧中所需点亮的时间长度，并将该时间长度均匀分配至整帧的时间长度中，避免其中一部分相邻的两次导通间隔的时间过短，另外一部分相邻的两次导通间隔的时间过长，从而减弱或者避免待驱动元件20在显示时候出现肉眼可见的闪烁现象，提升用户的体验感。
进一步的，当待驱动元件20需要被点亮显示时，在一帧的时间内，输出模块300的导通的次数应该大于等于10次。一帧内的导通次数可以为12次、14次、15次、18次、20次等等。如图4和图5所示，在一种设计中，若待驱动元件20在一帧的时间中，发光总时长非常短，仅在t1、t2……tn之中的任意一段时间内进行显示，即导通的次数仅为1次，那么也会出现闪烁的现象。通过大量实验表明，在一帧的时间内，当输出模块300的导通的次数大于等于10次时，便可减弱或者避免肉眼可见的闪烁。
如图6所示，时长控制模块200包括比较器210，比较器210包括同相输入端211、反向输入端212和输出端213。同相输入端211和反向输入端212分别配置为接收时间信号Vdata_T和基准电压信号Vramp_T，输出端213连接输出模块300。比较器210配置为比较时间信号Vdata_T和基准电压信号Vramp_T，并通过输出端213输出比较信号。比较器210还配置为根据比较信号以控制输出模块300的导通与截止。图13为图6所示的电路结构的另一种表达方式，其中，给出了比较器210的具体结构。
在本实施例中，同相输入端211连接时长信号线11，并配置为接收时间信号Vdata_T；反向输入端212连接基准信号线12，并配置为接收基准电压信号Vramp_T。在此情况下，当时间信号Vdata_T大于基准电压信号Vramp_T时，比较器210输出的比较信号为低电平，即输出端213向输出模块300传输低电平的比较信号，输出模块300导通；当时间信号Vdata_T小于基准电压信号Vramp_T时，比较器210输出的比较信号为高电平，即输出端213向输出模块300传输高电平的比较信号，输出模块300截止。当然，在其他实施例中，同相输入端211可以连接基准信号线12，并配置为接收基准电压信号Vramp_T；反向输入端212连接时长信号线11，并配置为接收时间信号Vdata_T。那么，当时间信号Vdata_T大于基准电压信号Vramp_T时，比较器210输出的比较信号为高电平；当时间信号Vdata_T小于基准电压信号Vramp_T时，比较器210输出的比较信号为低电平。
需要说明的是，比较信号为周期方波信号。有且仅当比较信号为周期方波信号时，才能够保证输出模块300的相邻的两次导通的时长相同，相邻的两次导通间隔的时长相同，从而保证待驱动元件20在一帧的时间内，相邻的两次点亮的时长相同，相邻的两次熄灭的时长也相同。减弱或者避免待驱动元件20在点亮显示时，在一帧的时间内，出现肉眼可见的闪烁现象。
必要时结合图1所示，由于比较信号为周期方波信号，从而使得在一帧的时间内，针对一行像素1仅需要进行一次数据的写入，便可实现待驱动元件20间隔性的发光和熄灭。通过调节周期方波信号的占空比，便可调整待驱动元件20的在一帧中的显示亮度。由此可知，通过减少数据写入的次数，便可减小一帧的时间中用于写入数据的时间，那么，留给待驱动元件20发光的时间也会增大。当显示设备的分辨率提升时，像素1增多，对应的行数也增多，在一帧的时间中，每一行像素1只需要进行一次数据写入，每一个像素1仍具有足够的时间用于显示。因此，本实施例中的显示设备可进行高分辨率显示。
在本实施例中，比较器210得到的时间信号Vdata_T在一帧的时间内为一固定的电压值，基准电压信号Vramp_T为斜坡信号。通过上述设置，可保证比较器210输出的比较信号为周期方波信号。在实际使用过程中，可通过调节时间信号Vdata_T的大小，得到不同占空比的周期方波信号(参考图7a-图7c所示)。举例说明，若时间信号Vdata_T的电压值较大，那么，比较信号类似于如图7a所示，在一帧的时间中，待驱动元件20发光的总时长较长，此时，待驱动元件20的亮度较大。若时间信号Vdata_T的电压值较小，那么，比较信号类似于如图7b所示，在一帧的时间中，待驱动元件20发光的总时长较短，待驱动元件20的亮度较小。
当然，在其他实施例中，基准电压信号Vramp_T还可以为三角波信号、锯齿波信号、正弦波信号或者余弦波信号等等。
结合图1所示，显示设备2中的多个像素1按照行列方向均匀配列。显示设备2包括多行多列的像素1。在一种设计中，基准电压信号Vramp_T的频率较低，为了保证每一行像素1接收到的基准电压信号Vramp_T对应的电压值相同，一般会在对所有行的像素1进行数据写入后，再写入基准电压信号Vramp_T。介于对每一行的像素1写入数据占用了一定的时间，那么，位于前行的像素1显示会被滞后。举例说明，假设显示设备2具有n行像素1，那么，第一行像素1在被写入数据并寄存后，需要等待直至第n行像素1被写入数据后，才可以写入基准电压信号Vramp_T，之后再将寄存的时间信号Vdata_T与基准电压信号Vramp_T进行比较，最终决定每一像素1的发光情况。这样在时间上同样起到浪费的效果，不利于高分辨率显示。
进一步的，基准电压信号Vramp_T为高频信号。在本实施例中，基准电压信号Vramp_T为高频斜坡信号。基准电压信号Vramp_T的频率大于等于750HZ，并且，小于等于7500HZ。在上述设置中，通过限制基准电压信号Vramp_T的频率，使其保持高频变化。在本实施例中，基准电压信号Vramp_T的频率为800HZ，当然，在其他实施例中，基准电压信号Vramp_T的频率还可以为900HZ、1000HZ、1500HZ、2000HZ、3000HZ、4000HZ、4500HZ、5000HZ、6000HZ、7000HZ，以及大于等于750HZ，并且，小于等于7500HZ这个范围内的其他任意一个频率。那么，无论何时输入基准电压信号Vramp_T，并利用比较器210对基准电压信号Vramp_T与时间信号Vdata_T进行比较，得到的周期方波信号的占空比相对稳定。换言之，在一帧的时间中，待驱动元件20发光的时长不会因为输入基准电压信号Vramp_T的时间不同而发生变化，从而保证待驱动元件20的亮度与预设的亮度相同。在此情况下，当显示设备进行显示时，每一行像素在被写入数据并寄存后，便可直接将寄存的时间信号Vdata_T与基准电压信号Vramp_T进行比较，可以直接进行发光，无需等到对最后一行的像素被写入数据之后再发光。通过上述设置，可避免或者改善滞后显示，有利于实现显示设备的高分辨率显示。
进一步的，如图3和图6所示，时长控制模块200还包括时长写入子电路220和时长存储电容C2。时长写入子电路220的一端连接时长信号线11，一端连接比较器210的同相输入端211。当然，在其他实施例中，时长写入子电路220还可连接于比较器210的反向输入端212。时长存储电容C2连接于时长写入子电路220和比较器210之间。在上述设置中，利用时长存储电容C2对时间信号Vdata_T进行寄存，使得在一帧的时间内，比较器210的同相输入端211能够得到电压稳定的时间信号Vdata_T。在本实施例中，时长写入子电路220包括时长写入晶体管T10。时长写入晶体管T10的第一极连接时长信号线11，第二极连接比较器210的同相输入端211，栅极连接数据写入控制信号线13。数据写入控制信号线13向栅极输入数据写入控制信号Gate。当数据写入控制信号Gate为低电平时，时长写入晶体管T10导通，时间信号Vdata_T经过时长写入晶体管T10存储到与同相输入端211连接的时长存储电容C2。当数据写入控制信号Gate为高电平时，时长写入晶体管T10截止。
进一步的，时长控制模块200还包括基准电压写入晶体管T9，基准信号线12通过基准电压写入晶体管T9连接比较器210。其中，基准电压写入晶体管T9的第一极连接基准信号线12，基准电压写入晶体管T9的第二极连接比较器210的反向输入端212，基准电压写入晶体管T9的栅极连接工作控制信号线15，工作控制信号线15向基准电压写入晶体管T9写入工作控制信号EM。当工作控制信号EM为低电平时，基准电压写入晶体管T9导通，并将基准电压信号Vramp_T输入至比较器210的反向输入端212。当工作控制信号EM为高电平时，基准电压写入晶体管T9截止。
进一步的，继续参考图3和图6所示，电流控制模块100包括电流写入子电路110和补偿子电路120，补偿子电路120连接电流写入电路和输出模块300。补偿子电路120包括补偿晶体管T3、电流存储电容C1和第一驱动晶体管T4。电流写入子电路110包括电流写入晶体管T2。
其中，第一驱动晶体管T4的第一极连接电流写入子电路110，第一驱动晶体管T4的第二极连接补偿晶体管T3的第一极，第一驱动晶体管T4的栅极和补偿晶体管T3的第二极均连接电流存储电容C1，补偿晶体管T3的栅极连接数据写入控制信号线13。电流写入晶体管T2的第一极连接电流信号线14，电流写入晶体管T2的第二极连接补偿子电路120中的第一驱动晶体管T4的第一极，电流写入晶体管T2的栅极连接数据写入控制信号线13。
电流写入晶体管T2、时长写入晶体管T10和补偿晶体管T3均由数据写入控制信号线13控制其导通和截止。当数据写入控制信号线13输出的数据写入控制信号Gate为低电平时，电流写入晶体管T2、时长写入晶体管T10和补偿晶体管T3导通。当数据写入控制信号线13输出的数据写入控制信号Gate为高电平时，电流写入晶体管T2、时长写入晶体管T10和补偿晶体管T3截止。电流信号Vdata_I通过电流写入晶体管T2写入第一驱动晶体管T4的第一极。
介于第一驱动晶体管T4的自身特性，当其栅极电位低于第一极电位时，第一驱动晶体管T4导通，电流信号Vdata_I经过第一驱动晶体管T4和补偿晶体管T3对电流存储电容C1进行充电，从而实现电流存储电容C1对电流信号Vdata_I的存储。第一驱动晶体管T4的第一极上的电压保持为Vdata_I，第一驱动晶体管T4栅极上的电压增大，当第一驱动晶体管T4栅极上的电压为Vdata+Vth时，第一驱动晶体管T4T4截止。需要说明的是，Vdata表示电流信号Vdata_I的电压，Vth表示第一驱动晶体管T4的阈值电压。
如图6所示，补偿子电路120不仅用于存储电流写入子电路110输入的电流信号Vdata_I，还用于存储第一驱动晶体管T4的阈值电压Vth。
继续参考图6所示，电流存储电容C1连接第一驱动晶体管T4的栅极，补偿晶体管T3连接第一驱动晶体管T4的第二极。在数据写入控制信号Gate的控制下，电流存储电容C1存储第一驱动晶体管T4的阈值电压Vth和电流信号Vdata_I。在一帧周期的发光阶段中，电流存储电容C1存储的阈值电压Vth信号可对第一驱动晶体管T4进行补偿，使得第一驱动晶体管T4输出的电流只于电流信号Vdata_I相关，不受第一驱动晶体管T4影响，从而提高了输出的驱动电流的准确性。像素驱动电路10话包括电源端VDD1。当电流控制模块100导通，即电流控制模块100与电源端VDD1连通，并且，当数据写入控制信号Gate为低电平时，补偿晶体管T3、电流写入晶体管T2和第一驱动晶体管T4导通。第一驱动晶体管T4产生施加于待驱动元件20上工作电流为：
Figure BDA0002423055920000131
需要说明的是，μ为电子迁移率、Cox为栅氧化层电容、VGS为栅极相对于源极的电压、
Figure BDA0002423055920000141
为第一驱动晶体管T4的宽长比。
第一驱动晶体管T4产生施加于待驱动元件20上工作电流可直接决定待驱动元件20的显示亮度。根据公式可知，工作电流的大小与第一驱动晶体管T4的阈值电压Vth无关，反而与电流信号Vdata_I以及第一驱动晶体管T4的特性(μ、Cox和V GS)有关。同时，由于待驱动元件20的特性问题，如微型发光二极管(micro LED)和迷你发光二极管(mini LED)，其发光效率、发射光线的亮度以及色坐标在低电流密度下会随着电流密度变化而变化，进而导致显示品质问题。由于大电流密度的电流能驱动待驱动元件20发出稳定的光线，为了保证发光效率，可以考虑使用大电流密度的电流驱动待驱动元件20发光来显示图像。第一驱动晶体管T4产生的电流须使待驱动元件20工作在高电流密度区域，避免主波峰随着电流密度的变化而漂移，以及低电流密度下亮度均一性较差等问题。通过实验得知，当第一驱动晶体管T4的宽长比大于3时，便可避免上述问题，保证待驱动元件20显示的亮度的均一性处于较佳范围。在本实施中，第一驱动晶体管T4的宽长比为4，当然，在其他实施例中，第一驱动晶体管T4的宽长比还可以为5、6、7、8、9.1等等任意的大于3的数值。
进一步的，如图3和图6所示，像素驱动电路10还包括工作控制模块400，工作控制模块400包括第一控制晶体管T6、第二控制晶体管T5和第三控制晶体管T8。第一控制晶体管T6、第二控制晶体管T5和第三控制晶体管T8的栅极均连接工作控制信号线15，工作控制信号线15配置为为分别向第一控制晶体管T6、第二控制晶体管T5和第三控制晶体管T8传输工作控制信号EM，以控制第一控制晶体管T6、第二控制晶体管T5和第三控制晶体管T8的导通和截止的情况。
其中，第一控制晶体管T6的第一极连接电流控制模块100；第一控制晶体管T6的第二极连接输出模块300。第一控制晶体管T6配置为在导通时，向输出模块300传输电流信号Vdata_I。通过设置第一控制晶体管T6，可保证电流控制模块100和时长控制模块200的相对独立，避免两者的相互影响。
第二控制晶体管T5的第一极连接电源端VDD1，第二控制晶体管T5的第二极连接电流写入子电路110中的电流写入晶体管T2。当工作控制信号EM为低电平时，第二控制晶体管T5导通，电源端VDD1与电流写入晶体管T2的第二极连通。通过设置第二控制晶体管T5，可对电流控制模块100提供电压。
第三控制晶体管T8的第一极连接输出模块300，第三控制晶体管T8的第二连接待驱动元件20。当工作控制信号EM为低电平时，第三控制晶体管T8导通，第三控制晶体管T8配置为待驱动原件20供电，也可以理解为将电流信号Vdata_I和时间信号Vdata_T传输至待驱动元件20。即决定待驱动元件20的在一帧的时间内的电流和发光时长，从而决定待驱动元件20的发光亮度。
在本实施例中，输出模块300包括输出晶体管T7，输出晶体管T7的第一极通过第一控制晶体管T6连接电流控制模块100，第一控制晶体管T6的第二极通过第三控制晶体管T8连接待驱动元件20。输出晶体管T7的栅极连接时长控制模块200中的比较器210的输出端213。
进一步的，继续参考图3和图6所示，像素驱动电路10还包括复位模块500。复位模块500连接电流控制模块100，其配置为对电流控制模块100进行复位。当然，在其他实施例中，复位模块500还可以连接时长控制模块200和/或待驱动元件20，其配置为对时长控制模块200和/或待驱动元件20显示的亮度进行复位。在本实施例中，复位模块500包括复位晶体管T1。复位晶体管T1的栅极连接复位控制线16；复位晶体管T1的第一极连接复位信号端17，复位信号端17产生复位电压Vint。复位晶体管T1的第二极连接电流存储电容C1和补偿晶体管T3T3的第二极。当复位控制线16输出的复位控制信号Rst为高电平时，复位晶体管T1截止。当复位控制线16输出的复位控制信号Rst为低电平时，复位晶体管T1导通，复位电压Vint由电流存储电容C1进行存储。通过上述方式，可实现对电流存储电容C1、第一驱动晶体管T4的栅极的复位，即实现对电流控制模块100的复位，以消除上一帧中残留的电流数据信号data_I对当前帧的影响。当然，在其他实施例中，若复位模块500还连接时长控制模块200和/或待驱动元件20，可使复位晶体管T1的第二极同时连接时长存储电容C2和/或待驱动元件20，当然，也可以增设其他的复位晶体管。
图8为图6所示的像素驱动电路10的时序图，其为一行像素的像素驱动电路10在一个帧周期内的信号时序图。根据图8可知，像素驱动电路10在一个帧周期内，需要经历复位阶段、数据写入阶段S2和发光阶段S3。
如图8和图9所示，在复位阶段S1中，有且仅有复位控制线16输出的复位控制信号Rst为低电平，即复位控制信号Rst置低，复位晶体管T1导通，其余所有晶体管截止。此时，像素驱动电路10对电流存储电容C1进行初始化，从而使得电流存储电容C1两端的电位分别为电源端VDD1和复位电压Vint。同时，复位电压Vint施加到第一驱动晶体管T4的栅极以及补偿晶体管T3的第二极，清除上一帧残留的电流信号Vdata_I，进而提高了当前帧周期的显示准确度。
需要说明的是，复位电压Vint可以为低电位的电压，例如接地。图8中被划上双斜虚线的晶体管表示该晶体管处于截止的状态，未被划上双斜虚线的晶体管表示该晶体管处于导通的状态。
如图8和图10所示，在数据写入阶段S2中，有且仅有数据写入控制信号Gate为低电平，即数据写入控制信号Gate置低。电流写入晶体管T2、时长写入晶体管T10和补偿晶体管T3导通，同时，由于第一驱动晶体管T4的栅极的电压小于第一极的电压与阈值电压Vth的总和，第一驱动晶体管T4也处于导通状态。其余所有晶体管截止。此时，电流信号Vdata_I通过电流写入晶体管T2写入，第一驱动晶体管T4由于自饱和过程，使得其栅极的电压变为Vdata_I+Vth。该电压由电流存储电容C1进行存储和保持。时间信号Vdata_T通过时长写入晶体管T10写入，时间信号Vdata_T写入时长存储电容C2进行存储和保持，并同时输入比较器210的同相输入端211。
需要说明的是，图10中被划上双斜虚线的晶体管表示该晶体管处于截止的状态，未被划上双斜虚线的晶体管表示该晶体管处于导通的状态。
如图8和图11所示，必要时参考图6所示，在发光阶段S3中，有且仅有工作控制信号EM为低电平，即工作控制信号EM置低。第一驱动晶体管T4、基准电压写入晶体管T9、第一控制晶体管T6、第二控制晶体管T5和第三控制晶体管T8均导通。电流控制模块100产生待驱动元件20的工作电流，即产生与第一驱动晶体管T4的阈值电压Vth无关的工作电流。在时长控制模块200中，比较器210的反向输入端212输入高平斜坡的基准电压信号Vramp_T，比较器210的同相输入端211输入存储于时间存储电容C2中的时间信号Vdata_T。当基准电压信号Vramp_T＞时间信号Vdata_T时，比较器210的输出端213输出高电平VDD2，此时，输出晶体管T7截止，待驱动元件20不发光。当基准电压信号Vramp_T＜时间信号Vdata_T时，比较器210的输出端213输出低电平VSS2，此时，输出晶体管T7导通，待驱动元件20发光。
需要说明的是，图11中被划上双斜虚线的晶体管表示该晶体管处于截止的状态，未被划上双斜虚线的晶体管表示该晶体管处于导通的状态。
如图12所示，该图为图6的时序图。其为多行像素的像素驱动电路10在一个帧周期内的信号时序图。结合图1所示，假设本实施例的显示设备1包括n行像素1，信号的用罗马字母示意的下角标应该被理解为对应的行数。举例说明：复位控制信号Rst1、写入控制信号Gate1和工作控制信号EMEM1均表示对第一行像素1输入的信号，即向第一行像素1的像素驱动电路10输入的信号。复位控制信号Rstn、写入控制信号Gaten和工作控制信号EMn均表示对第n行像素1输入的信号，即向第n行像素1的像素驱动电路10输入的信号。以此类推。同时，如图可知，在对下一行像素1输入信号之前，均需要对该行像素1先输入工作控制信号EM，使得对应的时间信号Vdata_T和基准电压信号Vramp_T可进行比较，以决定该帧的时间内待驱动元件20的亮度，并控制这一行像素1的点亮，避免延时显示。
对于方法实施例而言，由于其基本对应于装置实施例，所以相关之处参见装置实施例的部分说明即可。方法实施例和装置实施例互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (9)

1.一种像素驱动电路，用于向待驱动元件提供信号，其特征在于，所述像素驱动电路包括：
电流控制模块，配置为传输电流信号；
时长控制模块，配置为传输时间信号；
输出模块，分别电连接于所述时长控制模块和所述电流控制模块；
其中，所述时长控制模块还配置为根据所述时间信号，控制所述输出模块的导通与截止；所述输出模块配置为在导通时，根据所述电流信号控制驱动元件的电流；在每个发光阶段，所述输出模块的相邻的两次导通的时长相同，并且，相邻的两次导通间隔的时长相同，以使所述待驱动元件相邻的导通时长相同，相邻的截止时长相同；
时长控制模块包括比较器，所述比较器包括同相输入端、反向输入端和输出端；所述同相输入端和所述反向输入端分别配置为接收时间信号和基准电压信号；所述输出端连接所述输出模块；
所述比较器配置为比较所述时间信号和所述基准电压信号，并通过所述输出端输出比较信号，所述比较器还配置为根据所述比较信号以控制所述输出模块的导通与截止；
所述比较信号为周期方波信号。
2.如权利要求1所述的像素驱动电路，其特征在于，所述基准电压信号为斜坡信号、三角波信号、锯齿波信号、正弦波信号或者余弦波信号。
3.如权利要求2所述的像素驱动电路，其特征在于，所述基准电压信号为高频信号，所述基准电压信号的频率大于等于750HZ，并且，小于等于7500HZ。
4.如权利要求1所述的像素驱动电路，其特征在于，所述时长控制模块还包括时长写入子电路和时长存储电容；
所述时长写入子电路连接所述比较器的所述同相输入端或者所述反向输入端；
所述时长存储电容连接于所述时长写入子电路和所述比较器之间。
5.如权利要求1所述的像素驱动电路，其特征在于，所述电流控制模块包括电流写入子电路和补偿子电路，所述补偿子电路连接所述电流写入电路和所述输出模块；
所述补偿子电路包括：补偿晶体管、电流存储电容和第一驱动晶体管；
所述第一驱动晶体管的第一极连接所述电流写入子电路，所述第一驱动晶体管的第二极连接所述补偿晶体管的第一极，所述第一驱动晶体管的栅极和所述补偿晶体管的第二极均连接所述电流存储电容，所述补偿晶体管的栅极连接数据写入控制信号线。
6.如权利要求5所述的像素驱动电路，其特征在于，所述第一驱动晶体管的宽长比大于3。
7.如权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括工作控制模块，所述工作控制模块包括第一控制晶体管；
所述第一控制晶体管的第一极连接所述电流控制模块；所述第一控制晶体管的第二极连接所述输出模块；所述第一控制晶体的栅极连接工作控制信号线，所述工作控制线配置为向所述第一控制晶体管输入工作控制信号，以控制所述第一控制晶体管的导通和截至；
其中，所述第一控制晶体管配置为在导通时，向所述输出模块传输电流信号。
8.如权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路还包括复位模块；
复位模块连接电流控制模块、时长控制模块和/或待驱动元件，其配置为对电流控制模块、时长控制模块和/或待驱动元件进行复位。
9.一种显示设备，其特征在于，所述显示设备包括待驱动元件和根据权利要求1-8中任意一项所述的像素驱动电路，所述像素驱动电路与所述待驱动元件连接，所述待驱动元件为电流驱动型发光二极管。
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