TW201832550A - 攝像元件 - Google Patents

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Abstract

本技術係關於一種可更確實地抑制AD轉換中之線性度之劣化與因量化誤差而產生之量化縱條紋之固體攝像元件、驅動方法及電子機器。 AD轉換部包含將斜坡波之參照信號與經由行信號線而傳輸之像素信號進行比較之比較器，且基於比較器之比較結果，將像素信號之基準位準與信號位準獨立地轉換成數位信號，開關與行信號線連接，控制部僅於重設比較器之期間中之固定期間使開關接通，而使行信號線彼此短路。本技術例如可應用於CMOS影像感測器。

Description

攝像元件
本技術係關於一種固體攝像元件、驅動方法及電子機器，尤其是關於一種可更確實地抑制AD(Analog Digital，類比-數位)轉換中之線性度之劣化與因量化誤差而產生之量化縱條紋之固體攝像元件、驅動方法及電子機器。
CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)影像感測器之製造中可使用與普通CMOS(Complementary Metal Oxide Semiconductor)型積體電路相同之製造製程，又，可利用單一電源驅動，進而，可使利用CMOS製程之類比電路或邏輯電路混合存在於同一晶片內。因此，具有可減少周邊IC(Integrated Circuit，積體電路)之數量等多個較大之優點。 由於此種理由，近年來，CMOS影像感測器作為代替CCD(Charge Coupled Device，電荷耦合元件)之影像感測器而備受關注。 於CMOS影像感測器中，為了將像素信號讀出至外部，對配置有複數個單位像素之像素陣列部進行位址控制，任意地選擇並讀出來自各個單位像素之像素信號。 又，於CMOS影像感測器中，作為將自像素陣列部讀出之類比之像素信號AD(Analog Digital)轉換成數位信號之電路，可使用將傾斜(slope)型AD轉換電路配置於行(column)之行AD轉換電路。 於該種行AD轉換電路中，伴隨因配置於像素陣列部之像素之多像素化而引起之處理之高速化或高圖框速率化，用作AD轉換用基準電壓(斜坡狀之電壓)之參照信號RAMP之傾斜之斜率不斷變陡。受其影響，尤其是於低增益或低階調(低位元)之讀出中，各行之AD轉換之點集中於傾斜之一點，藉此，會產生因電源波動之影響導致之線性度之劣化或起因於因低階調所致之量化誤差之縱條紋。 作為用以避免此種現象之技術，本案申請人已提出有專利文獻1之技術。 於專利文獻1中揭示有如下技術，即，於垂直信號線之重設之讀出時，擴大像素之重設脈衝之脈衝寬度，或調整比較器之重設脈衝之脈衝寬度，使將類比之像素信號與參照信號RAMP進行比較之比較器之輸入電容對穩定(settling)時間之中途之信號進行取樣，藉此埋入雜訊。 藉由進行使用該技術之驅動，可使重設位準之分佈變得不均，故而可使行AD轉換電路之動作時間錯開而避免能量之集中，或抑制因量化誤差而產生之量化縱條紋。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2009-38834號公報
[發明所欲解決之問題] 此外，可知：於使用專利文獻1所揭示之技術之驅動中，係於重設之穩定時間之中途對信號進行取樣，故而會產生重設位準之分佈變得不均，同時重設位準之平均值偏移之現象。 於參照信號RAMP之傾斜變得過陡之現狀中，成為如下狀態，即，為了利用該技術使重設位準變得不均，若不與像素之重設脈衝同時解除比較器之重設脈衝，則無法獲得效果。於此種狀態下，若重設位準之平均值較大地偏移，則無法準確地進行利用計數器之計數，亦可能成為無法適當地進行AD轉換之主要因素。 因此，要求不產生重設位準之平均值之偏移、並且可使重設位準之分佈不均之驅動技術。 本技術係鑒於此種狀況而完成者，藉由應用了不產生重設位準之平均值之偏移、並且使重設位準之分佈不均之技術之驅動，可更確實地抑制AD轉換中之線性度之劣化與因量化誤差而引起之量化縱條紋。 [解決問題之技術手段] 本技術之一方面之固體攝像元件包括：像素部，其係由進行光電轉換之複數個像素呈矩陣狀配置而成；行信號線，其以行為單位傳輸自上述像素輸出之像素信號；AD轉換部，其包含將斜坡波之參照信號與經由上述行信號線而傳輸之上述像素信號進行比較之比較器，且基於上述比較器之比較結果，將上述像素信號之基準位準與信號位準獨立地轉換成數位信號；開關，其與上述行信號線連接；及控制部，其僅於重設上述比較器之期間中之固定期間使上述開關接通，而使上述行信號線彼此短路。 於上述像素部，對應於使顏色以特定重複單元排列而成之彩色濾光片而配置有上述複數個像素，上述開關連接於每一相同顏色之像素之上述行信號線。 上述控制部根據利用上述AD轉換部之AD轉換之增益，而調整上述開關之接通期間。 上述控制部根據利用上述AD轉換部之AD轉換之增益，而調整上述比較器之重設期間。 利用上述AD轉換部之AD轉換之增益成為相應於針對每一顏色而不同之上述參照信號之值。 上述開關為電晶體，上述電晶體包括：閘極，其經由控制線連接於上述控制部；以及源極及汲極，其等連接於在列方向上與上述行信號線連接之列信號線。 上述開關為電晶體，上述電晶體包括：閘極，其經由控制線連接於上述控制部；源極，其連接於上述行信號線；及汲極，其連接於列方向之列信號線。 上述開關與所有上述行信號線連接。 上述行信號線以特定單位被分成區塊，上述開關於每一上述區塊與上述行信號線連接。 呈矩陣狀配置於上述像素部之複數個像素與其他像素至少共有放大用電晶體及上述行信號線。 上述固體攝像元件進而包含雜訊附加部，該雜訊附加部對經由上述行信號線而傳輸之上述像素信號附加不隨時間變化並且二維空間上不規則之雜訊。 本技術之一方面之驅動方法及電子機器係與本技術之一方面之固體攝像元件相對應之驅動方法及電子機器。 於本技術之一方面之固體攝像元件、驅動方法及電子機器中，基於比較器之比較結果，將像素信號之基準位準與信號位準獨立地轉換成數位信號，該比較器係將斜坡波之參照信號與經由以行為單位傳輸自呈矩陣狀配置有進行光電轉換之複數個像素之像素部輸出之像素信號之行信號線而傳輸之像素信號進行比較；且僅於重設比較器之期間中之固定期間，將與行信號線連接之開關接通，而使行信號線彼此短路。 [發明之效果] 根據本技術之一方面，可更確實地抑制AD轉換中之線性度之劣化與因量化誤差而產生之量化縱條紋。
以下，一面參照圖式，一面對本技術之實施形態進行說明。 但是，此處，為了容易理解本技術並且明確其背景，參照圖1至圖7，對專利文獻1所揭示之先前之CMOS影像感測器之構成及其問題進行說明後，對應用本技術之CMOS影像感測器進行說明。 ＜先前之CMOS影像感測器＞ (先前之CMOS影像感測器之構成) 圖1係表示先前之CMOS影像感測器之構成之圖。 如圖1所示，CMOS影像感測器1成為包括形成於半導體基板(晶片)上之像素陣列部11、及集成於與該像素陣列部11相同之半導體基板上之周邊電路部之構成。周邊電路部包含垂直驅動部12、讀出電流源部13、行處理部14、參照信號產生部15、水平驅動部16、通信∙時序控制部17、輸出部18、及雜訊附加部19。 於像素陣列部11，包含產生相應於入射光量之電荷量之電荷並將其儲存於內部之光電轉換元件之單位像素30呈矩陣狀二維配置。 但是，於圖1中，為了簡化說明，將列及行之一部分省略而表示，但實際上，於各列或各行配置有多個單位像素30。該單位像素30典型而言包含作為光電轉換元件之光電二極體、及具有電晶體等放大用半導體元件之像素內放大器。作為像素內放大器，例如使用浮動擴散放大器構成者。 於像素陣列部11，進而，對於矩陣狀之像素陣列，針對每一列沿像素列之像素之排列方向(圖中之左右方向)形成有列控制線20，針對每一行沿像素行之像素之排列方向(圖中之上下方向)形成有垂直信號線21。 垂直驅動部12包含移位暫存器或位址解碼器等，根據來自通信∙時序控制部17之控制信號，所有像素同時或以列單位等驅動像素陣列部11之各像素。對於該垂直驅動部12之具體構成，將圖示省略，但一般成為包含讀出掃描系統與掃出掃描系統該兩個掃描系統之構成。 自藉由垂直驅動部12選擇掃描之像素列之各單位像素30輸出之信號經由垂直信號線21之各者被供給至行處理部14。又，垂直信號線21之一端延伸至行處理部14側，並且於其路徑上連接有讀出電流源部13。讀出電流源部13成為於與單位像素30之放大用電晶體之間供給大致固定之動作電流(讀出電流)之源極隨耦構成。 行處理部14具備如下功能：AD(Analog Digital)轉換功能，其係針對像素陣列部11之每一像素行，將自選擇列之各單位像素30經由垂直信號線21而傳輸之像素信號之基準位準即重設位準與信號位準獨立地轉換成數位信號；及差分處理功能，其獲取以重設位準之AD轉換結果與信號位準之AD轉換結果之差而表示之信號成分之數位信號。 具體而言，自各單位像素30輸出之像素信號經由垂直信號線21被輸入至行處理部14之行AD轉換部41。又，參照信號產生部(DAC：Digital Analog Converter)15根據來自通信∙時序控制部17之控制信號，產生具有斜坡狀之電壓之參照信號RAMP，並將其供給至各行AD轉換部41。 繼而，於各行AD轉換部41，若自參照信號產生部15供給參照信號RAMP，則與其同時，開始利用時脈信號之計數。繼而，於各行AD轉換部41，將所輸入之像素信號與參照信號RAMP進行比較，並進行計數直至其比較結果一致，藉此進行AD轉換。 再者，關於行處理部14與參照信號產生部15之詳細情況將於下文進行敍述。 水平驅動部16包含移位暫存器或位址解碼器等，根據來自通信∙時序控制部17之控制信號，依序選擇對應於行處理部14之像素行之單位電路。藉由該水平驅動部16之選擇掃描功能，而讀出由行處理部14保持之計數值。 水平信號線22包含相當於行AD轉換部41之位元寬度即n位元寬度之量之信號線，且經由對應於未圖示之各個輸出線之n個感測電路(未圖示)而連接於輸出部18。 通信∙時序控制部17包含產生各部之動作所需之時脈或特定時序之脈衝信號之時序發生器等。通信∙時序控制部17基於自外部獲取之主時脈(CLK)或指示動作模式等之資料(DATA)，產生時脈或脈衝信號，而進行垂直驅動部12、行處理部14、參照信號產生部15、及水平驅動部16等CMOS影像感測器1之各部之驅動控制。 雜訊附加部19對經由垂直信號線21而傳輸之像素信號附加特定雜訊。 具體而言，雜訊附加部19將驅動單位像素30之驅動脈衝之接通/斷開之時序(例如，下述比較器44之重設解除之時序)與AD轉換之時序設為不同者，或控制垂直信號線21之偏壓電流(對於單位像素30之讀出電流)。繼而，於經由垂直信號線21而傳輸之像素信號中，包含不隨時間變動但在二維上因像素位置而具有不同之雜訊位準之雜訊信號。 亦即，若將隨時間變動之雜訊附加至像素信號，則該雜訊基本難以被去除，但不隨時間變動之二維空間之隨機雜訊於同一像素位置中之像素信號中可藉由重設位準與信號位準之間之差分處理而去除。如此，雜訊附加部19與行AD轉換部41之一部分功能協作而動作。 藉由以上構成，自像素陣列部11針對每一列沿著各垂直行依序輸出像素信號。而且，可獲得相當於與光電轉換元件呈矩陣狀配設而成之像素陣列部11對應之1枚圖像即1圖框量之圖像，作為像素陣列部11整體之像素信號之集合。 (行處理部與參照信號產生部之詳細構成) 此處，對圖1之行處理部14與參照信號產生部15之詳細構成進行說明。 參照信號產生部15基於來自通信∙時序控制部17之控制信號，產生階梯狀之鋸齒狀波(斜坡波形)。參照信號產生部15將產生之鋸齒狀波作為AD轉換用參照信號RAMP(ADC(Analogue-to-Digital Converter，類比數位轉換器)基準電壓)供給至行處理部14之各行AD轉換部41。 自通信∙時序控制部17供給至參照信號產生部15之控制信號包含如下資訊，即，用以使數位信號相對於時間之變化率相同，以使每一次比較處理之斜坡電壓成為相同斜率(變化率)。具體而言，較佳為針對每單位時間使計數值逐個變化。 行AD轉換部41針對構成像素陣列部11之單位像素30之每一行而設置。各行AD轉換部41分別包含電容元件42、電容元件43、比較器44、計數器45、開關46、及記憶體47。 對電容元件42之一電極，與另一電容元件42之一電極共用地分別連接所對應之垂直行之垂直信號線21，分別輸入來自單位像素30之像素信號。又，於電容元件42之另一電極連接比較器44之一輸入端子。 對電容元件43之一電極，與另一電容元件43之一電極共用地輸入來自參照信號產生部15之參照信號RAMP，於電容元件43之另一電極連接比較器44之另一輸入端子。 電容元件42、43係用於信號耦合者，並截斷(DC(Direct Current，直流)截斷)輸入至比較器44之信號之直流成分。 比較器44之一輸入端子連接電容元件42之另一電極，且輸入DC截斷後之像素信號，另一輸入端子連接電容元件43之另一電極，且輸入DC截斷後之參照信號RAMP。 比較器44將參照信號RAMP與針對每一列控制線20(V0、V1、……、Vv)自單位像素30經由垂直信號線21(H0、H1、……、Hh)而獲得之像素信號進行比較。比較器44之輸出端子連接於計數器45，比較器44將比較處理之結果輸出至計數器45。 又，通信∙時序控制部17具有如下功能，即，根據比較器44是否對像素信號之重設位準與信號位準之任一者進行比較處理，而切換計數器45中之計數處理之模式。再者，該計數模式存在遞減計數模式及遞增計數模式。 對計數器45之時脈端子，與另一計數器45之時脈端子共用地輸入來自通信∙時序控制部17之計數時脈。計數器45係以如下方式而構成，即，可無關於計數模式，使用共用之遞增遞減計數器(U/D CNT)，交替切換遞減計數動作與遞增計數動作，而進行計數處理。 計數器45具有保持計數結果之閂鎖功能，在獲得來自水平驅動部16之利用控制信號之指示之前保持其計數值。 又，於計數器45之後段設置有保持計數器45所保持之計數值之n位元之記憶體47、及根據來自通信∙時序控制部17之計數值之傳送指示進行開關動作之開關46。開關46根據來自通信∙時序控制部17之傳送指示，將計數器45之計數值傳送並記憶於記憶體47。 記憶體47在獲得來自水平驅動部16之利用控制信號之指示之前保持自計數器45獲取到之計數值。保持於記憶體47之計數值藉由水平驅動部16而讀出。 亦如上所述，此種構成之行AD轉換部41針對每一垂直信號線21(H0、H1、……、Hh)而配置，而構成行並排構成之ADC區塊即行處理部14。於該構成中，行AD轉換部41在相當於水平遮沒(blanking)期間之像素信號之讀出期間，進行計數動作，並以特定時序輸出計數結果。 即，比較器44對以特定斜率上升或下降之斜坡波形狀之參照信號RAMP之電壓位準與來自單位像素30之像素信號之電壓位準進行比較，於兩者之電壓位準一致之情形時使其輸出反轉。又，計數器45與自參照信號產生部15輸出之斜坡波形電壓同步地以遞減計數模式或遞增計數模式開始計數動作，若被通知比較器44之輸出已經反轉之資訊，則停止計數動作，保持該時刻之計數值，藉此，結束AD轉換。 其後，計數器45基於利用以特定時序自水平驅動部16輸入之水平選擇信號之移位動作，將所保持之像素資料經由輸出部18等依序輸出至包含像素陣列部11等之晶片之外部。 再者，於圖1中，為了簡化說明，並未圖示與本實施形態之說明無直接關係之各種電路等，但存在例如信號處理電路等包含於CMOS影像感測器1之構成要素之情況。 圖1之CMOS影像感測器1係以如上方式而構成。 (單位像素之構成) 其次，參照圖2，對配置於圖1之CMOS影像感測器1之像素陣列部11之單位像素30之構成例及驅動控制線與像素電晶體之連接形態進行說明。 如圖2所示，作為像素陣列部11內之單位像素30之構成，例如可採用由4個電晶體構成之4TR(4-transistor)構造。 單位像素30包含光電二極體51作為光電轉換元件，相對於該1個光電二極體51而包含傳送用電晶體52、重設用電晶體53、放大用電晶體54、及垂直選擇用電晶體55該4個電晶體作為主動元件。又，單位像素30包含與浮動擴散器56構成之浮動擴散放大器構成(FDA：Floating Diffusion AMP)之像素信號產生部57。 光電二極體51將入射光光電轉換成相應於其光量之量之電荷。傳送用電晶體52配置於光電二極體51與浮動擴散器56之間。 傳送用電晶體52藉由自傳送驅動緩衝器58經由傳送配線59對其傳送閘極施加驅動脈衝TRG，而將經光電二極體51光電轉換後之電子傳送至浮動擴散器56。 於浮動擴散器56連接有放大用電晶體54之閘極。放大用電晶體54經由垂直選擇用電晶體55連接於垂直信號線21，而與設置於單位像素30之外部之讀出電流源部13構成源極隨耦器(像素源極隨耦器)。 而且，於自連接於垂直信號線21之多個單位像素中選擇單位像素30作為選擇像素之情形時，自選擇驅動緩衝器60經由垂直選擇配線61將垂直選擇脈衝VSEL施加至垂直選擇用電晶體55之閘極，使垂直選擇用電晶體55接通，而使放大用電晶體54與垂直信號線21連接。放大用電晶體54將浮動擴散器56之電位放大並將相應於其電位之電壓輸出至垂直信號線21。自各像素輸出之信號電壓經由垂直信號線21作為像素信號(So)被輸出至行處理部14。 重設用電晶體53連接於電源線VRD與浮動擴散器56之間，藉由自重設驅動緩衝器62經由重設配線63施加像素重設脈衝RST，而重設浮動擴散器56之電位。 更具體而言，當重設像素時，接通傳送用電晶體52，而將積存於光電二極體51之電荷放出，接著斷開傳送用電晶體52，光電二極體51將光信號轉換成電荷並儲存。 當讀出時，接通重設用電晶體53而重設浮動擴散器56，斷開重設用電晶體53，將此時之浮動擴散器56之電壓經由放大用電晶體54、垂直選擇用電晶體55而輸出。將此時之輸出設為重設位準之輸出(P相輸出)。 接著，接通傳送用電晶體52而將儲存於光電二極體51之電荷傳送至浮動擴散器56，利用放大用電晶體54輸出此時之浮動擴散器56之電壓。將此時之輸出設為信號位準之輸出(D相輸出)。 繼而，藉由將信號位準之輸出(D相輸出)與重設位準之輸出(P相輸出)之差量設為像素信號，不僅可去除每一像素之輸出DC成分之偏差，亦可自像素信號去除浮動擴散器56之重設雜訊。由於例如傳送用電晶體52、垂直選擇用電晶體55、及重設用電晶體53之各閘極以列單位連接，故而該等動作係針對1列之各像素而同時進行。 讀出電流源部13包括：NMOS(N-channel metal oxide semiconductor，N型金氧半導體)型電晶體71(以下，稱為｢負載MOS電晶體71｣)，其設置於各垂直行；電流產生部72，其針對所有垂直行而共用；及基準電源部73，其包含NMOS型電晶體74。源極線75成為如下構成，即，於水平方向之端部連接於基板偏壓即接地，自晶片之左右兩端供給負載MOS電晶體71之對於接地之動作電流(讀出電流)。 各負載MOS電晶體71之汲極連接於相對應之行之垂直信號線21，源極連接於作為接地線之源極線75。藉此，各垂直行之負載MOS電晶體71於與基準電源部73之電晶體74之間構成閘極彼此連接之電流鏡電路，對於垂直信號線21作為電流源而發揮功能。 對電流產生部72自負載控制部(未圖示)供給用於僅在必要時輸出特定電流之負載控制信號SFLACT。電流產生部72在讀出時輸入負載控制信號SFLACT之主動狀態，由此，藉由經由垂直信號線21連接於各放大用電晶體54之負載MOS電晶體71，使預先決定之定電流持續流動。 即，負載MOS電晶體71藉由組合選擇列之放大用電晶體54與源極隨耦器，將讀出電流供給至放大用電晶體54，而使垂直信號線21輸出像素信號(So)。 (比較器之構成) 其次，參照圖3，對設置於圖1之各行AD轉換部41之比較器44之詳細情況進行說明。 比較器44之基本構成採用差動放大器構成，且包括差動電晶體對部81、成為差動電晶體對部81之輸出負載之負載電晶體對部82、及電流源部83。 差動電晶體對部81包含NMOS型電晶體84、85。又，負載電晶體對部82包含PMOS(P-channel metal oxide semiconductor，P型金氧半導體)型電晶體86、87。電流源部83包含NMOS型定電流源電晶體88，對差動電晶體對部81與負載電晶體對部82供給固定之動作電流。 電晶體84、85之各源極共用地連接於電流源部83之定電流源電晶體86之汲極，各汲極連接負載電晶體對部82之相對應之電晶體86、87之汲極。又，對定電流源電晶體88之閘極輸入DC閘極電壓VG。 差動電晶體對部81之輸出(於圖3之例中為電晶體85之汲極)連接於放大器(未圖示)，進而經由緩衝器(未圖示)，經充分放大後，輸出至計數器45(圖1)。 又，設置有重設比較器44之動作點之動作點重設部91。動作點重設部91係作為偏移去除部而發揮功能者。即，比較器44係作為附有偏移去除功能之電壓比較器而構成。動作點重設部91包含開關用電晶體92、93。 開關用電晶體92連接於電晶體84之閘極、汲極間。又，開關用電晶體93連接於電晶體85之閘極、汲極間。對開關用電晶體92、93之各閘極共用地供給比較器重設脈衝PSET。 對電晶體84之閘極經由信號耦合用電容元件42(圖1)輸入像素信號。又，對電晶體85之閘極經由信號耦合用電容元件43(圖1)輸入像素信號。 於此種構成中，動作點重設部91對經由電容元件42、43輸入之信號發揮取樣/保持功能。 即，僅於即將開始像素信號與參照信號RAMP之比較之前使比較器重設脈衝PSET為主動(例如H位準)，將差動電晶體對部81之動作點重設為汲極電壓(讀出電位；讀出基準成分或信號成分之動作基準值)。 其後，經由電容元件42將像素信號輸入至電晶體84，又，經由電容元件43將參照信號RAMP輸入至電晶體85，進行比較直至像素信號與參照信號RAMP成為相同電位。繼而，一旦像素信號與參照信號RAMP成為相同電位，便使輸出反轉。 再者，於以下說明中，將比較器重設脈衝PSET變為主動之狀態亦稱為自動歸零(AZ：Auto Zero)。 又，為了便於說明，設為圖1之電容元件42、43設置於比較器44之外部而進行了說明，但亦可設置於圖3之比較器44之內部，作為動作點重設部91之一部分而構成。於此情形時，電容元件42配置於輸入像素信號之輸入端子與電晶體84之閘極之間，電容元件43配置於輸入參照信號RAMP之輸入端子與電晶體85之閘極之間。又，亦可使像素信號之輸入與參照信號RAMP之輸入相反。 (先前之CMOS感測器中之AD轉換之問題) 此外，於CMOS影像感測器1中，可知：當進行AD轉換時，藉由雜訊附加部19等注入特定雜訊而使重設位準之分佈變得不均，而將行AD轉換部41之動作時間錯開，從而避免能量之集中，或抑制起因於量化誤差之縱條紋，但與重設位準之分佈不均的同時會產生重設位準之平均值偏移之現象。 藉由本技術之發明者所進行之詳細之模擬而發現了產生此種現象之理由。因此，以下，參照圖4至圖7，對重設位準之平均值之偏移產生之機制之詳細情況進行說明。 此處，於通常之像素信號之讀出與AD轉換中，係於在垂直信號線21上出現之重設位準充分地穩定後，進行針對重設位準之AD轉換。與此相對，於CMOS影像感測器1中，係藉由於在垂直信號線21上出現之重設位準穩定化之前進行針對重設位準之AD轉換，而針對不穩定之狀態之重設位準進行AD轉換。 此意味著於AD轉換結果混入重設雜訊，但該重設雜訊之量之大小於每一像素中各不相同，故而其混入情況亦於每一像素中各不相同，結果於重設位準之AD轉換結果混入二維地不規則之雜訊。 而且，作為針對該不穩定之狀態之重設位準進行AD轉換之方法，於專利文獻1中揭示有如下方法，即，調整斷開像素重設脈衝RST之時序與斷開使比較器44重設之比較器重設脈衝PSET之時序之間隔(以下，稱為｢重設解除間隔TRelease｣)，而使其短於通常所取之間隔。 即，如圖4所示，藉由將斷開像素重設脈衝RST之時序隨時間向後方偏移，而使重設解除間隔TRelease變短，特意以重設雜訊不徹底穩定之時序解除比較器44之重設狀態。藉此，可對重設位準之AD轉換結果注入不規則之雜訊。 同樣地，如圖5所示，藉由將斷開比較器重設脈衝PSET之時序隨時間向前方偏移，而使重設解除間隔TRelease變短，亦可對重設位準之AD轉換結果注入不規則之雜訊。 如此，於CMOS影像感測器1中，藉由使比較器44之輸入電容對穩定時間之中途之信號進行取樣，而對重設位準之AD轉換結果注入不規則之雜訊，從而使重設位準之分佈變得不均。 具體而言，如圖6之時序圖所示，於通常之驅動時序中，如圖中之虛線所示，於輸入像素重設脈衝RST之後，於在垂直信號線21出現之重設雜訊成分充分穩定之後，斷開針對比較器44之比較器重設脈衝PSET，藉此，將像素信號(So)之偏移成分完全去除。 與此相對，於CMOS影像感測器1之驅動時序中，如圖中之實線所示，當注入雜訊成分時，特意將斷開像素重設脈衝RST之時序隨時間向後方偏移，藉此，使重設解除間隔(TRelease)變短。藉此，特意以重設雜訊不徹底穩定之時序解除比較器44之重設狀態。其意指控制像素重設用像素重設脈衝RST之脈衝寬度，而控制像素之重設雜訊之穩定量，從而注入二維地不規則之雜訊。 其結果，未徹底穩定之重設雜訊成分混入至針對重設位準之AD轉換結果，但如上所述，該重設雜訊之量之大小於每一像素中各不相同，故而其混入情況亦各不相同，結果可對重設位準之AD轉換結果混入二維地不規則之雜訊。 又，自比較器44之重設解除至實際參照信號RAMP之傾斜開始(即，AD轉換開始)為止還有時間，故而藉由設定為在其間使垂直信號線21之重設雜訊成分完全穩定般之動作時序，而於其後之針對重設位準之AD轉換時與針對信號位準之AD轉換時之間，重設位準亦不會變化。因此，時間上不包含隨機雜訊成分，亦不會使畫質劣化。 即，事實上，藉由對像素信號之重設位準或信號位準以相同量混入二維地不規則之固定圖案雜訊而執行AD轉換，並對各AD轉換結果進行差分處理，而於伴隨差分處理而產生之量化雜訊在二維空間上成為隨機之狀態下獲取信號成分之數位信號。 如此，CMOS影像感測器1藉由以圖6之驅動時序動作，而使重設位準之分佈不均，而避免能量之集中，並且防止伴隨差分處理而產生之量化誤差儲存於每一行之現象，從而抑制縱條紋狀之不自然之雜訊。 然而，若為圖6之驅動時序，則於穩定時間之中途將信號取樣，故而不僅重設位準之分佈不均，而且會產生重設位準之平均值偏移之現象。 圖7係模式性地表示產生重設位準之平均值之偏移之情形時之重設位準之分佈的圖。 於圖7中，橫軸表示重設位準之輸出值，縱軸表示其頻度。又，於圖7中，將於圖6之虛線所示之驅動時序之驅動稱為｢通常之驅動｣，將於圖6之實線所示之驅動時序之驅動稱為｢抖動(dither)驅動｣而進行說明。 於通常之驅動中，並不進行雜訊之注入，故而如圖中之虛線所示，重設位準之分佈之下擺並不擴展，而集中於平均值之周邊。又，由於未進行雜訊之注入，故相應地重設位準之輸出值亦不成為較大之值。因此，重設位準之輸出值不會超過重設位準計數最大值。 另一方面，於抖動驅動中，藉由雜訊附加部19等進行雜訊之注入，故而重設位準之分佈變得不均，但注入有雜訊，故相應地重設位準之輸出值增大，故而其平均值與通常之驅動之情形時相比，向圖中之右方向偏移。因此，存在重設位準之輸出值超過重設位準計數最大值之情況。 如此，若重設位準之平均值較大地偏移，而使重設位準之輸出值超過可計數重設位準之最大值，則無法進行利用計數器45之準確之計數，亦可能成為無法適當地進行AD轉換之主要因素。為了避免該現象，必須抑制重設位準之平均值之偏移，但本技術之發明者發現了抑制該重設位準之平均值偏移之技術。因此，以下，對應用本技術之CMOS影像感測器進行說明。 ＜應用本技術之CMOS影像感測器＞ (應用本技術之CMOS影像感測器之構成例) 圖8係表示應用本技術之作為固體攝像元件之CMOS影像感測器之構成例之圖。 再者，於圖8之CMOS影像感測器101中，對與圖1之CMOS影像感測器1相對應之部位標註相同符號，並適當省略其說明。 即，於CMOS影像感測器101中，與CMOS影像感測器1相比，不同點係開關110設置於像素陣列部11與讀出電流源部13之間。 開關110連接於各垂直信號線21。開關110根據自通信∙時序控制部17經由控制線23輸入之控制脈衝VSLCNT，使垂直信號線21彼此短路。繼而，若垂直信號線21彼此短路，則各垂直信號線21之電位會成為平均電位，故而藉由預先將其記憶，可抑制重設位準之平均值之偏移。 此處，參照圖9至圖13，對抑制重設位準之平均值之偏移之技術進行更詳細說明。 於圖9中，為了便於說明，圖示有呈矩陣狀配置於像素陣列部11之單位像素30中之於列方向上鄰接之單位像素30-1與單位像素30-2。再者，於圖9中，對與圖2相對應之部分標註相同符號，並省略其說明。 於單位像素30-1中，放大用電晶體54-1經由垂直選擇用電晶體55-1與垂直信號線21-1連接，而與讀出電流源部13-1構成源極隨耦器。再者，於圖9等中，將該源極隨耦器之輸出記為｢VSL1｣。 又，於垂直信號線21-1連接行AD轉換部41-1。於行AD轉換部41-1中，來自單位像素30-1之像素信號經由電容元件42-1被輸入至比較器44-1之一輸入端子，來自參照信號產生部15之參照信號RAMP經由電容元件43-1被輸入至另一輸入端子。再者，於圖9等中，將電容元件42-1之輸出記為｢VSL1D｣。 同樣地，於單位像素30-2中，放大用電晶體54-2與讀出電流源部13-2構成源極隨耦器。又，於垂直信號線21-2連接行AD轉換部41-2。又，於圖9等中，將該源極隨耦器之輸出記為｢VSL2｣，將電容元件42-2之輸出記為｢VSL2D｣。 開關110包含開關用電晶體111。於開關用電晶體111中，源極經由列信號線112與垂直信號線21-1連接，汲極經由列信號線112與垂直信號線21-2連接。即，開關用電晶體111藉由列信號線112於列方向上連接各垂直信號線21，藉此，使針對每一行而構成之各源極隨耦器之輸出彼此連接。 又，來自通信∙時序控制部17之控制脈衝VSLCNT被輸入至開關用電晶體111之閘極。藉此，開關用電晶體111根據來自通信∙時序控制部17之控制脈衝VSLCNT，而進行接通/斷開之開關動作。 例如，如圖10所示，控制脈衝VSLCNT僅於針對比較器44之比較器重設脈衝PSET成為主動之期間中之固定期間成為H位準。而且，開關用電晶體111於被輸入至閘極之控制脈衝VSLCNT成為H位準時，成為接通狀態，而使連接於列信號線112之垂直信號線21彼此短路。若垂直信號線21彼此短路，則各垂直信號線21之電位成為平均電位，各行之源極隨耦器之輸出成為被平均化之輸出。例如，於圖9中，源極隨耦器之輸出VSL1、VSL2被平均化。 藉此，在配置於各行AD轉換部41之比較器44之一輸入端子記憶源極隨耦器之輸出之平均值作為輸入電容。 其後，開關用電晶體111於被輸入至閘極之控制脈衝VSLCNT成為L位準時成為斷開狀態，使連接於列信號線112之各垂直信號線21恢復至短路前之原來之狀態。其結果，每一行之各源極隨耦器之輸出自平均值恢復至對應於各放大用電晶體54之閾值電壓(Vth)之偏差之輸出值。 此時，對比較器44之一輸入端子輸入如下之像素信號，即，相當於各放大用電晶體54之閾值電壓與比較器重設脈衝PSET已為主動之期間(自動歸零期間)所記憶之源極隨耦器之輸出之平均值之偏差之像素信號。藉此，配置於各行AD轉換部41之比較器44之輸出對應於各放大用電晶體54之閾值電壓之偏差而分佈。 而且，該輸出之分佈係以源極隨耦器之輸出之平均值為中心而偏差，故而可不產生上述重設位準之平均值之偏移，並且使重設位準之分佈不均。換言之，亦可謂藉由利用開關用電晶體111使垂直信號線21短路，而對經由垂直信號線21傳輸之像素信號附加雜訊。 圖11係模式性地表示不產生重設位準之平均值之偏移之情形時之重設位準之分佈的圖。 圖11之抖動驅動與圖7之抖動驅動同樣地，重設位準之分佈不均，但其係以源極隨耦器之輸出之平均值為中心而不均，故而與通常之驅動之情形時相比，重設位準之平均值並未偏移。因此，可不使重設位準之輸出值超過重設位準計數最大值，而使計數器45進行準確之計數。其結果，適當地進行AD轉換，又，由於分佈不均，故而能量之集中得以緩和，從而可更確實地抑制因電源變動而引起之線性度之劣化或因量化誤差而產生之量化縱條紋。 又，關於該重設位準之分佈，利用信號耦合用電容元件42之特性而使其下端擴展。圖12及圖13係表示自動歸零期間(AZ期間)與重設位準期間之利用電容元件42-1、42-2(圖9)之DC截斷及其時刻之重設位準之分佈之具體例。 為了與圖12B進行比較，圖12A係表示通常之驅動之情形時之DC截斷之電壓值及其時刻之重設位準之分佈。於此情形時，各行之源極隨耦器之輸出並未被平均化，故而自動歸零期間之電容元件42-1、42-2之輸入電壓分別成為1.0 V、2.0 V，經DC截斷而使輸出電壓一致為1.8 V。 其後，重設位準期間之電容元件42-1、42-2之輸入電壓分別成為1.0 V，2.0 V，經DC截斷而使輸出電壓一致為1.8 V。又，於通常之驅動中，重設位準期間之重設位準之分佈與自動歸零期間同樣地幾乎未變得不均，其下端未擴展。 又，圖12B係表示進行以圖10所示之驅動時序之驅動之情形時之DC截斷之電壓值及其時刻之重設位準之分佈。於此情形時，開關用電晶體111成為接通狀態而使各行之源極隨耦器之輸出平均化，故而自動歸零期間之電容元件42-1、42-2之輸入電壓一致為1.5 V。繼而，藉由利用電容元件42-1、42-2進行DC截斷，而使輸出電壓均成為1.8 V。 其後，開關用電晶體111成為斷開狀態，垂直信號線21-1、21-2恢復至原來之狀態，故而重設位準期間之電容元件42-1、42-2之輸入電壓分別成為1.0 V、2.0 V。繼而，若藉由電容元件42-1、42-2進行DC截斷，則根據該等電容元件42之特性，輸出電壓分別成為1.3 V、2.3 V。 而且，如圖12B所示，於自動歸零期間，輸入電壓一致為源極隨耦器之輸出之平均值即1.5 V，若於其後之重設位準期間，輸入1.0 V、2.0 V作為輸入電壓，則輸出電壓變得不均，而成為1.3 V、2.3 V，故而重設位準期間之重設位準之分佈之寬度擴展。 如此，於圖12B之本技術之驅動中，與圖12A之通常之驅動相比，可擴展重設位準之分佈之寬度。 其次，對圖13之具體例進行說明。圖13A係為了與圖13B進行比較而表示者，與圖12A相同，故而省略其說明。 又，圖13B係表示以圖10所示之驅動時序之驅動之情形時之DC截斷之電壓值及其時刻之重設位準之分佈。但是，雖於圖13B中，使開關用電晶體111成為接通狀態，但於各行之源極隨耦器之輸出完全平均化之前係為斷開狀態，故而自動歸零期間之電容元件42-1、42-2之輸入電壓並不一致，分別成為1.2 V、1.8 V。繼而，藉由利用電容元件42-1、42-2進行DC截斷，輸出電壓均成為1.8 V。 其後，於重設位準期間，電容元件42-1、42-2之輸入電壓分別成為1.0 V、2.0 V。繼而，若藉由電容元件42-1、42-2進行DC截斷，則根據該等電容元件42之特性，輸出電壓分別成為1.6 V、2.0 V。 而且，如圖13B所示，於自動歸零期間，輸入電壓分別如1.2 V、1.8 V般接近源極隨耦器之輸出之平均值(例如1.5 V)，若於其後之重設位準期間，輸入1.0 V、2.0 V作為輸入電壓，則輸出電壓變得不均，而成為1.6 V、2.0 V，故而重設位準期間之重設位準之分佈之下端擴展。 但是，圖13B之重設位準期間之重設位準之分佈由於輸入電壓並未完全平均化，故而與圖12B之重設位準期間之重設位準之分佈相比，分佈之寬度變窄，但可注入相當於分佈擴展量之雜訊。 如此，於圖13B之本技術之驅動中，與圖13A之通常之驅動相比，可擴展重設位準之分佈之寬度。 ＜本技術之驅動＞ 其次，對本技術之驅動進一步進行詳細說明。但是，為了容易地理解本技術並且明確其背景，此處亦參照圖14及圖15對通常之驅動進行說明後，對本技術之驅動進行說明。 (通常之驅動) 圖14係表示用於通常之驅動之驅動電路之圖。 如圖14所示，於通常之驅動中，並不使各行之源極隨耦器之輸出平均化，故而於垂直信號線21-1、21-2並未連接列信號線112，進而亦未設置開關用電晶體111。因此，通常之驅動係以如圖15之時序圖所示之方式而驅動。 即，若於時刻t11將像素重設脈衝RST接通，同時將比較器重設脈衝PSET接通，則於源極隨耦器之輸出VSL1、VSL2中其電壓值開始上升，且持續上升直至於時刻t12將像素重設脈衝RST斷開為止。接著，若經過時刻t12，則於自動歸零期間，源極隨耦器之輸出VSL1、VSL2之電壓值下降，分別成為2.0 V、1.0 V。 其後，於時刻t13至時刻t14之重設位準期間、時刻t14至時刻t15之驅動脈衝TRG之接通期間、時刻t15以後之信號位準期間，輸出VSL1、VSL2分別為2.0 V、1.0 V而成為固定之電壓值。 又，如圖12A及圖13A所說明般，電容元件42之輸出VSL1D、VSL2D藉由電容元件42被DC截斷，故而於所有期間一致為DC截斷後之1.8 V。 以上，對通常之驅動進行了說明。 (本技術之驅動) 圖16係表示用於本技術之驅動之驅動電路之圖。 如圖16所示，於本技術之驅動中，使各行之源極隨耦器之輸出平均化，故而於垂直信號線21-1、21-2連接列信號線112，進而設置有開關用電晶體111。因此，本技術之驅動係以如圖17或圖18之時序圖所示之方式而驅動。 如圖17所示，若於時刻t21將像素重設脈衝RST接通，同時將比較器重設脈衝PSET接通，則於源極隨耦器之輸出VSL1、VSL2中其電壓值開始上升，且持續上升直至於時刻t22將像素重設脈衝RST斷開為止。同樣地，於時刻t21至時刻t22期間，於電容元件42之輸出VSL1D、VSL2D中其電壓值持續上升。 又，若經過時刻t22，則於自動歸零期間，源極隨耦器之輸出VSL1、VSL2之電壓值下降。繼而，若於時刻t23將控制脈衝VSLCNT接通，則藉由開關用電晶體111使垂直信號線21彼此短路，而將各行之源極隨耦器之輸出平均化。其結果，於時刻t24，輸出VSL1、VSL2成為1.5 V即平均值。即，藉由利用橫向連接使垂直信號線21彼此短路，而將各源極隨耦器之輸出平均化。 又，如圖12B所說明般，電容元件42之輸出VSL1D、VSL2D藉由電容元件42被DC截斷，故而於時刻t24，輸出VSL1D、VSL2D一致為DC截斷後之1.8 V。 其後，於時刻t24以後，將控制脈衝VSLCNT斷開，各垂直信號線21恢復至短路前之原來之狀態，故而於重設位準期間，源極隨耦器之輸出VSL1、VSL2之電壓值分別成為2.0 V、1.0 V。繼而，於時刻t25至時刻t26之驅動脈衝TRG之接通期間、時刻t26以後之信號位準期間，輸出VSL1、VSL2分別為2.0 V、1.0 V而成為固定之電壓值。 又，如圖12B所說明般，若電容元件42之輸出VSL1D、VSL2D藉由電容元件42被DC截斷，則根據其特性，輸出VSL1D、VSL2D分別成為2.3 V、1.3 V。即，若控制脈衝VSLCNT被斷開，則各源極隨耦器之輸出變動，故而DC截斷後之節點會追隨各源極隨耦器之輸出，而使重設位準之分佈變得不均。藉此，對經由垂直信號線21而傳輸之像素信號附加雜訊。 再者，如上所述，當使開關用電晶體111已成為接通狀態時，即便於各行之源極隨耦器之輸出完全被平均化之前為斷開狀態，亦可使重設位準之分佈不均，而附加雜訊。例如，如圖18所示，於時刻t33，將控制脈衝VSLCNT接通，但於時間上較各行之源極隨耦器之輸出完全被平均化之時刻之前之時刻t34，控制脈衝VSLCNT已被斷開，故而輸出VSL1、VSL2分別成為1.8 V、1.2 V。 其後，於時刻t34以後，將控制脈衝VSLCNT斷開，使各垂直信號線21恢復至短路前之原來之狀態，故而於重設位準期間，源極隨耦器之輸出VSL1、VSL2之電壓值分別成為2.0 V、1.0 V。繼而，於時刻t35至時刻t36之驅動脈衝TRG之接通期間、時刻t36以後之信號位準期間，輸出VSL1、VSL2分別為2.0 V、1.0 V而成為固定之電壓值。 即，藉由使垂直信號線21彼此橫向連接，而使輸出VSL1、VSL2趨向平均化，但即便使控制脈衝VSLCNT之脈衝寬度變窄，於其中途中止橫向連接，亦可注入相當於各源極隨耦器之輸出已變化之量之雜訊。 又，如圖13B所說明般，電容元件42之輸出VSL1D、VSL2D藉由電容元件42被DC截斷，故而於時刻t34，輸出VSL1D、VSL2D一致為DC截斷後之1.8 V。其後，於時刻t34以後，根據電容元件42之特性，輸出VSL1D、VSL2D成為2.0 V、1.6 V。 即，若將控制脈衝VSLCNT斷開，則各源極隨耦器之輸出變動，故而DC截斷後之節點會追隨各源極隨耦器之輸出，雖然未達使源極隨耦器之輸出完全平均化之情形時之程度，但亦會使重設位準之分佈變得不均。換言之，可根據控制脈衝VSLCNT之脈衝寬度，調整重設位準之分佈之寬度。 如此，於圖17及圖18之本技術之驅動中，與圖15之通常之驅動相比，可擴展重設位準之分佈之寬度。 再者，為了簡化說明，於圖15、圖17、及圖18之時序圖中，作為一例而表示讀出光並未入射至光電二極體51之黑信號之情形。即，於入射有光之情形時，若將驅動脈衝TRG接通，則儲存於光電二極體51之電荷被傳送至浮動擴散器56而讀出信號位準，源極隨耦器之輸出VSL1、VSL2之值變化。 以上，對本技術之驅動進行了說明。 根據本技術之驅動，於為了抑制能量之集中或量化縱條紋等而注入雜訊之情形時，可不產生重設位準之平均值之偏移，並且使重設位準之分佈不均。其結果，適當地進行AD轉換，故而可更確實地抑制AD轉換中之線性度之劣化與因量化誤差而產生之量化縱條紋。 例如，如圖19A所示，於通常之驅動之情形時，於重設位準之AD轉換結果與信號位準之AD轉換結果之間執行差分處理，結果每次均會儲存量化誤差，其結果，於所獲得之圖像中會觀察到起因於量化誤差之縱條紋狀之雜訊。 另一方面，於本技術之驅動之情形時，注入有雜訊，故而不會於每一像素中不規則地產生量化誤差，且不會於每一行儲存量化誤差。因此，雖然執行差分處理後之圖像與圖19A同樣地存在量化誤差，但量化誤差不規則地分散，故而如圖19B所示，完全無法辨識出縱條紋花樣。 如此，僅對成為差分處理之基準之重設位準注入雜訊，便可減輕因差分處理後之量化雜訊而引起之縱條紋雜訊。於圖19A與圖19B中，於差分處理後仍殘留之雜訊量並無變化，但於該雜訊量儲存於每一行而作為縱條紋雜訊被辨識出之情形時與不規則地分佈之情形時，人類之感受卻大不相同，相比而言能夠更自然地接受不規則地分佈的情況。其係由於在可辨識出幾何學圖案之情形時，意識多會集中於該幾何學圖案之人類之認知心理學之特性。 再者，亦考慮對重設位準之平均值之偏移進行偏移調整，但為了實現此，需要偏移之增益連動或自動調整功能，故而電路規模會增大。於本技術中，僅設置開關用電晶體111，便可抑制重設位準之平均值之偏移，故而亦不會使電路規模增大。 又，於本技術中，藉由使垂直信號線21短路，而對通過垂直信號線21傳輸之像素信號附加雜訊，但亦可如圖8所示，進而，藉由雜訊附加部19附加不隨時間變化並且二維空間上不規則之雜訊。 ＜另一實施形態＞ (針對每一相同顏色之像素而驅動) 此外，於圖8之CMOS影像感測器101中，配置於像素陣列部11之單位像素30對應於彩色攝像。即，於呈矩陣狀二維配置於像素陣列部11之複數個單位像素30中，於各光電二極體51之供光入射之受光面，設置有包含用以對彩色圖像進行拍攝之複數種顏色之彩色濾光片之組合之分色濾光片(color separation filter)中之任一個彩色濾光片。 圖20所示之例係使用所謂之拜爾排列(Bayer Arrangement)之基本形之彩色濾光片，以使呈矩陣狀二維配置之單位像素30與紅(R)、綠(G)、藍(B)之3色彩色濾光片相對應之方式，以分色濾光片之重複單元為2×2像素配置而構成像素陣列部11。 例如，於奇數列奇數行配置用以感知第1彩色(例如R)之第1彩色像素，於奇數列偶數行及偶數列奇數行配置用以感知第2彩色(例如G)之第2彩色像素，於偶數列偶數行配置用以感知第3彩色(例如B)之第3彩色像素。亦即，於每一行中，不同之R/G或G/B之兩個顏色之彩色像素呈棋盤格花樣狀配置。 此種拜爾排列之基本形之彩色濾光片之顏色排列可設為如下構成，即，於列方向及行方向上，均使R/G或G/B之兩個顏色每2個而重複，但針對彩色像素之每一顏色設置開關用電晶體111，針對每一顏色藉由列信號線112連接各垂直信號線21，而配合相同顏色之源極隨耦器之輸出。 例如，於圖20中，藉由列信號線112-1於列方向上將連接有奇數行(R或G)之彩色像素之奇數行之各垂直信號線21連接，而使其等之源極隨耦器之輸出彼此連接。同樣地，藉由列信號線112-2於列方向上將連接有偶數行(G或B)之彩色像素之偶數行之各垂直信號線21連接，而使其等之源極隨耦器之輸出彼此連接。 又，於針對每一顏色而連接有奇數行之各垂直信號線21之列信號線112-1，設置對其閘極輸入控制脈衝VSLCNT之開關用電晶體111-1。進而，於針對每一顏色而連接有偶數行之各垂直信號線21之列信號線112-2，設置對其閘極輸入控制脈衝VSLCNT之開關用電晶體111-2。 而且，藉由使開關用電晶體111-1、111-2根據控制脈衝VSLCNT而進行開關動作，而使奇數行或偶數行之各垂直信號線21彼此短路，從而針對每一顏色使源極隨耦器之輸出平均化。 此處，眾所周知：附近之相同顏色之彩色像素彼此輸出相同位準之信號，另一方面，不同顏色之彩色像素彼此輸出不同位準之信號。即，相同顏色之源極隨耦器之輸出成為相同位準之信號，故而藉由使於相同顏色彼此間連接之垂直信號線21短路，可使用每一顏色之重設位準之平均值使其分佈不均，故而可更確實地避免能量之集中。 (AD轉換之增益與控制脈衝VSLCNT之連動) 於圖8之CMOS影像感測器101中，藉由使利用參照信號產生部15產生之參照信號RAMP之傾斜之斜率變化，而調整AD轉換之增益。具體而言，參照信號RAMP之斜率越平緩，參照信號RAMP與經由垂直信號線21而傳輸之像素信號一致之時刻越滯後，故而可獲得較大之數位信號，AD轉換之增益變高。反之，於參照信號RAMP之斜率陡峭之情形時，AD轉換之增益變低。 亦即，若使參照信號RAMP之斜率變化，則可調整參照信號RAMP與經由垂直信號線21而傳輸之像素信號一致之時刻。其結果，即便經由垂直信號線21而傳輸之像素信號之信號電壓相同，亦可調整一致之時刻之計數值即信號電壓之數位信號。此意味著改變參照信號RAMP之斜率與調整AD轉換之增益為等效。 此處，例如，於將參照信號RAMP之斜率設為1/2，將AD轉換之增益設為2倍之情形時，獲取重設位準時之斜率亦成為1/2，故而若為與將斜率設為1/2之前相同之分佈，則會偏離參照信號RAMP之範圍，而變得無法獲取重設位準。 因此，於增高了AD轉換之增益之情形時，必須使重設位準之分佈變窄，另一方面，於降低了AD轉換之增益之情形時，必須擴展重設位準之分佈，但如上所述，可根據控制脈衝VSLCNT之脈衝寬度，調整重設位準之分佈之寬度，故而此處可利用此方法。 即，如圖21所示，控制脈衝VSLCNT僅於針對比較器44之比較器重設脈衝PSET變成主動之期間(自動歸零期間)中之固定期間成為H位準，但根據AD轉換之增益調整該H位準之期間。具體而言，於增高了AD轉換之增益之情形時，使控制脈衝VSLCNT之脈衝寬度變窄，而不使重設位準之分佈擴展。另一方面，於降低了AD轉換之增益之情形時，擴展控制脈衝VSLCNT之脈衝寬度，而使重設位準之分佈擴展。 藉此，於例如降低了AD轉換之增益之情形時，若使控制脈衝VSLCNT之脈衝寬度擴展，則重設位準之分佈會擴展而使其分佈變得不均，故而可更確實地避免能量之集中。 (AD轉換之增益與自動歸零期間之連動) 又，亦可與上述AD轉換之增益連動地調整比較器重設脈衝PSET之脈衝寬度。 例如，於參照信號RAMP之斜率平緩且AD轉換之增益較低時，為了防止量化誤差，如圖22之實線所示般，使比較器重設脈衝PSET之脈衝寬度變窄，而使上升邊緣接近像素重設脈衝RST之上升邊緣。換言之，使重設解除間隔TRelease變短，於在垂直信號線21出現之重設雜訊穩定之前，使比較器44以比較器重設脈衝PSET斷開，藉此，積極地注入重設雜訊。 與此相對，於參照信號RAMP之斜率陡峭且AD轉換之增益較高時，優先使AD轉換穩定，如圖22之虛線所示般，使比較器重設脈衝PSET之脈衝寬度變寬。換言之，使重設解除間隔TRelease變寬為與通常之時序相同程度，於重設雜訊穩定後，使比較器44以比較器重設脈衝PSET斷開。 該兩種狀態係藉由根據AD轉換之增益連續地控制比較器重設脈衝PSET之脈衝寬度(自動歸零期間)而平滑地變化，或藉由根據AD轉換之增益階段性地控制比較器重設脈衝PSET之脈衝寬度(自動歸零期間)而階段性地變化。藉此，當進行雜訊注入時，藉由特意將斷開比較器重設脈衝PSET之時序於時間上向前方偏移相當於適合AD轉換之增益之量，可與AD轉換之增益連動地調整重設解除間隔TRelease。 (針對每一顏色之AD轉換之增益) 如圖20所示，於圖8之CMOS影像感測器101中，使用例如拜爾排列之基本形之彩色濾光片，與其相對應而配置有單位像素30。又，如上所述，彩色濾光片之重複係成為每2列及2行。此處，以列單位讀出像素信號，對針對每一垂直信號線21且針對每一行而設置之行AD轉換部41輸入像素信號，故而於1個處理對象列，存在僅R/G或G/B中之任兩個顏色之像素信號。 因此，於CMOS影像感測器101中，可採用如圖23所示般設置對應於奇數行之DAC15a與對應於偶數行之DAC15b之構成。 DAC15a、15b基於來自通信∙時序控制部17之控制信號，產生階梯狀之鋸齒狀波(斜坡波形)。DAC15a、15b將所產生之階梯狀之鋸齒狀波作為參照信號RAMPa、RAMPb供給至行處理部14之各行AD轉換部41。 即，於參照信號產生部15中，若自通信∙時序控制部17供給參照信號RAMPa、RAMPb產生用控制信號，則利用DAC15a產生具有配合存在於列控制線20上之一顏色(奇數行之R或G)之彩色像素特性之斜率βa、並且整體上具有鋸齒狀地隨時間變化之階梯狀之波形之參照信號RAMPa。繼而，DAC15a將所產生之參照信號RAMPa經由電容元件43供給至對應於奇數行之行AD轉換部41之比較器44之另一輸入端子。 同樣地，利用DAC15b產生具有配合存在於列控制線20上之另一顏色(偶數行之G或B)之彩色像素特性之斜率βb、並且整體上具有鋸齒狀地隨時間變化之階梯狀之波形之參照信號RAMPb。繼而，DAC15b將所產生之參照信號RAMPb經由電容元件43供給至對應於偶數行之行AD轉換部41之比較器44之另一輸入端子。 即，於參照信號產生部15中，對於用以產生參照信號RAMP之DAC，僅設置與對應於由顏色之種類或排列決定之顏色之重複循環之特定顏色之組合相對應之量，而非準備相當於分色濾光片中之彩色濾光片之所有顏色之量。又，若切換處理對象之列，則存在於該處理對象之列之特定顏色之組合會切換，故而與其相應地，根據彩色濾光片即像素信號之特性切換藉由DAC15a、15b而產生之參照信號RAMPa、RAMPb之變化特性(例如斜率βa、βb)或初始值。 如此，針對每一顏色而產生參照信號RAMP，故而AD轉換之增益亦針對每一顏色而變化。而且，雖為上述之AD轉換之增益與控制脈衝VSLCNT等之連動，但即便AD轉換之增益針對每一顏色而變化，原理亦無任何改變，故而可使控制脈衝VSLCNT等與針對每一顏色之AD轉換之增益連動。 例如，如圖23所示，藉由針對每一顏色根據AD轉換之增益，而調整控制脈衝VSLCNT之脈衝寬度，而對開關用電晶體111-1之閘極輸入控制脈衝VSLCNTa，對開關用電晶體111-2之閘極輸入控制脈衝VSLCNTb。藉此，個別控制開關用電晶體111-1、111-2，例如可使源極隨耦器之輸出平均化，或調整重設位準之分佈之寬度。 再者，關於針對每一顏色而切換參照信號RAMP之技術，已由本案申請人於日本專利特開2005-328135號公報(專利4449565號)中提出。 (開關用電晶體之另一連接形態) 開關用電晶體111之連接形態亦可採用圖9所示之連接形態以外之連接形態。圖24係表示開關用電晶體111之另一連接形態。 如圖24所示，於開關用電晶體111-1中，閘極經由控制線23與通信∙時序控制部17連接，源極連接於垂直信號線21-1，汲極連接於列信號線112。同樣地，於開關用電晶體111-2中，閘極連接於控制線23，源極連接於垂直信號線21-2，汲極連接於列信號線112。 即便為此種連接形態，開關用電晶體111-1、111-2亦可藉由根據輸入至閘極之控制脈衝VSLCNT而進行開關動作，而使垂直信號線21-1、21-2短路。 再者，圖24之連接形態係開關用電晶體111之另一連接形態之一例，進而亦可採用其他連接形態。重要的是，只要開關用電晶體111可藉由其開關動作使垂直信號線21彼此短路即可，垂直信號線21與列信號線112之連接形態為任意。 又，開關用電晶體111可與所有垂直信號線21(H0、H1、……、Hh)連接，亦可與所有垂直信號線21(H0、H1、……、Hh)中之一部分垂直信號線21(例如，奇數行之H0、H2、H4、……等)連接。又，於與垂直信號線21之一部分連接之情形時，例如藉由將垂直信號線21以特定單位分為區塊，可針對每一該等區塊而與開關用電晶體111連接。 進而，於像素陣列部11中，亦可採用呈矩陣狀配置之複數個單位像素30與自身以外之其他單位像素至少共有放大用電晶體54及垂直信號線21之像素共有之構成。 再者，於本說明書中，所謂固體攝像元件之｢固體｣係指半導體製造。 又，本技術並不限於應用於固體攝像元件。即，本技術可應用於數位靜態相機或攝錄影機等攝像裝置、或具有攝像功能之移動終端裝置、於圖像讀取部使用固體攝像元件之影印機等、於圖像取入部(光電轉換部)使用固體攝像元件之全部電子機器。固體攝像元件可為作為單晶片而形成之形態，亦可為將攝像部與信號處理部或光學系統一併封裝之具有攝像功能之模組狀之形態。 ＜應用本技術之電子機器之構成例＞ 圖25係表示作為應用本技術之電子機器之攝像裝置之構成例之方塊圖。 圖25之攝像裝置300包括：光學部301，其包含透鏡群等；固體攝像元件(攝像器件)302，其採用上述單位像素30之各構成；及DSP(Digital Signal Processor，數位信號處理器)電路303，其係相機信號處理電路。又，攝像裝置300亦包括圖框記憶體304、顯示部305、記錄部306、操作部307、及電源部308。DSP電路303、圖框記憶體304、顯示部305、記錄部306、操作部307、及電源部308經由匯流線309而相互連接。 光學部301獲取來自被攝體之入射光(像光)而於固體攝像元件302之攝像面上成像。固體攝像元件302藉由光學部301將成像於攝像面上之入射光之光量以像素單位轉換成電氣信號並作為像素信號而輸出。作為該固體攝像元件302，可使用上述實施形態之CMOS影像感測器1等固體攝像元件即可藉由全域曝光實現無變形之攝像之固體攝像元件。 顯示部305例如包含液晶面板或有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置，而顯示由固體攝像元件302拍攝到之動態圖像或靜態圖像。記錄部306將由固體攝像元件302拍攝到之動態圖像或靜態圖像記錄至記錄媒體。 操作部307於使用者之操作下，針對攝像裝置300所具有之各種功能發出操作指令。電源部308將成為DSP電路303、圖框記憶體304、顯示部305、記錄部306、及操作部307之動作電源之各種電源適當供給至該等供給對象。 於上述實施形態中，列舉應用於將對應於可見光之光量之信號電荷作為物理量而偵測之單位像素30呈矩陣狀配置而成之CMOS影像感測器之情形之例進行了說明。然而，本技術並不限於應用於CMOS影像感測器，可應用於針對像素陣列部之每一像素行配置行處理部而成之所有行方式之固體攝像元件。 又，本技術並不限於應用於偵測可見光之入射光量之分佈並作為圖像而拍攝之固體攝像元件，可應用於將紅外線或X射線、或粒子等之入射量之分佈作為圖像而拍攝之固體攝像元件，或者廣義上偵測壓力或靜電電容等其他物理量之分佈並作為圖像而拍攝之指紋檢測感測器等所有固體攝像元件(物理量分佈偵測裝置)。 再者，本技術之實施形態並不限定於上述實施形態，可於不脫離本技術之主旨之範圍內進行各種變更。 又，本技術可採用如下構成。 (1) 一種固體攝像元件，其包括： 像素部，其係由進行光電轉換之複數個像素呈矩陣狀配置而成； 行信號線，其以行為單位傳輸自上述像素輸出之像素信號； AD轉換部，其包含將斜坡波之參照信號與經由上述行信號線而傳輸之上述像素信號進行比較之比較器，且基於上述比較器之比較結果，將上述像素信號之基準位準與信號位準獨立地轉換成數位信號； 開關，其與上述行信號線連接；及 控制部，其僅於重設上述比較器之期間中之固定期間使上述開關接通，而使上述行信號線彼此短路。 (2) 如(1)之固體攝像元件，其中 於上述像素部，對應於使顏色以特定重複單元排列而成之彩色濾光片而配置有上述複數個像素， 上述開關連接於每一相同顏色之像素之上述行信號線。 (3) 如(1)或(2)之固體攝像元件，其中 上述控制部根據利用上述AD轉換部之AD轉換之增益，而調整上述開關之接通期間。 (4) 如(1)至(3)中任一項之固體攝像元件，其中 上述控制部根據利用上述AD轉換部之AD轉換之增益，而調整上述比較器之重設期間。 (5) 如(1)至(4)中任一項之固體攝像元件，其中 利用上述AD轉換部之AD轉換之增益成為對應於針對每一顏色而不同之上述參照信號之值。 (6) 如(1)至(5)中任一項之固體攝像元件，其中 上述開關為電晶體， 上述電晶體包括：閘極，其經由控制線連接於上述控制部；以及源極及汲極，其等連接於在列方向上與上述行信號線連接之列信號線。 (7) 如(1)至(5)中任一項之固體攝像元件，其中 上述開關為電晶體， 上述電晶體包括：閘極，其經由控制線連接於上述控制部；源極，其連接於上述行信號線；及汲極，其連接於列方向之列信號線。 (8) 如(1)至(7)中任一項之固體攝像元件，其中 上述開關與所有上述行信號線連接。 (9) 如(1)至(7)中任一項之固體攝像元件，其中 上述行信號線以特定單位被分成區塊， 上述開關針對每一上述區塊與上述行信號線連接。 (10) 如(1)至(9)中任一項之固體攝像元件，其中 呈矩陣狀配置於上述像素部之複數個像素與其他像素至少共有放大用電晶體及上述行信號線。 (11) 如(1)至(10)中任一項之固體攝像元件，其進而包含雜訊附加部，該雜訊附加部對經由上述行信號線而傳輸之上述像素信號附加不隨時間變化並且二維空間上不規則之雜訊。 (12) 一種驅動方法，其係固體攝像元件之驅動方法，該固體攝像元件包括： 像素部，其係由進行光電轉換之複數個像素呈矩陣狀配置而成； 行信號線，其以行為單位傳輸自上述像素輸出之像素信號； AD轉換部，其包含將斜坡波之參照信號與經由上述行信號線而傳輸之上述像素信號進行比較之比較器，且基於上述比較器之比較結果，將上述像素信號之基準位準與信號位準獨立地轉換成數位信號；及 開關，其與上述行信號線連接；且該驅動方法包含如下步驟： 上述固體攝像元件僅於重設上述比較器之期間中之固定期間使上述開關接通，而使上述行信號線彼此短路。 (13) 一種電子機器，其搭載有固體攝像元件，該固體攝像元件包括： 像素部，其係由進行光電轉換之複數個像素呈矩陣狀配置而成； 行信號線，其以行為單位傳輸自上述像素輸出之像素信號； AD轉換部，其包含將斜坡波之參照信號與經由上述行信號線而傳輸之上述像素信號進行比較之比較器，且基於上述比較器之比較結果，將上述像素信號之基準位準與信號位準獨立地轉換成數位信號； 開關，其與上述行信號線連接；及 控制部，其僅於重設上述比較器之期間中之固定期間使上述開關接通，而使上述行信號線彼此短路。
1、101‧‧‧CMOS影像感測器
11‧‧‧像素陣列部
12‧‧‧垂直驅動部
13、13-1、13-2‧‧‧讀出電流源部
14‧‧‧行處理部
15‧‧‧參照信號產生部
15a、15b‧‧‧DAC
16‧‧‧水平驅動部
17‧‧‧通信∙時序控制部
18‧‧‧輸出部
19‧‧‧雜訊附加部
20、V0、V1、……、Vv‧‧‧列控制線
21、21-1、21-2、H0、H1、……、Hh‧‧‧垂直信號線
22‧‧‧水平信號線
23‧‧‧控制線
30‧‧‧單位像素
30-1、30-2‧‧‧單位像素
41、41-1、41-2‧‧‧行AD轉換部
42、42-1、42-2、43、43-1、43-2‧‧‧電容元件
44、44-1、44-2‧‧‧比較器
45‧‧‧計數器
46‧‧‧開關
47‧‧‧記憶體
51、51-1、51-2‧‧‧光電二極體
52、52-1、52-2‧‧‧傳送用電晶體
53、53-1、53-2‧‧‧重設用電晶體
54、54-1、54-2‧‧‧放大用電晶體
55、55-1、55-2‧‧‧垂直選擇用電晶體
56、56-1、56-2‧‧‧浮動擴散器
57‧‧‧像素信號產生部
58‧‧‧傳送驅動緩衝器
59‧‧‧傳送配線
60‧‧‧選擇驅動緩衝器
61‧‧‧垂直選擇配線
62‧‧‧重設驅動緩衝器
63‧‧‧重設配線
71‧‧‧負載MOS電晶體
72‧‧‧電流產生部
73‧‧‧基準電源部
74‧‧‧NMOS型電晶體
75‧‧‧源極線
81、81-1‧‧‧差動電晶體對部
82、82-1‧‧‧負載電晶體對部
83、83-1‧‧‧電流源部
84、85、84-1、85-1‧‧‧NMOS型電晶體
86、87、86-1、87-1‧‧‧PMOS型電晶體
88、88-1‧‧‧NMOS型定電流源電晶體
91、91-1‧‧‧動作點重設部
92、93、92-1、93-1‧‧‧開關用電晶體
110‧‧‧開關
111、111-1、111-2‧‧‧開關用電晶體
112、112-1、112-2‧‧‧列信號線
300‧‧‧攝像裝置
301‧‧‧光學部
302‧‧‧固體攝像元件
303‧‧‧DSP電路
304‧‧‧圖框記憶體
305‧‧‧顯示部
306‧‧‧記錄部
307‧‧‧操作部
308‧‧‧電源部
309‧‧‧匯流線
CLK‧‧‧主時脈
DATA‧‧‧資料
PSET‧‧‧比較器重設脈衝
RAMP、RAMPa、RAMPb‧‧‧參照信號
RST‧‧‧像素重設脈衝
SFLACT‧‧‧負載控制信號
So‧‧‧像素信號
TRG‧‧‧驅動脈衝
t‧‧‧時間
t11、t12、t13、t14、t15、t21、t22、t23、t24、t25、t26、t31、t32、t33、t34、t35、t36‧‧‧時刻
VG‧‧‧DC閘極電壓
VRD‧‧‧電源線
VSEL‧‧‧垂直選擇脈衝
VSL1、VSL2‧‧‧源極隨耦器之輸出
VSL1D、VSL2D‧‧‧電容元件之輸出
VSLCNT、VSLCNTa、VSLCNTb‧‧‧控制脈衝
圖1係表示先前之CMOS影像感測器之構成之圖。 圖2係表示單位像素之構成及其連接形態之圖。 圖3係表示比較器之構成之圖。 圖4係說明調整像素重設脈衝RST之脈衝寬度後之驅動之圖。 圖5係說明調整比較器重設脈衝PSET之脈衝寬度後之驅動之圖。 圖6係說明重設位準平均值之偏移之產生機制之圖。 圖7係模式性地表示產生重設位準平均值之偏移之情形時之重設位準分佈的圖。 圖8係表示應用本技術之CMOS影像感測器之構成之圖。 圖9係表示開關之構成及其連接形態之圖。 圖10係說明使用控制脈衝VSLCNT之驅動之圖。 圖11係模式性地表示並未產生重設位準平均值之偏移之情形時之重設位準分佈的圖。 圖12A、B係說明利用電容元件之重設位準分佈之調整之圖。 圖13A、B係說明利用電容元件之重設位準分佈之調整之圖。 圖14係表示通常之驅動用電路之圖。 圖15係說明通常之驅動之時序圖。 圖16係表示本技術之驅動用電路之圖。 圖17係說明本技術之驅動之時序圖。 圖18係說明本技術之驅動之時序圖。 圖19A、B係表示AD轉換之結果所得之圖像之縱條紋狀雜訊之有無之比較例之圖。 圖20係說明每一相同顏色之像素之驅動之圖。 圖21係說明AD轉換之增益與控制脈衝VSLCNT連動後之驅動之圖。 圖22係說明AD轉換之增益與自動歸零期間連動後之驅動之圖。 圖23係表示產生每一顏色之參照信號之情形時之構成之圖。 圖24係表示開關之構成及其連接形態之另一例之圖。 圖25係表示攝像裝置之構成例之圖。

Claims (16)

  1. 一種攝像元件，其包括： 第1像素，其包含第1光電轉換元件； 第2像素，其包含第2光電轉換元件； 第1信號線，其耦合於上述第1像素； 第2信號線，其耦合於上述第2像素； 第1電容元件，其耦合於上述第1信號線； 第2電容元件，其耦合於上述第2信號線； 第1比較器，其耦合於上述第1電容元件； 第2比較器，其耦合於上述第2電容元件； 第3信號線； 第1電晶體，其耦合於上述第3信號線與上述第1信號線之間；及 第2電晶體，其耦合於上述第3信號線與上述第2信號線之間。
  2. 如請求項1之攝像元件，其中上述第1電晶體係經建構以將上述第1電容元件耦合於上述第3信號線。
  3. 如請求項2之攝像元件，其中上述第2電晶體係經建構以將上述第2電容元件耦合於上述第3信號線。
  4. 如請求項1之攝像元件，其中上述第1電晶體之閘極係耦合於第4信號線。
  5. 如請求項4之攝像元件，其中上述第1電晶體之上述閘極係經建構以接收驅動信號。
  6. 如請求項5之攝像元件，其中上述第2電晶體之閘極係耦合於上述第4信號線。
  7. 如請求項6之攝像元件，其中上述第2電晶體之上述閘極係經建構以接收上述驅動信號。
  8. 一種攝像元件，其包括： 第1像素，其包含第1光電轉換元件； 第2像素，其包含第2光電轉換元件； 第1信號線，其耦合於上述第1像素； 第2信號線，其耦合於上述第2像素； 第1電容元件，其耦合於上述第1信號線； 第2電容元件，其耦合於上述第2信號線； 第1比較器，其耦合於上述第1電容元件； 第2比較器，其耦合於上述第2電容元件； 第3信號線； 第1開關電路，其耦合於上述第3信號線與上述第1信號線之間；及 第2開關電路，其耦合於上述第3信號線與上述第2信號線之間。
  9. 請求項8之攝像元件，其中上述第1開關電路係經建構以將上述第1電容元件耦合於上述第3信號線。
  10. 如請求項9之攝像元件，其中上述第2開關電路係經建構以將上述第2電容元件耦合於上述第3信號線。
  11. 如請求項10之攝像元件，其中上述第1開關電路包含第1電晶體。
  12. 如請求項11之攝像元件，其中上述第2開關電路包含第2電晶體。
  13. 如請求項12之攝像元件，其中上述第1電晶體之閘極係耦合於第4信號線。
  14. 如請求項13之攝像元件，其中上述第1電晶體之上述閘極係經建構以經由上述第4信號線而接收驅動信號。
  15. 如請求項14之攝像元件，其中上述第2電晶體之閘極係耦合於上述第4信號線。
  16. 如請求項15之攝像元件，其中上述第2電晶體之上述閘極係經建構以經由上述第4信號線而接收上述驅動信號。
TW107118304A 2013-02-27 2014-01-22 攝像元件 TWI694726B (zh)

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