JP6332263B2 - 固体撮像素子、駆動方法、及び、電子機器 - Google Patents

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Description

本技術は、固体撮像素子、駆動方法、及び、電子機器に関し、特に、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができるようにした固体撮像素子、駆動方法、及び、電子機器に関する。
CMOSイメージセンサは、その製造に一般的なCMOS（Complementary Metal Oxide Semiconductor）型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにCMOSプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。このため、周辺IC（Integrated Circuit）の数を減らすことができる、といった大きなメリットを複数有している。
そのような理由から、近年では、CCD（Charge Coupled Device）に代わるイメージセンサとして、CMOSイメージセンサが注目されている。
CMOSイメージセンサにおいて、画素信号を外部に読み出すには、複数の単位画素が配置されている画素アレイ部に対してアドレス制御を行い、個々の単位画素からの画素信号を任意に選択して読み出すようにしている。
また、CMOSイメージセンサにおいては、画素アレイ部から読み出されたアナログの画素信号をデジタル信号にAD（Analog Digital）変換する回路として、スロープ型のAD変換回路をカラムに配置したカラムAD変換回路を用いることができる。
この種のカラムAD変換回路においては、画素アレイ部に配置される画素の多画素化による処理の高速化や高フレームレート化に伴い、AD変換用の基準電圧（ランプ状の電圧）として用いられる参照信号RAMPのスロープの傾きが急峻になってきている。その影響で、特に、低ゲインや低階調（低ビット）の読み出しにおいては、各カラムのAD変換のポイントがスロープの一点に集中することで、電源ゆれの影響によるリニアリティの劣化や、低階調による量子化誤差起因の縦筋が発生してしまう。
このような現象を回避するための技術として、本出願人は特許文献１の技術を既に提案している。
特許文献１には、垂直信号線のリセットの読み出し時に、画素のリセットパルスのパルス幅を広げたり、比較器のリセットパルスのパルス幅を調整したりして、アナログの画素信号と参照信号RAMPとを比較する比較器の入力容量に、セトリング時間の途中の信号をサンプリングさせることで、ノイズを埋め込む技術が開示されている。
この技術を用いた駆動を行うことで、リセットレベルの分布をばらつかせることができるので、カラムAD変換回路の動作時間をずらしてエネルギーの集中を避けたり、量子化誤差により生じる量子化縦筋を抑制したりすることができる。
特開２００９−３８８３４号公報
ところで、特許文献１に開示した技術を用いた駆動では、リセットのセトリング時間の途中で信号がサンプリングされるため、リセットレベルの分布がばらつくと同時に、リセットレベルの平均値がシフトしてしまうという現象が発生してしまうことが分かった。
参照信号RAMPのスロープが急峻になり過ぎた現状では、この技術でリセットレベルをばらつかせるためには、画素のリセットパルスと同時に、比較器のリセットパルスを解除しないと効果を得ることができない状態となっている。このような状態において、リセットレベルの平均値が大きくシフトしてしまうと、カウンタによるカウントが正確に行われず、AD変換が適切に行われない要因にもなりかねない。
このため、リセットレベルの平均値のシフトを発生させず、かつリセットレベルの分布をばらつかせることができる駆動技術が求められている。
本技術はこのような状況に鑑みてなされたものであり、リセットレベルの平均値のシフトを発生させず、かつリセットレベルの分布をばらつかせる技術を適用した駆動によって、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができるようにするものである。
本技術の一側面の固体撮像素子は、光電変換を行う複数の画素が行列状に配置された画素部と、前記画素から出力される画素信号を列ごとに伝送する列信号線と、ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、前記列信号線と接続されるスイッチと、前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部とを備える。
前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、前記スイッチは、同色の画素の前記列信号線ごとに接続される。
前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記スイッチのオン期間を調整する。
前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記比較器のリセット期間を調整する。
前記AD変換部によるAD変換のゲインは、色ごとに異なる前記参照信号に応じた値となる。
前記スイッチは、トランジスタであり、前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線と行方向に接続された行信号線に接続されるソース及びドレインとを有する。
前記スイッチは、トランジスタであり、前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線に接続されるソースと、行方向の行信号線に接続されるドレインとを有する。
前記スイッチは、全ての前記列信号線と接続されている。
前記列信号線は、所定の単位でブロックに分けられており、前記スイッチは、前記ブロックごとに前記列信号線と接続されている。
前記画素部に行列状に配置された複数の画素は、他の画素と、増幅用のトランジスタ及び前記列信号線を少なくとも共有している。
前記列信号線を通して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部をさらに備える。
本技術の一側面の駆動方法及び電子機器は、本技術の一側面の固体撮像素子に対応する駆動方法及び電子機器である。
本技術の一側面の固体撮像素子、駆動方法、及び、電子機器においては、ランプ波である参照信号と、光電変換を行う複数の画素が行列状に配置された画素部から出力される画素信号を列ごとに伝送する列信号線を通して伝送される画素信号とを比較する比較器の比較結果に基づいて、画素信号の基準レベルと信号レベルが独立にデジタル信号に変換され、比較器をリセットする期間のうち、一定期間のみ、列信号線と接続されるスイッチがオンされ、列信号線同士がショートされる。
本技術の一側面によれば、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができる。
従来のCMOSイメージセンサの構成を示す図である。 単位画素の構成とその接続形態を示す図である。 比較器の構成を示す図である。 画素リセットパルスRSTのパルス幅を調整した駆動を説明する図である。 比較器リセットパルスPSETのパルス幅を調整した駆動を説明する図である。 リセットレベル平均値のシフトの発生メカニズムを説明する図である。 リセットレベル平均値のシフトが発生した場合のリセットレベル分布を模式的に示す図である。 本技術を適用したCMOSイメージセンサの構成を示す図である。 スイッチの構成とその接続形態を示す図である。 制御パルスVSLCNTを用いた駆動を説明する図である。 リセットレベル平均値のシフトが発生しない場合のリセットレベル分布を模式的に示す図である。 容量素子を利用したリセットレベル分布の調整を説明する図である。 容量素子を利用したリセットレベル分布の調整を説明する図である。 通常の駆動用の回路を示す図である。 通常の駆動を説明するタイミングチャートである。 本技術の駆動用の回路を示す図である。 本技術の駆動を説明するタイミングチャートである。 本技術の駆動を説明するタイミングチャートである。 AD変換の結果得られる画像の比較例を示す図である。 同色の画素ごとの駆動を説明する図である。 AD変換のゲインと制御パルスVSLCNTとが連動した駆動を説明する図である。 AD変換のゲインとオートゼロ期間とが連動した駆動を説明する図である。 色ごとの参照信号が生成される場合の構成を示す図である。 スイッチの構成とその接続形態の他の例を示す図である。 撮像装置の構成例を示す図である。
以下、図面を参照しながら本技術の実施の形態について説明する。
ただし、ここでは、本技術の理解を容易にし、かつその背景を明らかにするために、図１乃至図７を参照して、特許文献１に開示されている、従来のCMOSイメージセンサの構成とその問題点を説明してから、本技術を適用したCMOSイメージセンサについて説明する。
＜従来のCMOSイメージセンサ＞
（従来のCMOSイメージセンサの構成）
図１は、従来のCMOSイメージセンサの構成を示す図である。
図１に示すように、CMOSイメージセンサ１は、半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、垂直駆動部１２、読出電流源部１３、カラム処理部１４、参照信号生成部１５、水平駆動部１６、通信・タイミング制御部１７、出力部１８、及び、ノイズ付加部１９からなる。
画素アレイ部１１には、入射光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する単位画素３０が行列状に２次元配置されている。
ただし、図１では、説明の簡略化のため、行及び列の一部を省略して示しているが、実際には、各行や各列には、多数の単位画素３０が配置される。この単位画素３０は、典型的には、光電変換素子としてのフォトダイオードと、トランジスタ等の増幅用の半導体素子を有する画素内アンプとから構成される。画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。
画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに行制御線２０が画素行の画素の配列方向（図中の左右方向）に沿って形成され、列ごとに垂直信号線２１が画素列の画素の配列方向（図中の上下方向）に沿って形成されている。
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、通信・タイミング制御部１７からの制御信号に応じて、画素アレイ部１１の各画素を、全画素同時あるいは行単位等で駆動する。この垂直駆動部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
垂直駆動部１２によって選択走査された画素行の各単位画素３０から出力される信号は、垂直信号線２１の各々を通してカラム処理部１４に供給される。また、垂直信号線２１はその一端がカラム処理部１４側に延在するとともに、その経路において読出電流源部１３が接続される。読出電流源部１３は、単位画素３０の増幅用トランジスタとの間で、略一定の動作電流（読出し電流）が供給されるソースフォロア構成となっている。
カラム処理部１４は、画素アレイ部１１の画素列ごとに、選択行の各単位画素３０から垂直信号線２１を通して伝送される画素信号の基準レベルであるリセットレベルと、信号レベルとを独立にデジタル信号に変換するAD（Analog Digital）変換機能と、リセットレベルのAD変換結果と信号レベルのAD変換結果との差で示される信号成分のデジタル信号を取得する差分処理機能を備えている。
具体的には、各単位画素３０から出力された画素信号は、垂直信号線２１を通してカラム処理部１４のカラムAD変換部４１に入力される。また、参照信号生成部（DAC：Digital Analog Converter）１５は、通信・タイミング制御部１７からの制御信号に応じて、ランプ状の電圧を有する参照信号RAMPを生成し、各カラムAD変換部４１に供給する。
そして、各カラムAD変換部４１では、参照信号生成部１５から参照信号RAMPが供給されると、それと同時に、クロック信号でのカウントを開始する。そして、各カラムAD変換部４１においては、入力された画素信号を、参照信号RAMPと比較して、その比較結果が一致するまでカウントすることでAD変換が行われる。
なお、カラム処理部１４と参照信号生成部１５の詳細については後述する。
水平駆動部１６は、シフトレジスタやアドレスデコーダなどによって構成され、通信・タイミング制御部１７からの制御信号に応じて、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査機能によって、カラム処理部１４にて保持されているカウント値が読み出される。
水平信号線２２は、カラムAD変換部４１のビット幅であるnビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路（不図示）を経由して出力部１８に接続される。
通信・タイミング制御部１７は、各部の動作に必要なクロックや所定のタイミングのパルス信号を生成するタイミングジェネレータ等によって構成される。通信・タイミング制御部１７は、外部から取得されるマスタクロック（CLK）や動作モード等を指示するデータ（DATA）に基づいて、クロックやパルス信号を生成し、垂直駆動部１２、カラム処理部１４、参照信号生成部１５及び水平駆動部１６など、CMOSイメージセンサ１の各部の駆動制御を行う。
ノイズ付加部１９は、垂直信号線２１を通じて伝送される画素信号に、所定のノイズを付加する。
具体的には、ノイズ付加部１９は、単位画素３０を駆動する駆動パルスのオン／オフのタイミング（例えば、後述する比較器４４のリセット解除のタイミング）と、AD変換のタイミングとを異なるものとしたり、垂直信号線２１のバイアス電流（単位画素３０に対する読出し電流）を制御したりする。そして、垂直信号線２１を通じて伝送される画素信号に、時間的には変動しないが２次元的には画素位置によって異なるノイズレベルを持つノイズ信号が含まれるようにする。
つまり、時間的に変動するノイズを画素信号に付加すると、そのノイズはほぼ取り除くことが困難になるが、時間的には変動しない２次元空間的なランダムノイズは、同一の画素位置における画素信号に関して、リセットレベルと信号レベルとの間での差分処理により除去することができる。このように、ノイズ付加部１９は、カラムAD変換部４１の一部の機能と協働して動作することになる。
以上の構成によって、画素アレイ部１１からは、行ごとに各垂直列について画素信号が順次出力される。そして、光電変換素子が行列状に配された画素アレイ部１１に対応する１枚分の画像、すなわち、１フレーム分の画像が、画素アレイ部１１全体の画素信号の集合として得られることになる。
（カラム処理部と参照信号生成部の詳細な構成）
ここで、図１のカラム処理部１４と参照信号生成部１５の詳細な構成について説明する。
参照信号生成部１５は、通信・タイミング制御部１７からの制御信号に基づいて、階段状の鋸歯状波（ランプ波形）を生成する。参照信号生成部１５は、生成した鋸歯状波を、AD変換用の参照信号RAMP（ADC基準電圧）として、カラム処理部１４の各カラムAD変換部４１に供給する。
通信・タイミング制御部１７から参照信号生成部１５に供給される制御信号は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタル信号の変化率を同じにするための情報を含んでいる。具体的には単位時間ごとに１ずつカウント値を変化させるのがよい。
カラムAD変換部４１は、画素アレイ部１１を構成する単位画素３０の列ごとに設けられる。各カラムAD変換部４１は、容量素子４２、容量素子４３、比較器４４、カウンタ４５、スイッチ４６、及び、メモリ４７からそれぞれ構成される。
容量素子４２の一方の電極には、他の容量素子４２の一方の電極と共通に、それぞれに対応する垂直列の垂直信号線２１が接続され、単位画素３０からの画素信号がそれぞれ入力される。また、容量素子４２の他方の電極には、比較器４４の一方の入力端子が接続される。
容量素子４３の一方の電極には、他の容量素子４３の一方の電極と共通に、参照信号生成部１５からの参照信号RAMPが入力され、容量素子４３の他方の電極には、比較器４４の他方の入力端子が接続される。
容量素子４２、４３は、信号結合に用いられるものであって、比較器４４に入力される信号の直流成分をカット（DCカット）する。
比較器４４の一方の入力端子は、容量素子４２の他方の電極が接続され、DCカット後の画素信号が入力され、他方の入力端子は、容量素子４３の他方の電極が接続され、DCカット後の参照信号RAMPが入力される。
比較器４４は、参照信号RAMPと、行制御線２０（V0，V1，・・・，Vv）ごとに単位画素３０から垂直信号線２１（H0，H1，・・・，Hh）を通して得られる画素信号とを比較する。比較器４４の出力端子は、カウンタ４５に接続されており、比較器４４は、比較処理の結果をカウンタ４５に出力する。
また、通信・タイミング制御部１７は、比較器４４が画素信号のリセットレベルと、信号レベルのいずれかについて比較処理を行っているかに応じて、カウンタ４５におけるカウント処理のモードを切り替える機能を有する。なお、当該カウントモードには、ダウンカウントモードと、アップカウントモードがある。
カウンタ４５のクロック端子には、他のカウンタ４５のクロック端子と共通に、通信・タイミング制御部１７からのカウントクロックが入力される。カウンタ４５は、カウントモードにかかわらず、共通のアップダウンカウンタ（U/D CNT）を用いて、ダウンカウント動作とアップカウント動作とを交互に切り替えて、カウント処理を行うことができるように構成されている。
カウンタ４５は、カウント結果を保持するラッチ機能を有しており、水平駆動部１６から制御信号による指示があるまでは、そのカウンタ値を保持する。
また、カウンタ４５の後段には、カウンタ４５の保持したカウント値を保持するnビットのメモリ４７と、通信・タイミング制御部１７からのカウンタ値の転送指示に応じてスイッチング動作を行うスイッチ４６が設けられている。スイッチ４６は、通信・タイミング制御部１７からの転送指示に応じて、カウンタ４５のカウンタ値をメモリ４７に転送して、記憶させる。
メモリ４７は、水平駆動部１６からの制御信号による指示があるまでは、カウンタ４５から取り込んだカウント値を保持する。メモリ４７に保持されたカウント値は、水平駆動部１６により読み出される。
このような構成のカラムAD変換部４１は、先にも述べたように、垂直信号線２１（H0,H1,・・・,Hh）ごとに配置され、列並列構成のADCブロックであるカラム処理部１４が構成される。かかる構成において、カラムAD変換部４１は、水平ブランキング期間に相当する画素信号の読出期間において、カウント動作を行い、所定のタイミングでカウント結果を出力する。
すなわち、比較器４４は、所定の傾きで上昇又は下降するランプ波形状の参照信号RAMPの電圧のレベルと、単位画素３０からの画素信号の画素信号の電圧のレベルとを比較し、双方の電圧のレベルが一致した場合にその出力を反転させる。また、カウンタ４５は、参照信号生成部１５から出力されるランプ波形電圧に同期してダウンカウントモード又はアップカウントモードでカウント動作を開始しており、比較器４４の出力の反転した情報が通知されると、カウント動作を停止し、その時点のカウント値を保持することで、AD変換が完了する。
この後、カウンタ４５は、所定のタイミングで水平駆動部１６から入力される水平選択信号によるシフト動作に基づいて、保持していた画素データを、出力部１８等を経由して、順次、画素アレイ部１１等を有するチップの外部に出力する。
なお、図１においては、説明の簡略化のため、本実施の形態の説明とは直接関係のない各種の回路等については図示していないが、例えば信号処理回路などがCMOSイメージセンサ１の構成要素に含まれる場合がある。
図１のCMOSイメージセンサ１は、以上のように構成される。
（単位画素の構成）
次に、図２を参照して、図１のCMOSイメージセンサ１の画素アレイ部１１に配置される単位画素３０の構成例と、駆動制御線と画素トランジスタの接続形態について説明する。
図２に示すように、画素アレイ部１１内の単位画素３０の構成としては、例えば、４つのトランジスタからなる4TR構造を採用することができる。
単位画素３０は、光電変換素子として例えばフォトダイオード５１を有し、この１個のフォトダイオード５１に対して、転送用トランジスタ５２、リセット用トランジスタ５３、増幅用トランジスタ５４、及び、垂直選択用トランジスタ５５の４つのトランジスタを能動素子として有する。また、単位画素３０は、フローティングディフュージョン５６とからなるフローティングディフュージョンアンプ構成（FDA：Floating Diffusion AMP）の画素信号生成部５７を有している。
フォトダイオード５１は、入射光をその光量に応じた量の電荷に光電変換する。転送用トランジスタ５２は、フォトダイオード５１とフローティングディフュージョン５６との間に配置される。
転送用トランジスタ５２は、転送駆動バッファ５８から転送配線５９を通してその転送ゲートに駆動パルスTRGが与えられることで、フォトダイオード５１で光電変換された電子をフローティングディフュージョン５６に転送する。
フローティングディフュージョン５６には、増幅用トランジスタ５４のゲートが接続される。増幅用トランジスタ５４は、垂直選択用トランジスタ５５を介して垂直信号線２１に接続され、単位画素３０の外部に設けられた読出電流源部１３とソースフォロア（画素ソースフォロア）を構成している。
そして、単位画素３０が、垂直信号線２１に接続された多数の単位画素の中から選択画素として選択された場合、選択駆動バッファ６０から垂直選択配線６１を通して垂直選択パルスVSELが垂直選択用トランジスタ５５のゲートに与えられて、垂直選択用トランジスタ５５がオンし、増幅用トランジスタ５４は垂直信号線２１と接続される。増幅用トランジスタ５４はフローティングディフュージョン５６の電位を増幅してその電位に応じた電圧を垂直信号線２１に出力する。垂直信号線２１を通じて、各画素から出力された信号電圧は画素信号（So）として、カラム処理部１４に出力される。
リセット用トランジスタ５３は、電源ラインVRDとフローティングディフュージョン５６との間に接続され、リセット駆動バッファ６２からリセット配線６３を通して画素リセットパルスRSTが与えられることで、フローティングディフュージョン５６の電位をリセットする。
より具体的には、画素をリセットするときは、転送用トランジスタ５２をオンし、フォトダイオード５１にたまった電荷をはきすて、次に転送用トランジスタ５２をオフし、フォトダイオード５１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセット用トランジスタ５３をオンしてフローティングディフュージョン５６をリセットし、リセット用トランジスタ５３をオフし、そのときのフローティングディフュージョン５６の電圧を増幅用トランジスタ５４、垂直選択用トランジスタ５５を通じて出力する。このときの出力をリセットレベルの出力（P相出力）とする。
次に、転送用トランジスタ５２をオンしてフォトダイオード５１に蓄積された電荷をフローティングディフュージョン５６に転送し、そのときのフローティングディフュージョン５６の電圧を増幅用トランジスタ５４で出力する。このときの出力を信号レベルの出力（D相出力）とする。
そして、信号レベルの出力（D相出力）とリセットレベルの出力（P相出力）との差分を画素信号とすることで、画素ごとの出力DC成分のばらつきだけでなく、フローティングディフュージョン５６のリセットノイズも画素信号から除去することができる。これらの動作は、例えば転送用トランジスタ５２、垂直選択用トランジスタ５５、及び、リセット用トランジスタ５３の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
読出電流源部１３は、各垂直列に設けられたNMOS型のトランジスタ７１（以下、「負荷MOSトランジスタ７１」という）、全垂直列に対して共用される電流生成部７２、及び、NMOS型のトランジスタ７４を有する基準電源部７３を備える。ソース線７５は、水平方向の端部で基板バイアスである接地に接続され、負荷MOSトランジスタ７１の接地に対する動作電流（読出し電流）が、チップの左右両端から供給されるような構成となっている。
各負荷MOSトランジスタ７１は、ドレインが対応する列の垂直信号線２１に接続され、ソースが接地線であるソース線７５に接続される。これにより、各垂直列の負荷MOSトランジスタ７１は、基準電源部７３のトランジスタ７４との間でゲート同士が接続されるカレントミラー回路を構成し、垂直信号線２１に対し電流源として機能する。
電流生成部７２には、必要時にのみ所定の電流を出力するようにするための負荷制御信号SFLACTが負荷制御部（不図示）から供給される。電流生成部７２は、読み出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ５４に垂直信号線２１を通して接続された負荷MOSトランジスタ７１によって、あらかじめ定められた定電流を流し続けるようになっている。
すなわち、負荷MOSトランジスタ７１は、選択行の増幅用トランジスタ５４とソースフォロアを組んで、読出し電流を増幅用トランジスタ５４に供給することで、垂直信号線２１に画素信号（So）を出力させる。
（比較器の構成）
次に、図３を参照して、図１の各カラムAD変換部４１に設けられる比較器４４の詳細について説明する。
比較器４４は、その基本構成として、差動アンプ構成を採用しており、差動トランジスタ対部８１、差動トランジスタ対部８１の出力負荷となる負荷トランジスタ対部８２と、電流源部８３を有している。
差動トランジスタ対部８１は、NMOS型のトランジスタ８４，８５を有する。また、負荷トランジスタ対部８２は、PMOS型のトランジスタ８６，８７を有する。電流源部８３は、NMOS型の定電流源トランジスタ８８を有し、差動トランジスタ対部８１と負荷トランジスタ対部８２に一定の動作電流を供給する。
トランジスタ８４，８５の各ソースは、共通に電流源部８３の定電流源トランジスタ８６のドレインに接続され、各ドレインは、負荷トランジスタ対部８２の対応するトランジスタ８６，８７のドレインが接続されている。また、定電流源トランジスタ８８のゲートには、DCゲート電圧VGが入力される。
差動トランジスタ対部８１の出力（図３の例ではトランジスタ８５のドレイン）は、アンプ（不図示）に接続され、さらにバッファ（不図示）を経て、十分な増幅がされた後、カウンタ４５（図１）に出力される。
また、比較器４４の動作点をリセットする動作点リセット部９１が設けられている。動作点リセット部９１は、オフセット除去部として機能するものである。すなわち、比較器４４は、オフセット除去機能付きの電圧コンパレータとして構成されている。動作点リセット部９１は、スイッチ用トランジスタ９２，９３を有している。
スイッチ用トランジスタ９２は、トランジスタ８４のゲート・ドレイン間に接続される。また、スイッチ用トランジスタ９３は、トランジスタ８５のゲート・ドレイン間に接続される。スイッチ用トランジスタ９２，９３の各ゲートには共通に、比較器リセットパルスPSETが供給される。
トランジスタ８４のゲートには、信号結合用の容量素子４２（図１）を介して画素信号が入力される。また、トランジスタ８５のゲートには、信号結合用の容量素子４３（図１）を介して画素信号が入力される。
このような構成において、動作点リセット部９１は、容量素子４２，４３を介して入力される信号に対して、サンプル／ホールド機能を発揮する。
すなわち、画素信号と参照信号RAMPとの比較を開始する直前だけ比較器リセットパルスPSETをアクティブ（例えばHレベル）にし、差動トランジスタ対部８１の動作点をドレイン電圧（読出電位；基準成分や信号成分を読み出す動作基準値）にリセットする。
その後、容量素子４２を介して画素信号をトランジスタ８４に入力し、また、容量素子４３を介して参照信号RAMPをトランジスタ８５に入力し、画素信号と参照信号RAMPが同電位となるまで、比較を行う。そして、画素信号と参照信号RAMPとが同電位になると出力が反転する。
なお、以下の説明では、比較器リセットパルスPSETがアクティブになった状態を、オートゼロ（AZ：Auto Zero）とも称する。
また、説明の都合上、図１の容量素子４２，４３は、比較器４４の外部に設けられるとして説明したが、図３の比較器４４の内部に設けて、動作点リセット部９１の一部として構成されるようにしてもよい。その場合、容量素子４２は、画素信号が入力される入力端子とトランジスタ８４のゲートとの間に配置され、容量素子４３は、参照信号RAMPが入力される入力端子とトランジスタ８５のゲートとの間に配置される。また、画素信号の入力と参照信号RAMPの入力とを逆にしてもよい。
（従来のCMOSセンサにおけるAD変換の問題点）
ところで、CMOSイメージセンサ１においては、AD変換に際して、ノイズ付加部１９等が所定のノイズを注入してリセットレベルの分布をばらつかせることで、カラムAD変換部４１の動作時間をずらしてエネルギーの集中を避けたり、量子化誤差起因の縦筋を抑制したりしているが、リセットレベルの分布がばらつくと同時に、リセットレベルの平均値がシフトするという現象が発生してしまうことが分かった。
このような現象の発生する理由であるが、本技術の発明者によって行われた、詳細なるシミュレーションにより見いだされたものである。そこで、以下、リセットレベルの平均値のシフト発生のメカニズムの詳細について図４乃至図７を参照して説明する。
ここで、通常の画素信号の読み出しとAD変換においては、垂直信号線２１上に現れるリセットレベルが十分に安定してからリセットレベルについてのAD変換が行われる。それに対して、CMOSイメージセンサ１においては、垂直信号線２１上に現れるリセットレベルが安定化する前にリセットレベルについてのAD変換を行うことで、不安定な状態のリセットレベルについてAD変換を行う。
このことは、AD変換結果にリセットノイズが混入することを意味するのであるが、このリセットノイズの量は画素ごとに大きさがまちまちになるので、その混入具合も画素ごとにまちまちになり、結果的にリセットレベルのAD変換結果に、２次元的に不規則なノイズが混入されることになる。
そして、この不安定な状態のリセットレベルについてAD変換を行う手法として、特許文献１では、画素リセットパルスRSTをオフするタイミングと、比較器４４をリセットさせる比較器リセットパルスPSETをオフするタイミングの間隔（以下、「リセット解除間隔TRelease」という）を調整して、一般的に取られる間隔よりも狭くすることが開示されている。
すなわち、図４に示すように、画素リセットパルスRSTのオフするタイミングを時間的に後方にずらして、リセット解除間隔TReleaseを狭くすることで、わざとリセットノイズが安定しきらないタイミングで比較器４４のリセット状態を解除する。これにより、リセットレベルのAD変換結果に不規則なノイズを注入することができる。
同様に、図５に示すように、比較器リセットパルスPSETをオフするタイミングを時間的に前方にずらして、リセット解除間隔TReleaseを狭くすることでも、リセットレベルのAD変換結果に不規則なノイズを注入することができる。
このように、CMOSイメージセンサ１では、比較器４４の入力容量に、セトリング時間の途中の信号をサンプリングさせることで、リセットレベルのAD変換結果に不規則なノイズを注入して、リセットレベルの分布をばらつかせている。
具体的には、図６のタイミングチャートに示すように、通常の駆動タイミングでは、図中の点線で示すように、画素リセットパルスRSTが入力された後、垂直信号線２１に現われるリセットノイズ成分が十分安定した後に、比較器４４に対しての比較器リセットパルスPSETをオフすることで、画素信号（So）のオフセット成分を完全に除去している。
それに対し、CMOSイメージセンサ１の駆動タイミングでは、図中の実線で示すように、ノイズ成分の注入の際には、わざと画素リセットパルスRSTをオフするタイミングを時間的に後方にずらすことで、リセット解除間隔（TRelease）を狭くする。このようにすることで、わざとリセットノイズが安定しきらないタイミングで比較器４４のリセット状態を解除することになる。このことは、画素リセット用の画素リセットパルスRSTのパルス幅を制御し、画素のリセットノイズのセトリング量を制御して、２次元的に不規則なノイズを注入することを意味する。
その結果、安定しきらなかったリセットノイズ成分がリセットレベルについてのAD変換結果に混入することになるが、先に述べたように、このリセットノイズの量は画素ごとに大きさがまちまちなので、その混入具合もまちまちとなり、結果的にリセットレベルのAD変換結果に２次元的に不規則なノイズを混入することができる。
また、比較器４４のリセット解除から実際に参照信号RAMPのスロープ開始（すなわち、AD変換開始）までには時間があるので、その間に垂直信号線２１のリセットノイズ成分が完全に安定するような動作タイミングに設定することで、その後のリセットレベルについてのAD変換時と、信号レベルについてのAD変換時との間にリセットレベルが変わってしまうようなこともない。従って、時間的にランダムノイズ成分を持たず、画質を劣化させることもない。
すなわち、事実上、画素信号のリセットレベルや信号レベルに、２次元的に不規則な固定パターンノイズを同量で混入してAD変換を実行し、各AD変換結果を差分処理することで、信号成分のデジタル信号を、差分処理に伴って生じる量子化ノイズが２次元的空間的にランダムとなった状態で取得することになる。
このように、CMOSイメージセンサ１は、図６の駆動タイミングで動作して、リセットレベルの分布をばらつかせることで、エネルギーの集中を回避するとともに、差分処理に伴って生じる量子化誤差が列ごとに蓄積する現象を防止して縦筋状の不自然なノイズを抑えている。
しかしながら、図６の駆動タイミングであると、セトリング時間の途中で信号がサンプリングされるため、リセットレベルの分布がばらつくだけでなく、リセットレベルの平均値がシフトするという現象が発生する。
図７は、リセットレベルの平均値のシフトが発生した場合のリセットレベルの分布を模式的に示す図である。
図７において、横軸はリセットレベルの出力値を示し、縦軸はその頻度を示している。また、図７においては、図６の点線で示した駆動タイミングでの駆動を「通常の駆動」と称し、図６の実線で示した駆動タイミングでの駆動を「ディザ駆動」と称して説明する。
通常の駆動ではノイズの注入が行われないため、図中の点線で示すように、リセットレベルの分布は、裾が広がらず、平均値の周辺に集中している。また、ノイズの注入を行っていない分、リセットレベルの出力値も大きな値とはならない。そのため、リセットレベルの出力値が、リセットレベルカウント最大値を超えることはない。
一方、ディザ駆動では、ノイズ付加部１９等によってノイズの注入が行われるため、リセットレベルの分布はばらつくことになるが、ノイズを注入した分、リセットレベルの出力値が大きくなるので、その平均値が通常の駆動の場合と比べて、図中の右方向にシフトすることになる。そのため、リセットレベルの出力値がリセットレベルカウント最大値を超える場合が出てくる。
このように、リセットレベルの平均値が大きくシフトして、リセットレベルの出力値が、リセットレベルをカウントできる最大値を超えてしまうと、カウンタ４５による正確なカウントが行われず、AD変換が適切に行われない要因にもなりかねない。この現象を回避するためには、リセットレベルの平均値のシフトを抑える必要があるが、本技術の発明者は、このリセットレベルの平均値のシフトを抑える技術を見いだした。そこで、以下、本技術を適用したCMOSイメージセンサについて説明する。
＜本技術を適用したCMOSイメージセンサ＞
（本技術を適用したCMOSイメージセンサの構成例）
図８は、本技術が適用される固体撮像素子としてのCMOSイメージセンサの構成例を示す図である。
なお、図８のCMOSイメージセンサ１０１において、図１のCMOSイメージセンサ１と対応する箇所については同一の符号が付してあり、その説明は適宜省略する。
すなわち、CMOSイメージセンサ１０１においては、CMOSイメージセンサ１と比較すると、スイッチ１１０が、画素アレイ部１１と読出電流源部１３との間に設けられている点が異なる。
スイッチ１１０は、各垂直信号線２１に接続される。スイッチ１１０は、通信・タイミング制御部１７から制御線２３を通じて入力される制御パルスVSLCNTに応じて、垂直信号線２１同士をショートさせる。そして、垂直信号線２１同士がショートされると、各垂直信号線２１の電位は平均電位となるので、それを記憶しておくことで、リセットレベルの平均値のシフトを抑えることができる。
ここで、図９乃至図１３を参照して、リセットレベルの平均値のシフトを抑える技術についてより詳細に説明する。
図９では、説明の都合上、画素アレイ部１１に行列状に配置された単位画素３０のうち、行方向に隣接する単位画素３０−１と単位画素３０−２を図示している。なお、図９において、図２に対応する部分には同一の符号が付してあり、その説明は省略する。
単位画素３０−１において、増幅用トランジスタ５４−１は、垂直選択用トランジスタ５５−１を介して垂直信号線２１−１と接続され、読出電流源部１３−１とソースフォロアを構成している。なお、図９等では、このソースフォロアの出力を「VSL1」と記述している。
また、垂直信号線２１−１には、カラムAD変換部４１−１が接続される。カラムAD変換部４１−１において、比較器４４−１の一方の入力端子には、単位画素３０−１からの画素信号が容量素子４２−１を介して入力され、他方の入力端子には、参照信号生成部１５からの参照信号RAMPが容量素子４３−１を介して入力される。なお、図９等では、容量素子４２−１の出力を「VSL1D」と記述している。
同様に、単位画素３０−２においては、増幅用トランジスタ５４−２と読出電流源部１３−２とがソースフォロアを構成している。また、垂直信号線２１−２には、カラムAD変換部４１−２が接続される。また、図９等では、このソースフォロアの出力は「VSL2」、容量素子４２−２の出力は「VSL2D」とそれぞれ記述されている。
スイッチ１１０は、スイッチ用トランジスタ１１１から構成される。スイッチ用トランジスタ１１１において、ソースは、行信号線１１２を通じて垂直信号線２１−１と接続され、ドレインは、行信号線１１２を通じて垂直信号線２１−２と接続される。すなわち、スイッチ用トランジスタ１１１は、行信号線１１２により各垂直信号線２１を行方向に接続することで、列ごとに構成される各ソースフォロアの出力同士が接続されるようにしている。
また、スイッチ用トランジスタ１１１のゲートには、通信・タイミング制御部１７からの制御パルスVSLCNTが入力される。これにより、スイッチ用トランジスタ１１１は、通信・タイミング制御部１７からの制御パルスVSLCNTに応じて、オン／オフのスイッチング動作を行うことになる。
例えば、図１０に示すように、制御パルスVSLCNTは、比較器４４に対しての比較器リセットパルスPSETがアクティブとなる期間のうち、一定期間のみHレベルとなる。そして、スイッチ用トランジスタ１１１は、ゲートに入力される制御パルスVSLCNTがHレベルになったときに、オン状態となって、行信号線１１２に接続された垂直信号線２１同士をショートさせる。垂直信号線２１同士がショートされると、各垂直信号線２１の電位は平均電位となって、各列のソースフォロアの出力は平均化された出力となる。例えば、図９においては、ソースフォロアの出力VSL1，VSL2が平均化されることになる。
これにより、各カラムAD変換部４１に配置された比較器４４の一方の入力端子には、入力容量としてソースフォロアの出力の平均値が記憶される。
その後、スイッチ用トランジスタ１１１は、ゲートに入力される制御パルスVSLCNTがLレベルになったときにオフ状態となって、行信号線１１２に接続された各垂直信号線２１を、ショートする前の元の状態に戻す。その結果、列ごとの各ソースフォロアの出力は、平均値から、各増幅用トランジスタ５４の閾値電圧（Vth）のばらつきに応じた出力値に戻ることになる。
このとき、比較器４４の一方の入力端子には、比較器リセットパルスPSETがアクティブであった期間（オートゼロ期間）に記憶したソースフォロアの出力の平均値から、各増幅用トランジスタ５４の閾値電圧のばらつき分の画素信号が入力されることになる。これにより、各カラムAD変換部４１に配置された比較器４４の出力は、各増幅用トランジスタ５４の閾値電圧のばらつきに応じて分布することになる。
そして、この出力の分布は、ソースフォロアの出力の平均値を中心にばらつくため、先に述べたリセットレベルの平均値のシフトは発生せずに、かつリセットレベルの分布をばらつかせることができる。換言すれば、スイッチ用トランジスタ１１１によって垂直信号線２１がショートされることで、垂直信号線２１を通じて伝送される画素信号に、ノイズが付加されるとも言える。
図１１は、リセットレベルの平均値のシフトが発生しない場合のリセットレベルの分布を模式的に示す図である。
図１１のディザ駆動は、図７のディザ駆動と同様に、リセットレベルの分布がばらついているが、ソースフォロアの出力の平均値を中心にばらついているため、通常の駆動の場合と比べてリセットレベルの平均値がシフトしていない。そのため、リセットレベルの出力値がリセットレベルカウント最大値を超えることはなく、カウンタ４５は、正確なカウントを行うことができる。その結果、AD変換が適切に行われ、また、分布がばらついていることからエネルギーの集中が緩和され、より確実に、電源変動によるリニアリティの劣化や、量子化誤差により生じる量子化縦筋を抑制することができる。
また、このリセットレベルの分布は、信号結合用の容量素子４２の特性を利用してその裾が広げられることになる。図１２及び図１３には、オートゼロ期間（AZ期間）とリセットレベル期間における容量素子４２−１，４２−２（図９）によるDCカットとその時点のリセットレベルの分布の具体例を示している。
図１２のＡには、図１２のＢとの比較のために、通常の駆動の場合のDCカットの電圧値とその時点のリセットレベルの分布を示している。この場合、各列のソースフォロアの出力は平均化されていないので、オートゼロ期間における容量素子４２−１，４２−２の入力電圧はそれぞれ1.0V，2.0Vとなり、DCカットされて出力電圧は1.8Vにそろえられる。
その後、リセットレベル期間における容量素子４２−１，４２−２の入力電圧はそれぞれ1.0V，2.0Vとなり、DCカットされて出力電圧は1.8Vにそろえられる。また、通常の駆動において、リセットレベル期間におけるリセットレベルの分布は、オートゼロ期間と同様にほとんどばらつかず、その裾が広がらないものとなる。
また、図１２のＢには、図１０に示した駆動タイミングでの駆動を行った場合のDCカットの電圧値とその時点のリセットレベルの分布を示している。この場合、スイッチ用トランジスタ１１１がオン状態となって各列のソースフォロアの出力は平均化されているので、オートゼロ期間における容量素子４２−１，４２−２の入力電圧は1.5Vにそろえられる。そして、容量素子４２−１，４２−２によってDCカットされることで、出力電圧は共に1.8Vとなる。
その後、スイッチ用トランジスタ１１１がオフ状態となり、垂直信号線２１−１，２１−２が元の状態に戻っているので、リセットレベル期間における容量素子４２−１，４２−２の入力電圧はそれぞれ1.0V，2.0Vとなる。そして、容量素子４２−１，４２−２によってDCカットされると、それらの容量素子４２の特性によって、出力電圧はそれぞれ1.3V，2.3Vとなる。
そして、図１２のＢに示すように、オートゼロ期間に入力電圧が、ソースフォロアの出力の平均値である1.5Vにそろえられ、その後のリセットレベル期間に入力電圧として1.0V，2.0Vが入力されると、出力電圧が1.3V，2.3Vにばらつくので、リセットレベル期間におけるリセットレベルの分布は、その幅が広がったものとなる。
このように、図１２のＢの本技術の駆動では、図１２のＡの通常の駆動と比べて、リセットレベルの分布の幅を広げることができる。
次に図１３の具体例について説明する。図１３のＡは、図１３のＢとの比較のために示したものであって、図１２のＡと同様であるのでその説明は省略する。
また、図１３のＢは、図１０に示した駆動タイミングでの駆動の場合のDCカットの電圧値とその時点のリセットレベルの分布を示している。ただし、図１３のＢでは、スイッチ用トランジスタ１１１をオン状態にしたが、各列のソースフォロアの出力が完全に平均化される前にオフ状態にしているため、オートゼロ期間における容量素子４２−１，４２−２の入力電圧はそろわずに、それぞれ1.2V，1.8Vとなる。そして、容量素子４２−１，４２−２によってDCカットされることで、出力電圧は共に1.8Vとなる。
その後、リセットレベル期間において、容量素子４２−１，４２−２の入力電圧はそれぞれ1.0V，2.0Vとなる。そして、容量素子４２−１，４２−２によってDCカットされると、それらの容量素子４２の特性によって、出力電圧はそれぞれ1.6V，2.0Vとなる。
そして、図１３のＢに示すように、オートゼロ期間に入力電圧がそれぞれ1.2V，1.8Vのようにソースフォロアの出力の平均値（例えば1.5V）に近づけられ、その後のリセットレベル期間に入力電圧として1.0V，2.0Vが入力されると、出力電圧が1.6V，2.0Vにばらつくので、リセットレベル期間におけるリセットレベルの分布は、その裾が広がったものとなる。
ただし、図１３のＢのリセットレベル期間におけるリセットレベルの分布は、入力電圧が完全に平均化されたものではないため、図１２のＢのリセットレベル期間におけるリセットレベルの分布と比べて、分布の幅が狭くなるが、分布が広がった分だけノイズを注入することができる。
このように、図１３のＢの本技術の駆動では、図１３のＡの通常の駆動と比べて、リセットレベルの分布の幅を広げることができる。
＜本技術の駆動＞
次に、本技術の駆動についてさらに詳細に説明する。ただし、本技術の理解を容易にし、かつその背景を明らかにするため、ここでも図１４及び図１５を参照して通常の駆動について説明してから、本技術の駆動について説明する。
（通常の駆動）
図１４は、通常の駆動に用いられる駆動回路を示す図である。
図１４に示すように、通常の駆動では、各列のソースフォロアの出力を平均化しないため、垂直信号線２１−１，２１−２には行信号線１１２が接続されておらず、さらにスイッチ用トランジスタ１１１も設けられていない。そのため、通常の駆動は、図１５のタイミングチャートに示すように駆動される。
すなわち、時刻t11において、画素リセットパルスRSTがオンされると同時に、比較器リセットパルスPSETがオンされると、ソースフォロアの出力VSL1，VSL2ではその電圧値が上昇を開始し、時刻t12において画素リセットパルスRSTがオフされるまで上昇し続ける。また、時刻t12を経過すると、オートゼロ期間において、ソースフォロアの出力VSL1，VSL2の電圧値は下降し、それぞれ2.0V，1.0Vとなる。
その後、時刻t13から時刻t14までのリセットレベル期間、時刻t14から時刻t15までの駆動パルスTRGのオン期間、時刻t15以降の信号レベル期間において、出力VSL1，VSL2は、それぞれ2.0V，1.0Vで一定の電圧値となる。
また、容量素子４２の出力VSL1D，VSL2Dであるが、図１２のＡ及び図１３のＡで説明したように、容量素子４２によってDCカットされるので、すべての期間においてDCカット後の1.8Vにそろえられる。
以上、通常の駆動について説明した。
（本技術の駆動）
図１６は、本技術の駆動に用いられる駆動回路を示す図である。
図１６に示すように、本技術の駆動では、各列のソースフォロアの出力を平均化するため、垂直信号線２１−１，２１−２には行信号線１１２が接続され、さらにスイッチ用トランジスタ１１１が設けられている。そのため、本技術の駆動は、図１７又は図１８のタイミングチャートに示すように駆動される。
図１７に示すように、時刻t21において、画素リセットパルスRSTがオンされると同時に、比較器リセットパルスPSETがオンされると、ソースフォロアの出力VSL1，VSL2ではその電圧値が上昇を開始し、時刻t22において画素リセットパルスRSTがオフされるまで上昇し続ける。同様に、時刻t21から時刻t22までの間、容量素子４２の出力VSL1D，VSL2Dではその電圧値が上昇し続ける。
また、時刻t22が経過すると、オートゼロ期間において、ソースフォロアの出力VSL1，VSL2の電圧値は下降する。そして、時刻t23において、制御パルスVSLCNTがオンされると、スイッチ用トランジスタ１１１により垂直信号線２１同士がショートされて、各列のソースフォロアの出力が平均化される。その結果、時刻t24において、出力VSL1，VSL2は、1.5Vである平均値となる。すなわち、横つなぎによって垂直信号線２１同士をショートさせることで、各ソースフォロアの出力が平均化されることになる。
また、容量素子４２の出力VSL1D，VSL2Dであるが、図１２のＢで説明したように、容量素子４２によってDCカットされるので、時刻t24において、出力VSL1D，VSL2Dは、DCカット後の1.8Vにそろえられる。
その後、時刻t24以降、制御パルスVSLCNTがオフされ、各垂直信号線２１がショートされる前の元の状態に戻るので、リセットレベル期間において、ソースフォロアの出力VSL1，VSL2の電圧値はそれぞれ、2.0V，1.0Vとなる。そして、時刻t25から時刻t26までの駆動パルスTRGのオン期間、時刻t26以降の信号レベル期間において、出力VSL1，VSL2は、それぞれ2.0V，1.0Vで一定の電圧値となる。
また、容量素子４２の出力VSL1D，VSL2Dであるが、図１２のＢで説明したように、容量素子４２によってDCカットされると、その特性によって、出力VSL1D，VSL2Dはそれぞれ、2.3V，1.3Vとなる。すなわち、制御パルスVSLCNTがオフされると、各ソースフォロアの出力が動くので、DCカット後のノードは各ソースフォロアの出力に追従し、リセットレベルの分布はばらつくことになる。これにより、垂直信号線２１を通じて伝送される画素信号に、ノイズが付加されることになる。
なお、先に述べたとおり、スイッチ用トランジスタ１１１をオン状態にしたとき、各列のソースフォロアの出力が完全に平均化される前にオフ状態にしても、リセットレベルの分布をばらつかせて、ノイズが付加されるようにすることができる。例えば、図１８に示すように、時刻t33において、制御パルスVSLCNTがオンされているが、各列のソースフォロアの出力が完全に平均化される時刻よりも時間的に前の時刻t34において、制御パルスVSLCNTがオフされているので、出力VSL1，VSL2はそれぞれ1.8V，1.2Vとなる。
その後、時刻t34以降、制御パルスVSLCNTがオフされ、各垂直信号線２１がショートされる前の元の状態に戻るので、リセットレベル期間において、ソースフォロアの出力VSL1，VSL2の電圧値はそれぞれ、2.0V，1.0Vとなる。そして、時刻t35から時刻t36までの駆動パルスTRGのオン期間、時刻t36以降の信号レベル期間において、出力VSL1，VSL2は、それぞれ2.0V，1.0Vで一定の電圧値となる。
すなわち、垂直信号線２１同士が横つなぎされることで、出力VSL1，VSL2は平均化に向かうが、制御パルスVSLCNTのパルス幅を狭めて、その途中で横つなぎをやめたとしても、各ソースフォロアの出力が変化した分だけノイズを注入することができる。
また、容量素子４２の出力VSL1D，VSL2Dであるが、図１３のＢで説明したように、容量素子４２によってDCカットされるので、時刻t34において、出力VSL1D，VSL2Dは、DCカット後の1.8Vにそろえられる。その後、時刻t34以降、容量素子４２の特性によって、出力VSL1D，VSL2Dは、2.0V，1.6Vとなる。
すなわち、制御パルスVSLCNTがオフされると、各ソースフォロアの出力が動くので、DCカット後のノードは各ソースフォロアの出力に追従し、ソースフォロアの出力を完全に平均化した場合ほどではないが、リセットレベルの分布は、ばらつくことになる。換言すれば、制御パルスVSLCNTのパルス幅に応じて、リセットレベルの分布の幅を調整することができるということである。
このように、図１７及び図１８の本技術の駆動では、図１５の通常の駆動に比べて、リセットレベルの分布の幅を広げることができる。
なお、説明の簡略化のため、図１５、図１７、及び、図１８のタイミングチャートにおいては、光がフォトダイオード５１に光が入射されていない黒信号を読み出している場合を一例として示している。すなわち、光が入射される場合には、駆動パルスTRGがオンされると、フォトダイオード５１に蓄積された電荷がフローティングディフュージョン５６に転送されて信号レベルが読み出され、ソースフォロアの出力VSL1，VSL2の値は変化することになる。
以上、本技術の駆動について説明した。
本技術の駆動によれば、エネルギーの集中や量子化縦筋等を抑制する目的で、ノイズを注入する場合に、リセットレベルの平均値のシフトを発生させず、かつリセットレベルの分布をばらつかせることができる。その結果、AD変換が適切に行われるため、より確実に、AD変換におけるリニアリティの劣化と、量子化誤差により生じる量子化縦筋を抑制することができる。
例えば、図１９のＡに示すように、通常の駆動の場合、リセットレベルのAD変換結果と信号レベルのAD変換結果との間で差分処理を実行した結果には量子化誤差がごとに蓄積し、その結果得られる画像には、量子化誤差に起因する縦筋状のノイズが見えることになる。
一方、本技術の駆動の場合、ノイズが注入されるので、画素ごとに不規則に量子化誤差が発生し、それが列ごとに蓄積されることはない。このため、差分処理を実行した後の画像は、図１９のＡと同様に量子化誤差が介在しているものの、不規則に分散しているため、図１９のＢに示すように、縦筋模様は全く認識できなくなる。
このように、差分処理の基準となるリセットレベルにノイズを注入するだけで、差分処理後の量子化ノイズによる縦筋ノイズを軽減することができる。図１９のＡと図１９のＢとでは、差分処理後にも残留しているノイズ量は変わらないが、それが列ごとに蓄積して縦筋ノイズとして認識される場合と、不規則に分布している場合とでは、人間の感じ方は大きく異なり、不規則に分布しているほうが、ずっと自然に受け入れることができる。これは幾何学的なパターン認識ができる場合は、どうしてもそこに意識が集中してしまう人間の認知心理学的な特性によるものである。
なお、リセットレベルの平均値のシフトについて、オフセット調整を行うことも考えられるが、それを実現するには、オフセットのゲイン連動や自動調整機能が必要となるため、回路規模が増大することとなる。本技術では、スイッチ用トランジスタ１１１を設けるだけで、リセットレベルの平均値のシフトを抑えることができるので、回路規模が増大することもない。
また、本技術では、垂直信号線２１をショートさせることで、垂直信号線２１を通じて伝送される画素信号に、ノイズが付加されるようにしているが、図８に示したように、さらに、ノイズ付加部１９によって、時間的には不変でかつ２次元空間的には不規則なノイズが付加されるようにしてもよい。
＜他の実施の形態＞
（同色の画素ごとに駆動）
ところで、図８のCMOSイメージセンサ１０１において、画素アレイ部１１に配置される単位画素３０はカラー撮像に対応している。すなわち、画素アレイ部１１に行列状に２次元配置された複数の単位画素３０において、各フォトダイオード５１の光が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組み合わせからなる色分解フィルタのいずれかの色フィルタが設けられている。
図２０に示した例は、いわゆるベイヤ配列（Bayer Arrangement）の基本形のカラーフィルタを用いており、行列状に２次元配置された単位画素３０が、赤（R）、緑（G）、青（B）の３色カラーフィルタに対応するように、色分解フィルタの繰り返し単位が２×２画素で配置されて画素アレイ部１１を構成している。
例えば、奇数行奇数列には第１のカラー（例えばR）を感知するための第１のカラー画素を配置し、奇数行偶数列及び偶数行奇数列には第２のカラー（例えばG）を感知するための第２のカラー画素を配置し、偶数行偶数列には第３のカラー（例えばB）を感知するための第３のカラー画素が配置される。つまり、行ごとに異なったR／G又はG／Bの２色のカラー画素が市松模様状に配置されている。
このようなベイヤ配列の基本形のカラーフィルタの色配列は、行方向及び列方向のいずれにつても、R／G又はG／Bの２色が２つごとに繰り返されるが、カラー画素の色ごとにスイッチ用トランジスタ１１１を設けて、各垂直信号線２１を色ごとに行信号線１１２により接続し、同色のソースフォロアの出力を合わせるような構成とすることができる。
例えば、図２０において、奇数列（R又はG）のカラー画素が接続された奇数列の各垂直信号線２１を、行信号線１１２−１により行方向に接続し、それらのソースフォロアの出力同士が接続されるようにする。同様に、偶数列（G又はB）のカラー画素が接続された偶数列の各垂直信号線２１を、行信号線１１２−２により行方向に接続し、それらのソースフォロアの出力同士が接続されるようにする。
また、奇数列の各垂直信号線２１を色ごとに接続した行信号線１１２−１には、そのゲートに制御パルスVSLCNTが入力されるスイッチ用トランジスタ１１１−１を設ける。さらに、偶数列の各垂直信号線２１を色ごとに接続した行信号線１１２−２には、そのゲートに制御パルスVSLCNTが入力されるスイッチ用トランジスタ１１１−１を設ける。
そして、スイッチ用トランジスタ１１１−１，１１２−２が、制御パルスVSLCNTに応じて、スイッチング動作をすることで、奇数列又は偶数列の各垂直信号線２１同士をショートさせて、色ごとにソースフォロアの出力を平均化することができる。
ここで、近傍の同色のカラー画素同士は同じようなレベルの信号を出力する一方、異なる色のカラー画素同士は異なるレベルの信号を出力することが一般的に知られている。すなわち、同色のソースフォロアの出力は、同じようなレベルの信号となるので、同色同士で接続された垂直信号線２１をショートさせることで、色ごとのリセットレベルの平均値を用いてその分布をばらつかせることができるので、より確実にエネルギーの集中を避けることができる。
（AD変換のゲインと制御パルスVSLCNTとの連動）
図８のCMOSイメージセンサ１０１においては、参照信号生成部１５により生成される参照信号RAMPのスロープの傾きを変化させることで、AD変換のゲインを調整している。具体的には、参照信号RAMPの傾きが緩やかなほど、参照信号RAMPと、垂直信号線２１を通じて伝送される画素信号とが一致する時点が遅くなるので、大きなデジタル信号が得られるようになり、AD変換のゲインが高くなる。逆に、参照信号RAMPの傾きが急な場合にはAD変換のゲインが低くなる。
つまり、参照信号RAMPの傾きを変化させると、参照信号RAMPと、垂直信号線２１を通じて伝送される画素信号とが一致する時点が調整されることになる。その結果、垂直信号線２１を通じて伝送される画素信号の信号電圧が同じであっても、一致する時点の計数値、すなわち、信号電圧のデジタル信号が調整されることになる。このことは、参照信号RAMPの傾きを変えることがAD変換のゲインを調整することと等価であることを意味する。
ここで、例えば、参照信号RAMPの傾きを1/2にして、AD変換のゲインを2倍にした場合、リセットレベルを取り込む際の傾きも1/2となるので、傾きを1/2にする前と同じ分布であると、参照信号RAMPの範囲から外れてしまい、リセットレベルを取り込むことができなくなる。
このようなことから、AD変換のゲインを高くした場合にはリセットレベルの分布を狭める必要がある一方、AD変換のゲインを低くした場合にはリセットレベルの分布を広げる必要が出てくるが、先に述べたとおり、制御パルスVSLCNTのパルス幅に応じて、リセットレベルの分布の広がりを調整できるので、ここではそれを利用することができる。
すなわち、図２１に示すように、制御パルスVSLCNTは、比較器４４に対しての比較器リセットパルスPSETがアクティブとなる期間（オートゼロ期間）のうち、一定期間のみHレベルとされるが、そのHレベルの期間を、AD変換のゲインに応じて調整する。具体的には、AD変換のゲインを高くした場合には、制御パルスVSLCNTのパルス幅を狭めて、リセットレベルの分布が広がらないようにする。一方、AD変換のゲインを低くした場合には、制御パルスVSLCNTのパルス幅を広げて、リセットレベルの分布が広がるようにする。
これにより、例えばAD変換のゲインを低くした場合に、制御パルスVSLCNTのパルス幅が広げられると、リセットレベルの分布が広がってその分布がばらつくので、より確実に、エネルギーの集中を避けることができる。
（AD変換のゲインとオートゼロ期間との連動）
また、前述したAD変換のゲインと連動させて、比較器リセットパルスPSETのパルス幅を調整することもできる。
例えば、参照信号RAMPの傾きが緩やかでAD変換のゲインが低いときには量子化誤差を防ぐため、図２２の実線で示すように、比較器リセットパルスPSETのパルス幅を狭くして、立ち上がりエッジが画素リセットパルスRSTの立ち上がりエッジに近づくようにする。換言すれば、リセット解除間隔TReleaseを狭くして、垂直信号線２１に現れるリセットノイズが安定する前に比較器４４を比較器リセットパルスPSETでオフさせることで、リセットノイズを積極的に注入させる。
これに対し、参照信号RAMPの傾きが急でAD変換のゲインが高いときには、AD変換の安定を優先し、図２２の点線で示すように、比較器リセットパルスPSETのパルス幅を広くする。換言すれば、リセット解除間隔TReleaseを通常のタイミングと同程度に広くし、リセットノイズが安定してから、比較器４４を比較器リセットパルスPSETでオフさせるようにする。
この２つの状態は、比較器リセットパルスPSETのパルス幅（オートゼロ期間）をAD変換のゲインに応じて連続的に制御することで滑らかに変化するようにする、あるいはAD変換のゲインに応じて段階的に制御することで段階的に変化するようにする。これにより、ノイズ注入を行う際には、わざと比較器リセットパルスPSETをオフするタイミングを時間的に前方にAD変換のゲインに適合する分だけずらしてやることで、AD変換のゲインに連動してリセット解除間隔TReleaseを調整できる。
（色ごとのAD変換のゲイン）
図２０に示したように、図８のCMOSイメージセンサ１０１では、例えば、ベイヤ配列の基本形のカラーフィルタが用いられ、それに対応して単位画素３０が配置されている。また、先に述べたように、色フィルタの繰り返しは、２行及び２列ごととなる。ここでは、行単位で画素信号を読み出して、垂直信号線２１ごとに列ごとに設けられたカラムAD変換部４１に画素信号を入力するので、１つの処理対象行には、R/G又はG/Bのいずれか２色のみの画素信号が存在することになる。
したがって、CMOSイメージセンサ１０１では、図２３に示すように、奇数列に対応したDAC１５ａと、偶数列に対応したDAC１５ｂとを設ける構成を採用することができる。
DAC１５ａ，１５ｂは、通信・タイミング制御部１７からの制御信号に基づいて、階段状の鋸歯状波（ランプ波形）を生成する。DAC１５ａ，１５ｂは、生成した階段状の鋸歯状波を、参照信号RAMPa，RAMPbとして、カラム処理部１４の各カラムAD変換部４１に供給する。
すなわち、参照信号生成部１５においては、通信・タイミング制御部１７から参照信号RAMPa，RAMPb生成用の制御信号が供給されると、行制御線２０上に存在する一方の色（奇数列のR又はG）のカラー画素特性に合わせた傾きβaを持ち、かつ全体として鋸歯状に時間変化させた階段状の波形を持った参照信号RAMPaを、DAC１５ａにて生成する。そして、DAC１５ａは、生成した参照信号RAMPaを、奇数列に対応するカラムAD変換部４１の比較器４４の他方の入力端子に容量素子４３を介して供給する。
同様に、行制御線２０上に存在する他方の色（偶数列のG又はB）のカラー画素特性に合わせた傾きβbを持ち、かつ全体として鋸歯状に時間変化させた階段状の波形を持った参照信号RAMPbが、DAC１５ｂにて生成される。そして、DAC１５ｂは、生成した参照信号RAMPbを、偶数列に対応するカラムAD変換部４１の比較器４４の他方の入力端子に容量素子４３を介して供給する。
すなわち、参照信号生成部１５においては、参照信号RAMPを生成するためのDACを、色分解フィルタにおける色フィルタの全色分を用意するのではなく、色の種類や配列で決まる色の繰り返しサイクルに応じた所定の色の組み合わせに応じた分だけ設けるようにしている。また、処理対象の行が切り替わると、その処理対象の行に存在する所定の色の組み合わせが切り替わるので、それに応じて、DAC１５ａ，１５ｂにより生成される参照信号RAMPa，RAMPbの変化特性（例えば傾きβa，βb）や初期値を、色フィルタ、すなわち画素信号の特性に応じて切り替えるようにしている。
このように、色ごとに参照信号RAMPが生成されることから、AD変換のゲインも色ごとに変化することになる。そして、先に述べたAD変換のゲインと、制御パルスVSLCNT等との連動であるが、AD変換のゲインが色ごとに変化しても原理はなんら変わらないため、制御パルスVSLCNT等を、色ごとのAD変換のゲインに連動させることが可能となる。
例えば、図２３に示すように、色ごとにAD変換のゲインに応じて、制御パルスVSLCNTのパルス幅を調整することで、スイッチ用トランジスタ１１１−１のゲートには制御パルスVSLCNTaが入力され、スイッチ用トランジスタ１１１−２のゲートには制御パルスVSLCNTbが入力されるようにする。これにより、スイッチ用トランジスタ１１１−１，１１１−２を別個に制御して、例えばソースフォロアの出力を平均化させたり、リセットレベルの分布の幅を調整したりすることができる。
なお、色ごとに参照信号RAMPを切り替える技術については、本出願人によって、特開２００５−３２８１３５号公報（特許４４４９５６５号）で既に提案されている。
（スイッチ用トランジスタの他の接続形態）
スイッチ用トランジスタ１１１の接続形態であるが、図９に示した接続形態以外の接続形態を採用することもできる。図２４には、スイッチ用トランジスタ１１１の他の接続形態を示している。
図２４に示すように、スイッチ用トランジスタ１１１−１において、ゲートは、制御線２３を介して通信・タイミング制御部１７と接続され、ソースは、垂直信号線２１−１に接続され、ドレインは、行信号線１１２に接続される。同様に、スイッチ用トランジスタ１１１−２においては、ゲートは制御線２３、ソースは垂直信号線２１−２、ドレインは行信号線１１２にそれぞれ接続される。
このような接続形態であっても、スイッチ用トランジスタ１１１−１，１１１−２は、ゲートに入力される制御パルスVSLCNTに応じて、スイッチング動作をすることで、垂直信号線２１−１，２１−２をショートさせることができる。
なお、図２４の接続形態は、スイッチ用トランジスタ１１１の他の接続形態の一例であって、さらに他の接続形態を採用することもできる。要は、スイッチ用トランジスタ１１１は、そのスイッチング動作により垂直信号線２１同士をショートさせることができればよく、垂直信号線２１と行信号線１１２との接続形態は任意である。
また、スイッチ用トランジスタ１１１は、全ての垂直信号線２１（H0，H1，・・・，Hh）と接続されるようにしてもよいし、全ての垂直信号線２１（H0，H1，・・・，Hh）のうち、一部の垂直信号線２１（例えば、奇数列のH0，H2，H4，・・・など）と接続されるようにしてもよい。また、垂直信号線２１の一部と接続される場合には、例えば、垂直信号線２１を所定の単位でブロックに分けることで、それらのブロックごとにスイッチ用トランジスタ１１１と接続されるようにすることができる。
さらに、画素アレイ部１１においては、行列状に配置された複数の単位画素３０が、自身以外の他の単位画素と、増幅用トランジスタ５４及び垂直信号線２１を少なくとも共有した画素共有の構成を採用してもよい。
なお、本明細書において、固体撮像素子の「固体」とは、半導体製であることを意味している。
また、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用することができる。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜本技術を適用した電子機器の構成例＞
図２５は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図２５の撮像装置３００は、レンズ群などからなる光学部３０１、前述した単位画素３０の各構成が採用される固体撮像素子（撮像デバイス）３０２、及び、カメラ信号処理回路であるDSP（Digital Signal Processor）回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び、電源部３０８は、バスライン３０９を介して相互に接続されている。
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、前述の実施の形態に係るCMOSイメージセンサ１等の固体撮像素子、すなわちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
表示部３０５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画又は静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画又は静止画を記録媒体に記録する。
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、及び、操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
前述の実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素３０が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
なお、本技術の実施の形態は、前述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本技術は、以下のような構成をとることができる。
（１）
光電変換を行う複数の画素が行列状に配置された画素部と、
前記画素から出力される画素信号を列ごとに伝送する列信号線と、
ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
前記列信号線と接続されるスイッチと、
前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
を備える固体撮像素子。
（２）
前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、
前記スイッチは、同色の画素の前記列信号線ごとに接続される
（１）に記載の固体撮像素子。
（３）
前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記スイッチのオン期間を調整する
（１）又は（２）に記載の固体撮像素子。
（４）
前記制御部は、前記AD変換部によるAD変換のゲインに応じて、前記比較器のリセット期間を調整する
（１）乃至（３）のいずれか一項に記載の固体撮像素子。
（５）
前記AD変換部によるAD変換のゲインは、色ごとに異なる前記参照信号に応じた値となる
（１）乃至（４）のいずれか一項に記載の固体撮像素子。
（６）
前記スイッチは、トランジスタであり、
前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線と行方向に接続された行信号線に接続されるソース及びドレインとを有する
（１）乃至（５）のいずれか一項に記載の固体撮像素子。
（７）
前記スイッチは、トランジスタであり、
前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線に接続されるソースと、行方向の行信号線に接続されるドレインとを有する
（１）乃至（５）のいずれか一項に記載の固体撮像素子。
（８）
前記スイッチは、全ての前記列信号線と接続されている
（１）乃至（７）のいずれか一項に記載の固体撮像素子。
（９）
前記列信号線は、所定の単位でブロックに分けられており、
前記スイッチは、前記ブロックごとに前記列信号線と接続されている
（１）乃至（７）のいずれか一項に記載の固体撮像素子。
（１０）
前記画素部に行列状に配置された複数の画素は、他の画素と、増幅用のトランジスタ及び前記列信号線を少なくとも共有している
（１）乃至（９）のいずれか一項に記載の固体撮像素子。
（１１）
前記列信号線を通して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部をさらに備える
（１）乃至（１０）のいずれか一項に記載の固体撮像素子。
（１２）
光電変換を行う複数の画素が行列状に配置された画素部と、
前記画素から出力される画素信号を列ごとに伝送する列信号線と、
ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
前記列信号線と接続されるスイッチと
を備える固体撮像素子の駆動方法において、
前記固体撮像素子が、
前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせるステップ
を含む駆動方法。
（１３）
光電変換を行う複数の画素が行列状に配置された画素部と、
前記画素から出力される画素信号を列ごとに伝送する列信号線と、
ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するAD変換部と、
前記列信号線と接続されるスイッチと、
前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
を備える
固体撮像素子を搭載した電子機器。
１，１０１ CMOSイメージセンサ， １１ 画素アレイ部， １３ 読出電流源部， １４ カラム処理部， １５ 参照信号生成部， １５ａ，１５ｂ DAC， １７ 通信・タイミング制御部， １９ ノイズ付加部， ２０ 行制御線， ２１ 垂直信号線， ２３ 制御線， ３０ 単位画素， ４１ カラムAD変換部， ４２ 容量素子， ４３ 容量素子， ４４ 比較器， ４５ カウンタ， ５４ 増幅用トランジスタ， １１０ スイッチ， １１１ スイッチ用トランジスタ， １１２ 行信号線， ３００ 撮像装置， ３０２ 固体撮像素子

Claims (12)

  1. 光電変換を行う複数の画素が行列状に配置された画素部と、
    前記画素から出力される画素信号を列ごとに伝送する列信号線と、
    ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するＡＤ変換部と、
    前記列信号線と接続されるスイッチと、
    前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
    を備え、
    前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、
    前記スイッチは、同色の画素の前記列信号線ごとに接続される
    固体撮像素子。
  2. 前記制御部は、前記ＡＤ変換部によるＡＤ変換のゲインに応じて、前記スイッチのオン期間を調整する
    請求項１に記載の固体撮像素子。
  3. 前記制御部は、前記ＡＤ変換部によるＡＤ変換のゲインに応じて、前記比較器のリセット期間を調整する
    請求項２に記載の固体撮像素子。
  4. 前記ＡＤ変換部によるＡＤ変換のゲインは、色ごとに異なる前記参照信号に応じた値となる
    請求項３に記載の固体撮像素子。
  5. 前記スイッチは、トランジスタであり、
    前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線と行方向に接続された行信号線に接続されるソース及びドレインとを有する
    請求項１に記載の固体撮像素子。
  6. 前記スイッチは、トランジスタであり、
    前記トランジスタは、制御線を通して前記制御部に接続されるゲートと、前記列信号線に接続されるソースと、行方向の行信号線に接続されるドレインとを有する
    請求項１に記載の固体撮像素子。
  7. 前記スイッチは、全ての前記列信号線と接続されている
    請求項１に記載の固体撮像素子。
  8. 前記列信号線は、所定の単位でブロックに分けられており、
    前記スイッチは、前記ブロックごとに前記列信号線と接続されている
    請求項１に記載の固体撮像素子。
  9. 前記画素部に行列状に配置された複数の画素は、他の画素と、増幅用のトランジスタ及び前記列信号線を少なくとも共有している
    請求項１に記載の固体撮像素子。
  10. 前記列信号線を通して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部をさらに備える
    請求項１に記載の固体撮像素子。
  11. 光電変換を行う複数の画素が行列状に配置された画素部と、
    前記画素から出力される画素信号を列ごとに伝送する列信号線と、
    ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するＡＤ変換部と、
    前記列信号線と接続されるスイッチと
    を備える固体撮像素子の駆動方法において、
    前記固体撮像素子が、
    前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせるステップ
    を含み、
    前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、
    前記スイッチは、同色の画素の前記列信号線ごとに接続される
    駆動方法。
  12. 光電変換を行う複数の画素が行列状に配置された画素部と、
    前記画素から出力される画素信号を列ごとに伝送する列信号線と、
    ランプ波である参照信号と、前記列信号線を通して伝送される前記画素信号とを比較する比較器を有し、前記比較器の比較結果に基づいて、前記画素信号の基準レベルと信号レベルを独立にデジタル信号に変換するＡＤ変換部と、
    前記列信号線と接続されるスイッチと、
    前記比較器をリセットする期間のうち、一定期間のみ前記スイッチをオンさせて、前記列信号線同士をショートさせる制御部と
    を備え、
    前記画素部には、所定の繰り返し単位で色が配列されたカラーフィルタに対応して前記複数の画素が配置されており、
    前記スイッチは、同色の画素の前記列信号線ごとに接続される
    固体撮像素子を搭載した電子機器。
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