KR20200098754A - Cds 회로, 이미지 센서 및 cds 회로의 출력 신호 분산 방법 - Google Patents

Cds 회로, 이미지 센서 및 cds 회로의 출력 신호 분산 방법 Download PDF

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KR20200098754A
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Abstract

본 발명은 CDS 회로, 이를 포함하는 이미지 센서 및 CDS 회로의 출력 신호 분산 방법에 관한 것으로서, 본 발명의 일 실시예에 따른 CDS 회로는, 비교기를 포함하되, 상기 비교기는, 램프 신호를 입력받는 제1 트랜지스터와 픽셀 신호를 입력받는 제2 트랜지스터를 포함하는 신호 입력부; 및 트랜지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하고, 상기 오프셋 형성부는, 오토 제로(auto-zero) 수행 구간에서의 상기 트랜지스터의 외형비와 픽셀 신호 해독 구간에서의 상기 트랜지스터의 외형비가 서로 상이하다.

Description

CDS 회로, 이미지 센서 및 CDS 회로의 출력 신호 분산 방법{CORRELATED DOUBLE SAMPLING CIRCUIT, IMAGE SENSOR AND METHOD FOR SPREADING OUTPUT SIGNAL IN CORRELATED DOUBLE SAMPLING CIRCUIT}
본 발명은 CDS 회로, 이를 포함하는 이미지 센서 및 CDS 회로의 출력 신호 분산 방법에 관한 것이다.
이미지 센서는 상관 이중 샘플링(CDS, correlated double sampling) 방식을 채용하고, CDS 방식에 의해 샘플링된 신호, 예를 들어 리셋 신호와 픽셀 신호의 차이를 카운팅(counting)하여 디지털 신호로 출력한다.
그러나 최근 고화소 제품군이 지속적으로 연구 및 개발되면서 CDS 회로가 처리해야 할 픽셀 신호가 증가하였고, 이에 따라 샘플링 타이밍이 짧은 기간에 집중되는 경우 CDS 회로는 순간적으로 많은 전류를 소모하게 되며, 이는 결국 CDS 회로에 걸리는 VDD 전압 및 VSS 전압이 갑작스럽게 하강 및 상승하는 현상(IR-drop/rise)을 일으킬 수 있다.
이렇게 CDS 회로에서 갑작스러운 VDD 전압의 하강 및 VSS 전압의 상승이 발생하는 경우, 노이즈 마진(noise margin)이 줄어들어 이미지 센서 전체적으로 처리 속도가 느려지거나 일부 픽셀들에 대한 신호 처리가 제대로 수행되지 않을 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 고화소 제품에 발생할 수 있는 갑작스러운 전압 상승 및 하강 현상을 방지하는 CDS 회로, 이를 포함하는 이미지 센서 및 CDS 회로의 출력 신호 분산 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 CDS 회로는, 비교기를 포함하되, 상기 비교기는, 램프 신호를 입력받는 제1 트랜지스터와 픽셀 신호를 입력받는 제2 트랜지스터를 포함하는 신호 입력부; 및 트랜지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하고, 상기 오프셋 형성부는, 오토 제로(auto-zero) 수행 구간에서의 상기 트랜지스터의 외형비와 픽셀 신호 해독 구간에서의 상기 트랜지스터의 외형비가 서로 상이할 수 있다.
본 발명의 일 실시예에 따른 이미지 센서는, 픽셀 신호를 출력하는 복수의 픽셀을 포함하는 픽셀 어레이; 램프 신호를 출력하는 램프 신호 생성기; 및 CDS 회로를 포함하되, 상기 CDS 회로는 비교기를 포함하고, 상기 비교기는, 램프 신호를 입력받는 제1 트랜지스터와 픽셀 신호를 입력받는 제2 트랜지스터를 포함하는 신호 입력부; 및 트랜지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하고, 상기 오프셋 형성부는, 오토 제로(auto-zero) 수행 구간에서의 상기 트랜지스터의 외형비와 픽셀 신호 해독 구간에서의 상기 트랜지스터의 외형비가 서로 상이할 수 있다.
본 발명의 일 실시예에 따른 이미지 센서는, 복수의 컬럼 라인과 접속되는 복수의 픽셀을 포함하는 픽셀 어레이; 램프 신호를 출력하는 램프 신호 생성기; 상기 컬럼 라인들 각각에 연결되고, 상기 픽셀 어레이로부터 출력되는 픽셀 신호와 상기 램프 신호를 비교하고, 비교 결과에 따른 비교 출력 신호를 출력하는 CDS 회로부; 및 상기 복수의 컬럼 라인들 중 적어도 둘 이상에 대해 서로 상이한 신호 지연을 제공하는 신호 지연부를 포함할 수 있다.
본 발명의 일 실시예에 따른 CDS 회로의 출력 신호 분산 방법은, 2 이상의 트렌지스터를 포함하고, 램프 신호 및 픽셀 신호를 입력받는 신호 입력부와, 2 이상의 트렌지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하는 CDS 회로의 출력 신호 분산 방법에 있어서, 상기 오프셋 형성부에 포함된 2 이상의 트렌지스터에 대한 제1 외형비를 형성하여 오토 제로(auto-zero)를 수행하는 단계; 상기 오토 제로를 수행하여 발생한 오프셋 성분을 저장하는 단계; 및 상기 오프셋 형성부에 포함된 2 이상의 트렌지스터에 대해 상기 제1 외형비와 상이한 제2 외형비를 형성하여 신호 해독을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 터치 센싱 패널의 노이즈 보상 장치 및 그 방법에 따르면, 디스플레이 노이즈가 터치 센싱 패널의 각 채널에 상이하게 영향을 미칠 수 있음을 고려하여 각 채널 별로 노이즈 편차를 보상할 수 있다.
본 발명의 실시예들에 따른 터치 센싱 패널의 노이즈 회피 장치 및 그 방법에 따르면, 디스플레이 노이즈의 발생 주파수와 상이한 주파수를 가지는 터치 센싱 구동 신호를 적용하면서도, 터치 센싱 구동 신호의 파형을 변경하여 디스플레이 노이즈의 피크 구간을 회피할 수 있다.
도 1은 CDS 회로의 동작을 설명하기 위한 타이밍도이다.
도 2 내지 도 4는 CDS 회로의 동작을 설명하기 위한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 CDS 회로를 도시하는 회로도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 CDS 회로의 동작을 설명하기 위한 회로도이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 일부를 도시하는 회로도이다.
도 15는 도 5 내지 도 9에 따른 본 발명의 실시예를 적용하지 않은 경우와 적용한 경우의 리셋 코드를 각각 도시하는 그래프이다.
도 16은 도 5 내지 도 9에 따른 본 발명의 실시예를 적용하지 않은 경우와 적용한 경우의 이미지 신호와 리셋 신호의 차를 나타내는 코드를 도시하는 그래프이다.
도 17은 본 발명인 CDS 회로의 실시예들을 적용하지 않은 경우 나타나는 VDD 및 VSS 전압의 변동을 나타내는 도면이다.
도 18은 본 발명인 CDS 회로의 실시예들을 적용한 경우 나타나는 VDD 및 VSS 전압의 변동을 나타내는 도면이다.
도 19는 본 발명의 일 실시예에 따른 CDS 회로의 출력 신호 분산 방법을 나타내는 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 CDS 회로의 동작을 설명하기 위한 타이밍도이고, 도 2 내지 도 4는 CDS 회로의 동작을 설명하기 위한 회로도이다.
도 2를 참고하면, CDS 회로는 비교기 및 주변 회로들을 포함하는데, 우선 비교기는 램프(RAMP) 신호를 입력받는 제1 트랜지스터(TR1)와 픽셀 신호를 입력받는 제2 트랜지스터(TR2), 제1 트랜지스터와 연결되는 제3 트랜지스터(TR3) 및 제2 트랜지스터와 연결되는 제4 트랜지스터(TR4)를 포함한다. 또한, 도 3 및 도 4를 참고하면, CDS 회로는 주변 회로로서 제1 스위치(SW1), 제2 스위치(SW2) 및 커패시터(C)를 포함할 수 있다.
비교기는 픽셀 신호(PIX)와 램프 신호(RAMP)를 비교하고 비교 결과에 상응하는 비교 신호(COMP)를 출력한다. 그러나 이와 같은 작동 이전에 오토 제로를 수행(auto-zeroing)함으로써, 비교기의 오프셋을 제거하는 단계를 거친다. 이 과정을 도 3, 도 4 및 도 1에서 도시하는 타이밍도와 함께 설명하면, 도 3에서 제1 스위치(SW1)와 제2 스위치(SW2)가 도통되는 모습은 도 1에서 t1 내지 t2 구간에 도시된 파형 AZSW에 대응된다.
오토 제로를 수행하여 획득한 오프셋 전압은 아래 [수학식 1]과 같이 표현된다.
Figure pat00001
여기에서, VOS,AZ는 오토 제로 수행 시의 오프셋 전압을 의미하고, VGSN은 도 2 내지 도 4에서 표현된 NMOS 트랜지스터의 게이트-소스 전압을 의미하고, VGSP은 도 2 내지 도 4에서 표현된 PMOS 트랜지스터의 게이트-소스 전압을 의미한다.
VTHN는 도 2 내지 도 4에서 표현된 NMOS 트랜지스터의 임계 전압(threshold voltage)를 의미하고, VTHP는 도 2 내지 도 4에서 표현된 PMOS 트랜지스터의 임계 전압을 의미한다. 또한, △VTHN는 제1 트랜지스터와 제2 트랜지스터의 임계 전압의 미스매치(mismatch)를, △VTHP는 제3 트랜지스터와 제4 트랜지스터의 임계 전압의 미스매치를 의미한다.
W/L는 트랜지스터의 외형비(aspect ratio)로서 트랜지스터 채널 영역의 너비(W)와 길이(L)의 비를 의미하고, 따라서, (W/L)N는 제1 트랜지스터와 제2 트랜지스터의 외형비를, (W/L)P,AZ는 제3 트랜지스터와 제4 트랜지스터의 외형비를 의미한다. 또한, △(W/L)N는 제1 트랜지스터와 제2 트랜지스터의 외형비의 미스매치를, △(W/L)P,AZ는 제3 트랜지스터와 제4 트랜지스터의 외형비의 미스매치를 의미한다.
또한, gmN는 제1 트랜지스터와 제2 트랜지스터의 트렌스컨덕턴스(transconductance)를, gmP,AZ는 제3 트랜지스터와 제4 트랜지스터의 트렌스컨덕턴스를 의미한다.
전술한 [수학식 1]에서 오토 제로 수행 시의 오프셋 전압(VOS,AZ)은 두 개 항의 합으로 표현되는데, 첫 번째 항은 제1 트랜지스터와 제2 트랜지스터에 의해 발생하는 오프셋을, 두 번째 항은 제3 트랜지스터와 제4 트랜지스터에 의해 발생하는 오프셋을 의미한다. 그리고 이와 같은 통상적인 CDS 회로에 따르면 오토 제로 수행시의 오프셋 전압과, 픽셀 신호 해독 시의 오프셋 전압(VOS,OP)과 동일하다. 이에 따라 최총 오프셋 전압(VOS,OP - VOS,AZ)의 값은 0이 되며, 결국 오토 제로를 수행함으로써 비교기의 오프셋 전압은 픽셀 신호 해독 시 영향을 미치지 않게 된다.
그러나, 이렇게 되면 픽셀 신호 해독 과정 중, 특히 리셋 신호 해독 시(도 1의 t5) 갑작스러운 과전류(peak current)가 흐르는 현상이 발생할 수 있다. 리셋 신호 해독시에는 이미지 센서에 빛이 유입되지 않기 때문에 대체로 예를 들어, 검은색과 같이 어느 한 가지 특정 색채에 대한 해독이 이루어지기 때문에, 순간적으로 과전류가 소모될 수 있고, 이에 따라 데이터 버스에 걸리는 VDD 전압 및 VSS 전압이 갑작스럽게 하강 및 상승하는 현상(IR-drop/rise)이 발생할 수 있다. 이러한 현상은 해독해야 하는 픽셀 신호량이 많은 고화소 제품군일수록 더 심각해질 수 있다.
이와 같은 순간적인 과전류에 의해 발생하는 데이터 버스 내부 전압의 순간적 강하/상승 현상에 대비하여 디커플링 커패시터(decoupling capacitor)를 장착하여 해결하는 방안을 고려할 수 있다. 이와 같은 방법은 전압의 순간적 강하/상승 현상을 상당 부분 해결할 수는 있으나, 디커플링 커패시터가 차지하는 면적이 증가한다는 단점이 있다. 뿐만 아니라, 순간적으로 다량의 전하가 소모된 디커플링 커패시터에 전하를 다시 채우기 위한 경로 상에 존재하는 인턱턴스 성분에 의한 과전류 및 그에 따른 IR-drop 현상은 보상이 어렵다.
본 발명의 실시예들에 따르면, 이와 같은 순간적인 과전류 및 그에 따른 데이터 버스 내부 전압의 순간적 강하/상승 현상을 방지하기 위해, 신호 해독 타이밍을 분산시키는 방식을 제안한다.
도 5는 본 발명의 일 실시예에 따른 CDS 회로를 도시하는 회로도이고, 도 6 내지 도 9는 본 발명의 일 실시예에 따른 CDS 회로의 동작을 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 CDS 회로는 비교기를 포함하되, 비교기는 신호 입력부(20)와 오프셋 형성부(10)를 포함한다.
신호 입력부(20)는 램프 신호를 입력받는 제1 트랜지스터(TR1)와 픽셀 신호를 입력받는 제2 트랜지스터(TR2)를 포함한다.
오프셋 형성부(10)는 트랜지스터들을 포함하되, 이들 트랜지스터들은 신호 입력부(20)와 연결된다. 더 나아가, 본 발명의 일 실시예에 따른 CDS 회로는 오토 오프셋 형성부 내에 포함된 트랜지스터는 제로 수행 구간에서의 외형비와 픽셀 신호 해독 구간에서의 외형비가 서로 상이하게 되도록 제어된다.
구체적인 실시예로서, 도 5를 참조하면, 오프셋 형성부(10)는 제1 트랜지스터(TR1)와 연결되는 제3 트랜지스터(TR3) 및 제2 트랜지스터(TR2)와 연결되는 제4 트랜지스터(TR4)를 포함할 뿐만 아니라, 제3 트랜지스터(TR3)와 병렬로 연결되는 제1 보조 트랜지스터(TR_SUB1) 및 제4 트랜지스터(TR4)와 병렬로 연결되는 제2 보조 트랜지스터(TR_SUB2)를 포함할 수 있다. 한편, 제1 트랜지스터(TR1)와 제3 트랜지스터(TR3)가 연결되는 지점은 비교기의 비교 노드를 구성하고, 제2 트랜지스터(TR2)와 제4 트랜지스터(TR4)가 연결되는 지점은 비교기의 출력 노드를 구성한다.
본 발명의 일 실시예에 따른 CDS 회로는 오토 제로 수행 구간에서, 제3 트랜지스터, 제4 트랜지스터 뿐만아니라 제1 보조 트랜지스터 및 제2 보조 트랜지스터가 도통하도록 제어된다. 다음으로, 픽셀 신호 해독 구간에서, 제3 트랜지스터 및 제4 트랜지스터만 도통하고, 제1 보조 트랜지스터 및 제2 보조 트랜지스터는 단락되도록 제어된다.
이와 같이 제어하면, 오토 제로 수행 구간에서의 오프셋 형성부(10)의 오프셋 전압값과, 픽셀 신호 해독 구간에서의 오프셋 형성부(10)의 오프셋 전압값이 서로 상이하게 되어, 오프셋 전압이 제거되지 않는다. 이를 [수학식 2] 내지 [수학식 4]로 설명하면 다음과 같다.
아래 [수학식 2]는 본 발명의 일 실시예에 따른 CDS 회로가 오토 제로 수행 구간에서, 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터가 모두 도통하는 상태의 오프셋 전압을 구하는 식이다.
Figure pat00002
여기에서, VOS,AZ는 본 발명의 일 실시예에 따라, 오토 제로 수행 구간에서 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터가 모두 도통하는 상태의 오프셋 전압을 의미하고, VGSN은 도 5에 도시된 NMOS 트랜지스터들의 게이트-소스 전압을 의미하고, VGSP,AZ은 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터가 동작하는 게이트-소스 전압을 의미한다.
VTHN는 도 5에 도시된 제1 트랜지스터와 제2 트랜지스터가 동작하는 임계 전압을 의미하고, VTHP는 도 5에 도시된 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터가 동작하는 임계 전압을 의미한다. 또한, △VTHN는 제1 트랜지스터와 제2 트랜지스터의 임계 전압 미스매치를, △VTHP,AZ는 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터의 임계 전압 미스매치를 의미한다.
(W/L)N는 제1 트랜지스터와 제2 트랜지스터의 외형비를, (W/L)P,AZ는 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터의 외형비를 의미한다. 또한, △(W/L)N는 제1 트랜지스터와 제2 트랜지스터의 외형비의 미스매치를, △(W/L)P,AZ는 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터의 외형비의 미스매치를 의미한다.
또한, gmN는 제1 트랜지스터와 제2 트랜지스터의 트렌스컨덕턴스(transconductance)를, gmP,AZ는 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터의 트렌스컨덕턴스를 의미한다.
아래 [수학식 3]은 본 발명의 일 실시예에 따른 CDS 회로가 픽셀 신호 해독 구간에서, 제3 트랜지스터, 제4 트랜지스터만 도통하는 상태의 오프셋 전압을 구하는 식이다.
Figure pat00003
여기에서, VOS,OP 는 본 발명의 일 실시예에 따라, 픽셀 신호 해독 구간에서 제3 트랜지스터, 제4 트랜지스터가 도통하는 상태의 오프셋 전압을 의미하고, VGSP,OP는 제3 트랜지스터, 제4 트랜지스터의 게이트-소스 전압을 의미한다.
(W/L)P,OP는 제3 트랜지스터, 제4 트랜지스터의 외형비를 의미하고, △(W/L)P,OP는 제3 트랜지스터, 제4 트랜지스터의 외형비의 미스매치를 의미하며, gmP,OP는 제3 트랜지스터 및 제4 트랜지스터의 트렌스컨덕턴스를 의미한다. 그 외 다른 파라미터들은 [수학식 2]에서 설명한 내용을 참고할 수 있다.
아래 [수학식 4]는 최종 오프셋 전압을 의미한다. 도 5에서 제안된 본 발명의 일 실시예를 적용한 결과, 최종 오프셋 전압은 픽셀 신호 해독 구간에서의 오프셋 전압에서 오토 제로 수행 구간에서의 오프셋 전압을 차감한 값은 [수학식 4]와 같이 표현된다.
Figure pat00004
[수학식 2] 내지 [수학식 4]를 참고하면, 신호 입력부(20)에 존재하는 오프셋 성분들은 최종 오프셋 성분에서 제외되고, 오프셋 형성부(10)에 존재하는 오프셋 성분이 최종 오프셋 성분에 남게 됨을 확인할 수 있다. 즉, 도 2 내지 도 4에서 도시하는 CDS 회로를 적용한 경우 최종 오프셋 전압값이 0이 되는 경우와 다르다.
본 발명의 실시예에 따르면 오토 제로 수행 구간과 픽셀 신호 해독 구간에서의 오프셋 형성부(10)에 포함된 트렌지스터들의 사이즈, 즉 외형비(W/L)를 변화시킴으로써 최종 오프셋 성분들이 잔류하도록 제어한다.
이와 같은 제어를 위해, 본 발명의 일 실시예에 따른 CDS 회로는 제1 트랜지스터(TR1)의 게이트와 비교기의 비교 노드를 연결하는 제1 스위치(SW1) 및 제2 트랜지스터(TR2)의 게이트와 비교기의 출력 노드를 연결하는 제2 스위치(SW2)를 더 포함하며, 제1 스위치(SW1) 및 제2 스위치(SW2)의 도통 및 단락에 따라 오토 제로 수행 구간의 개시 및 종료 시점이 결정된다.
도 6 내지 도 9를 통해 본 발명의 일 실시예에 따른 CDS 회로가 동작하는 과정을 구체적을 설명한다.
도 6 내지 도 9를 참고하면, 본 발명의 일 실시예에 따른 CDS 회로는 제1 트랜지스터(TR1)의 게이트에 연결되는 제1 커패시터(C1) 및 제2 트랜지스터(TR2)의 게이트에 연결되는 제2 커패시터(C2)를 더 포함할 수 있다. 그리고 제1 커패시터(C1) 및 제2 커패시터(C2) 중 적어도 하나는 오토 제로 수행 구간이 종료되면 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제1 보조 트랜지스터(TR_SUB1) 및 제2 보조 트랜지스터(TR_SUB2)에 의해 형성되는 오프셋 성분을 저장할 수 있다.
도 6 내지 도 9를 참고하면, 본 발명의 일 실시예에 따른 CDS 회로는 제3 트랜지스터(TR3)의 게이트단과 제1 보조 트랜지스터(TR_SUB1)의 게이트단을 연결하는 제3 스위치(SW3) 및 제4 트랜지스터(TR4)의 게이트단과 제2 보조 트랜지스터(TR_SUB2)의 게이트단을 연결하는 제4 스위치(SW4)를 더 포함할 수 있다. 제3 스위치(SW3) 및 상기 제4 스위치(SW4)는 오토 제로 수행 구간(도 6)에서 도통하고, 상기 오토 제로 수행 구간이 종료되면(도 8 및 도 9) 단락된다.
도 6에서 도시하는 바와 같이, 제1 스위치(SW1) 및 제2 스위치(SW2)가 도통되어 오토 제로 수행 구간이 시작되면 제3 스위치(SW3) 및 제4 스위치(SW4)도 도통되어 제3 트랜지스터(TR3)와 병렬로 연결되는 제1 보조 트랜지스터(TR_SUB1) 및 제4 트랜지스터(TR4)와 병렬로 연결되는 제2 보조 트랜지스터(TR_SUB2)를 온(ON) 상태로 제어한다.
도 7에서 도시하는 바와 같이, 제1 스위치(SW1) 및 제2 스위치(SW2)가 단락되어 오토 제로 수행 구간이 종료되면 오토 제로 수행 구간에서 온(ON) 상태였던 제3 트랜지스터(TR3), 제1 보조 트랜지스터(TR_SUB1), 제4 트랜지스터(TR4) 및 제2 보조 트랜지스터(TR_SUB2)의 미스매치 오프셋이 제1 커패시터(C1) 및 제2 커패시터(C2) 중 적어도 하나에 저장된다.
본 발명의 일 실시예에 따른 CDS 회로는 제1 보조 트랜지스터(TR_SUB1)의 게이트단과 비교기의 전압원(VDD)을 연결하는 제5 스위치(SW5) 및 제2 보조 트랜지스터(TR_SUB2)의 게이트단과 비교기의 전압원(VDD)을 연결하는 제6 스위치(SW6)를 더 포함할 수 있다.
도 8에서 도시하는 바와 같이, 제1 스위치(SW1) 및 제2 스위치(SW2)가 단락되어 오토 제로 수행 구간이 종료되면 제3 스위치(SW3) 및 제4 스위치(SW4)도 단락시킴으로써, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)만을 온(ON) 상태로 제어하고, 제1 보조 트랜지스터(TR_SUB1) 및 제2 보조 트랜지스터(TR_SUB2)는 오프(OFF) 상태로 제어한다. 이로써 제1 보조 트랜지스터(TR_SUB1) 및 제2 보조 트랜지스터(TR_SUB2)를 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)로부터 분리시킨다.
도 9에서 도시하는 바와 같이, 제3 스위치(SW3) 및 제4 스위치(SW4)가 단락된 후, 제5 스위치(SW5) 및 제6 스위치(SW6)를 도통하여 제1 보조 트랜지스터(TR_SUB1)의 게이트단과 제2 보조 트랜지스터(TR_SUB2)의 게이트단에 비교기 전압원의 전압(VDD)을 공급한다.
한편, 5에서 도시하는 바와 같이, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 NMOS 트랜지스터이고, 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제1 보조 트랜지스터(TR_SUB1) 및 제2 보조 트랜지스터(TR_SUB2)는 PMOS 트랜지스터일 수 있다. 또한, 도 6 내지 도 9에서 도시하는 바와 같이, 제1 스위치(SW1) 내지 제 6 스위치(SW1)는 PMOS 트랜지스터일 수 있다.
이미지 센서는 램프 신호를 출력하는 램프 신호 생성기 및 복수의 픽셀을 포함하는 픽셀 어레이를 포함할 수 있고, 픽셀 어레이는 복수의 컬럼 라인을 포함하며, CDS 회로는 복수의 컬럼 라인들에 각각 연결되어 있다. 오프셋 형성부(10)에 포함된 트랜지스터들, 즉 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터의 사이즈들은 각 컬럼 라인별로 미세하지만 서로 상이한 값을 가질 것이다. 이에 따라, 각 컬럼 라인별로 연결된 CDS 회로가 갖는 오프셋 값들 역시 서로 상이한 값을 갖는다. 이렇게 되면, 각 컬럼 라인별 리셋 신호 해독 시점이 한 시점(예를 들어, 도 1의 t5)에 몰리는 것을 방지함으로써, 리셋 신호 해독 시 발생할 수 있는 과전류(peak current) 현상 및 그에 따라 데이터 버스에 걸리는 VDD 전압 및 VSS 전압이 갑작스럽게 하강 및 상승하는 현상(IR-drop/rise)을 방지할 수 있다.
도 5 내지 도 9를 통해 제시되는 본 발명의 일 실시예는 복수의 CDS 회로 내에 포함된 트랜지스터들 간에 갖는 미스매치(mismatch)를 이용하는 방식이었으나, 본 발명의 다른 일 실시예에 따르면, 각 컬럼 라인별로 연결된 복수의 CDS 회로에 각각 신호 지연부를 배치하여 복수의 컬럼 라인들 중 적어도 둘 이상에 대해 서로 상이한 신호 지연을 제공하도록 제어할 수도 있다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 일부를 도시하는 회로도이다.
도 10 내지 도 14를 참고하면, 본 발명의 일 실시예에 따른 이미지 센서는 복수의 컬럼 라인과 접속되는 복수의 픽셀을 포함하는 픽셀 어레이, 램프 신호를 출력하는 램프 신호 생성기, CDS 회로부(100') 및 신호 지연부(200)를 포함할 수 있다.
CDS 회로부(100')는 픽셀 어레이의 복수의 컬럼 라인들 각각에 연결되고, 픽셀 어레이로부터 출력되는 픽셀 신호와 램프 신호를 비교하고, 비교 결과에 따른 비교 출력 신호를 출력한다.
신호 지연부(200)는 복수의 컬럼 라인들 중 적어도 둘 이상에 대해 서로 상이한 신호 지연을 제공한다. 도 10 내지 도 14에 본 발명의 실시예들에 따른 다양한 신호 지연부(200)의 구성이 도시된다. 도 10 내지 도 14를 통해 제안하는 본 발명의 실시예들에서는 별도의 신호 지연부(200)를 통해 사용자가 지연 시간을 설정하여 의도적으로 각 CDS 회로의 신호 처리 시점을 제어한다.
예를 들어, 도 10 내지 도 13에 도시된 회로 구성에서 신호 지연부(200 내지 204)는 CDS 회로부의 출력단에 연결되어, 비교 출력 신호를 지연한다. 구체적인 실시예로서, 도 10 또는 도 12에 도시된 신호 지연부(200, 202)는 복수의 컬럼들 중 짝수 컬럼과 홀수 컬럼의 두 그룹으로 분류하여 각각 스위치(SW)를 온(ON) 또는 오프(OFF)시키는 방식으로, 각 CDS 회로의 신호 처리 시점을 상이하게 제어할 수 있다. 유사하게, 도 11에 도시된 신호 지연부(201)는 각각 스위치(SW)를 로우(LOW) 또는 하이(HIGH)로 제어하는 방식으로 각 CDS 회로의 신호 처리 시점을 상이하게 제어한다. 도 13에 도시된 신호 지연부(203)는 복수의 컬럼들 중 짝수 컬럼에는 지연 버퍼가 포함된 신호 지연부(200)를 배치하여 일정 기간 지연시키고, 홀수 컬럼에는 지연 버퍼를 배치하지 않음으로써 신호가 바이패스되도록 함으로써, 각 CDS 회로의 신호 처리 시점을 상이하게 제어할 수 있다. 다른 실시예로서, 도 14에 도시된 회로 구성에서 지연 버퍼가 포함된 신호 지연부(204)는 CDS 회로부의 입력단에 배치되어, 램프 신호를 지연시킬 수도 있다.
이와 같이 복수의 컬럼을 짝수 컬럼과 홀수 컬럼의 두 그룹으로 분류하는 실시예뿐만 아니라, 복수의 컬럼들 중 n개의 그룹으로 분류하여 스위치(SW)를 온(ON) 또는 오프(OFF)시키는 타이밍을 제어하여 CDS 회로의 신호 처리 시점을 분할하는 방식도 본 발명의 실시예에 포함된다. 이 경우, 복수의 컬럼 라인은 제1 컬럼 라인 내지 제n 컬럼 라인을 포함하고, 신호 지연은 0 이상의 서로 상이한 제1 지연 내지 제t 지연을 포함하며, 신호 지연부(200 내지 204)는 복수의 컬럼 라인을 t개의 그룹으로 분류하여 t개의 그룹 각각에 대해 각각 제1 지연 내지 제t 지연을 생성하게 된다.
이 때, 도 10 내지 도 12에서 도시되는 바와 같이 지연 스위치(SW)를 포함하는 신호 지연부(200 내지 202)는 t개의 그룹 각각에 대해 서로 상이한 시점에 도통 또는 단락하여 CDS 회로의 신호 처리 시점을 분할하고, 도 13 및 도 14에서 도시되는 바와 같이 지연 버퍼(delay buffer)를 포함하는 신호 지연부(203 및 204)는 t개의 그룹 각각에 대해 서로 상이한 지연을 제공하도록 제조시에 서로 상이한 사이즈의 버퍼가 배치된다.
도 15는 도 5 내지 도 9에 따른 본 발명의 실시예를 적용하지 않은 경우와 적용한 경우의 리셋 코드를 각각 도시하는 그래프이고, 도 16은 도 5 내지 도 9에 따른 본 발명의 실시예를 적용하지 않은 경우와 적용한 경우의 이미지 신호와 리셋 신호의 차를 나타내는 코드를 도시하는 그래프이다.
도 15의 좌측에 도시된 그래프는 도 5 내지 도 9에 따른 본 발명의 실시예를 적용하지 않은 경우의 리셋 코드를 도시한다. 도 15의 좌측 그래프를 통해 확인할 수 있듯, 종래의 방식과 같이 오토 제로를 수행함으로써 비교기의 오프셋 전압을 상쇄시켜 동작하는 경우 신호가 집중하는 구간이 0.559LSB로서, 단기간 내에 대부분의 신호가 처리되어야 한다. 이에 따라, 리셋 신호 해독 시 갑작스러운 과전류 현상 및 그에 따른 IR-drop 현상이 발생할 수 있다.
도 15의 우측에 도시된 그래프는 도 5 내지 도 9에 따른 본 발명의 실시예를 적용한 경우의 리셋 코드를 도시하는에, 도 15의 우측 그래프를 통해 확인할 수 있듯, 본 발명의 실시예들에 따르면 대부분의 신호가 처리되는 구간이 3.13LSB로 확대됨을 확인할 수 있다. 이로써 리셋 신호 해독 시 갑작스러운 과전류 현상 및 그에 따른 IR-drop 현상을 방지할 수 있다.
도 16의 좌측에 도시된 그래프는 도 5 내지 도 9에 따른 본 발명의 실시예를 적용하지 않은 경우의 이미지 신호와 리셋 신호의 차를 나타내는 코드를 도시하고, 도 16의 우측에 도시된 그래프는 도 5 내지 도 9에 따른 본 발명의 실시예를 적용한 경우의 이미지 신호와 리셋 신호의 차를 나타내는 코드를 도시한다. 도 16을 통해 확인할 수 있듯, 본 발명의 실시예들에 따른 방식을 적용한 경우의 이미지 신호와 리셋 신호의 차는 그렇지 않은 경우와 유사하게 거의 0의 값에 근접(1.64mLSB 및 3.64mLSB)함을 확인할 수 있다. 이는 본 발명의 실시예들을 적용하더라도 CDS 회로의 신호 해독 기능에 문제가 없음을 의미한다.
도 17은 본 발명인 CDS 회로의 실시예들을 적용하지 않은 경우 나타나는 VDD 및 VSS 전압의 변동을 나타내는 도면이고, 도 18은 본 발명인 CDS 회로의 실시예들을 적용한 경우 나타나는 VDD 및 VSS 전압의 변동을 나타내는 도면이다.
도 17에서 도시하는 바와 같이, 본 발명인 CDS 회로의 실시예들을 적용하지 않은 경우 데이터 버스 내부 전압의 순간적 강하/상승 정도가 각각 86mV와 106mV로서 총 192mV의 IR-drop 수치를 보인다. 이에 반하여, 도 18에서 도시하는 바와 같이, 본 발명인 CDS 회로의 실시예들을 적용한 경우 데이터 버스 내부 전압의 순간적 강하/상승 정도는 각각 42mV와 63mV로서 총 105mV의 IR-drop 수치를 보인다. 다시 말해, 본 발명인 CDS 회로의 실시예들을 적용한 경우가 적용하지 않은 경우에 비하여 개선되었음을 확인할 수 있다.
도 19는 본 발명의 일 실시예에 따른 CDS 회로의 출력 신호 분산 방법을 나타내는 회로도이다.
본 발명의 일 실시예에 따른 CDS 회로의 출력 신호 분산 방법은 오프셋 형성부에 포함된 2 이상의 트렌지스터에 대한 제1 외형비를 형성하여 오토 제로(auto-zero)를 수행하는 단계(S100), 오토 제로를 수행하여 발생한 오프셋 성분을 저장하는 단계(S200) 및 오프셋 형성부에 포함된 2 이상의 트렌지스터에 대해 제1 외형비와 상이한 제2 외형비를 형성하여 신호 해독을 수행하는 단계(S300)를 포함할 수 있다.
단계 S100에서 제1 외형비란, 도 5 내지 도 9를 통해 설명한 바와 같이, 제3 트랜지스터, 제4 트랜지스터, 제1 보조 트랜지스터 및 제2 보조 트랜지스터에 의해 형성되는 외형비를 의미하고, 단계 S300에서 제2 외형비란, 제3 트랜지스터와 제4 트랜지스터에 의해 형성되는 외형비를 의미한다. 이처럼, 본 발명의 일 실시예에 따른 CDS 회로의 출력 신호 분산 방법에서는 오토 제로 수행 구간과 픽셀 신호 해독 구간에서의 오프셋 형성부(10)에 포함된 트렌지스터들의 사이즈, 즉 외형비(W/L)를 변화시킴으로써 최종 오프셋 성분들이 잔류하도록 제어함으로써, 리셋 신호 해독 시 갑작스러운 과전류 현상 및 그에 따른 IR-drop 현상을 방지할 수 있다.
본 발명의 일 실시예에 따른 CDS 회로의 출력 신호 분산 방법에 대한 구체저인 실시예에 대해서는 도 5 내지 도 9에서 도시하는 실시예 및 상세한 설명을 참고할 수 있으므로, 반복되는 설명을 피하기 위해 여기에서는 설명을 구체적인 설명을 생략한다.
한편, 본 실시예에서 사용되는 '~부'라는 용어, 즉 '~모듈' 또는 '~테이블' 등은 소프트웨어, FPGA(Field Programmable Gate Array) 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC)와 같은 하드웨어 구성요소를 의미할 수 있으며, 모듈은 어떤 기능들을 수행한다. 그렇지만 모듈은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. 모듈은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 모듈은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 모듈들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 모듈들로 결합되거나 추가적인 구성요소들과 모듈들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 모듈들은 디바이스 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: CDS 회로
101': CDS 회로
200 내지 204: 신호 지연부

Claims (20)

  1. 비교기를 포함하는 CDS 회로로서,
    상기 비교기는,
    램프 신호를 입력받는 제1 트랜지스터와 픽셀 신호를 입력받는 제2 트랜지스터를 포함하는 신호 입력부; 및
    트랜지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하고,
    상기 오프셋 형성부는,
    오토 제로(auto-zero) 수행 구간에서의 상기 트랜지스터의 외형비와 픽셀 신호 해독 구간에서의 상기 트랜지스터의 외형비가 서로 상이한,
    CDS 회로.
  2. 제1항에 있어서,
    상기 오프셋 형성부는,
    상기 제1 트랜지스터와 연결되는 제3 트랜지스터;
    상기 제3 트랜지스터와 병렬로 연결되는 제1 보조 트랜지스터;
    상기 제2 트랜지스터와 연결되는 제4 트랜지스터; 및
    상기 제4 트랜지스터와 병렬로 연결되는 제2 보조 트랜지스터를 포함하는,
    CDS 회로.
  3. 제2항에 있어서,
    오토 제로 수행 구간에서, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제1 보조 트랜지스터 및 상기 제2 보조 트랜지스터가 도통하고,
    CDS 회로.
  4. 제3항에 있어서,
    픽셀 신호 해독 구간에서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 도통하고, 상기 제1 보조 트랜지스터 및 상기 제2 보조 트랜지스터는 단락되는,
    CDS 회로.
  5. 제2항에 있어서,
    상기 제1 트랜지스터와 상기 제3 트랜지스터가 연결되는 지점은 상기 비교기의 비교 노드를 구성하고, 상기 제2 트랜지스터와 상기 제4 트랜지스터가 연결되는 지점은 상기 비교기의 출력 노드를 구성하는,
    CDS 회로.
  6. 제5항에 있어서,
    상기 CDS 회로는,
    상기 제1 트랜지스터의 게이트와 상기 비교 노드를 연결하는 제1 스위치; 및
    상기 제2 트랜지스터의 게이트와 상기 출력 노드를 연결하는 제2 스위치를 더 포함하고,
    상기 제1 스위치 및 상기 제2 스위치의 도통 및 단락에 따라 상기 오토 제로 수행 구간이 결정되는,
    CDS 회로.
  7. 제2항에 있어서,
    상기 제1 트랜지스터의 게이트에 연결되는 제1 커패시터; 및
    상기 제2 트랜지스터의 게이트에 연결되는 제2 커패시터를 더 포함하고,
    상기 오토 제로 수행 구간이 종료되면 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제1 보조 트랜지스터 및 상기 제2 보조 트랜지스터에 의해 형성되는 오프셋 성분이 상기 제1 커패시터 및 상기 제2 커패시터 중 적어도 하나 이상에 저장되는,
    CDS 회로.
  8. 제2항에 있어서,
    상기 제3 트랜지스터의 게이트단과 상기 제1 보조 트랜지스터의 게이트단을 연결하는 제3 스위치; 및
    상기 제4 트랜지스터의 게이트단과 상기 제2 보조 트랜지스터의 게이트단을 연결하는 제4 스위치를 더 포함하는,
    CDS 회로.
  9. 제8항에 있어서,
    상기 제3 스위치 및 상기 제4 스위치는 오토 제로 수행 구간에서 도통하고, 상기 오토 제로 수행 구간이 종료되면 단락되는,
    CDS 회로.
  10. 제9항에 있어서,
    상기 제1 보조 트랜지스터의 게이트단과 상기 비교기의 전압원을 연결하는 제5 스위치; 및
    상기 제2 보조 트랜지스터의 게이트단과 상기 비교기의 전압원을 연결하는 제6 스위치를 더 포함하는,
    CDS 회로.
  11. 제10항에 있어서,
    상기 제3 스위치 및 상기 제4 스위치가 단락된 후, 상기 제5 스위치 및 상기 제6 스위치가 도통하여 상기 제1 보조 트랜지스터의 게이트단과 상기 제2 보조 트랜지스터의 게이트단에 상기 전압원의 전압을 공급하는,
    CDS 회로.
  12. 제6항 또는 제10항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 NMOS 트랜지스터이고,
    상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제1 보조 트랜지스터, 상기 제2 보조 트랜지스터 및 상기 제1 스위치 내지 상기 제 6 스위치는 PMOS 트랜지스터인,
    CDS 회로.
  13. 픽셀 신호를 출력하는 복수의 픽셀을 포함하는 픽셀 어레이;
    램프 신호를 출력하는 램프 신호 생성기; 및
    CDS 회로를 포함하되,
    상기 CDS 회로는 비교기를 포함하고,
    상기 비교기는,
    램프 신호를 입력받는 제1 트랜지스터와 픽셀 신호를 입력받는 제2 트랜지스터를 포함하는 신호 입력부; 및
    트랜지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하고,
    상기 오프셋 형성부는,
    오토 제로(auto-zero) 수행 구간에서의 상기 트랜지스터의 외형비와 픽셀 신호 해독 구간에서의 상기 트랜지스터의 외형비가 서로 상이한,
    이미지 센서.
  14. 복수의 컬럼 라인과 접속되는 복수의 픽셀을 포함하는 픽셀 어레이;
    램프 신호를 출력하는 램프 신호 생성기;
    상기 컬럼 라인들 각각에 연결되고, 상기 픽셀 어레이로부터 출력되는 픽셀 신호와 상기 램프 신호를 비교하고, 비교 결과에 따른 비교 출력 신호를 출력하는 CDS 회로부; 및
    상기 복수의 컬럼 라인들 중 적어도 둘 이상에 대해 서로 상이한 신호 지연을 제공하는 신호 지연부를 포함하는,
    이미지 센서.
  15. 제14항에 있어서,
    상기 신호 지연부는,
    상기 CDS 회로부의 출력단에 연결되어, 상기 비교 출력 신호를 지연하는,
    이미지 센서.
  16. 제14항에 있어서,
    상기 신호 지연부는,
    상기 CDS 회로부의 입력단에 연결되어, 상기 램프 신호를 지연하는,
    이미지 센서.
  17. 제14항에 있어서,
    복수의 컬럼 라인은 제1 컬럼 라인 내지 제n 컬럼 라인을 포함하고, 상기 신호 지연은 0 이상의 서로 상이한 제1 지연 내지 제t 지연을 포함하며,
    상기 신호 지연부는 상기 복수의 컬럼 라인을 t개의 그룹으로 분류하여 상기 t개의 그룹 각각에 대해 각각 제1 지연 내지 제t 지연을 생성하며,
    상기 n 및 상기 t는 2 이상의 정수이고, 상기 n은 상기 t보다 크거나 같은,
    이미지 센서.
  18. 제17항에 있어서,
    상기 신호 지연부는 지연 스위치를 포함하고,
    상기 지연 스위치는 상기 t개의 그룹 각각에 대해 서로 상이한 시점에 도통 또는 단락되는,
    이미지 센서.
  19. 제17항에 있어서,
    상기 신호 지연부는 지연 버퍼를 포함하고,
    상기 지연 버퍼는 상기 t개의 그룹 각각에 대해 서로 상이한 지연을 제공하는,
    이미지 센서.
  20. 2 이상의 트렌지스터를 포함하고, 램프 신호 및 픽셀 신호를 입력받는 신호 입력부와, 2 이상의 트렌지스터를 포함하고, 상기 신호 입력부와 연결되는 오프셋 형성부를 포함하는 CDS 회로의 출력 신호 분산 방법에 있어서,
    상기 오프셋 형성부에 포함된 2 이상의 트렌지스터에 대한 제1 외형비를 형성하여 오토 제로(auto-zero)를 수행하는 단계;
    상기 오토 제로를 수행하여 발생한 오프셋 성분을 저장하는 단계; 및
    상기 오프셋 형성부에 포함된 2 이상의 트렌지스터에 대해 상기 제1 외형비와 상이한 제2 외형비를 형성하여 신호 해독을 수행하는 단계를 포함하는,
    CDS 회로의 출력 신호 분산 방법.
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