CN111556265A - 相关双采样电路、改变其输出信号的方法及图像传感器 - Google Patents

Abstract

提供了一种相关双采样电路、改变其输出信号的方法及图像传感器。所述相关双采样(CDS)电路包括比较器，所述比较器包括：信号输入单元，所述信号输入单元包括被配置为接收斜坡信号的第一晶体管以及被配置为接收像素信号的第二晶体管；以及偏移产生单元，所述偏移产生单元连接到所述信号输入单元，所述偏移产生单元包括至少两个晶体管，其中，在所述偏移产生单元中，所述至少两个晶体管在自动调零时间段内的宽长比与所述至少两个晶体管在像素信号译码时间段内的宽长比彼此不同。

Description

相关双采样电路、改变其输出信号的方法及图像传感器

相关申请的交叉引用

本申请要求于2019年2月11日在韩国知识产权局提交的韩国专利申请No.10-2019-0015566的优先权，所述韩国专利申请的公开内容通过整体引用结合于此。

技术领域

本发明构思的示例性实施例涉及相关双采样(CDS)电路、包括CDS电路的图像传感器以及改变CDS电路的输出信号的方法。

背景技术

图像传感器可以采用相关双采样(CDS)方案。CDS是一种测量诸如电压或电流的电学值的方法，该方法便于去除不期望的偏移。图像传感器通过对在CDS方案中被采样的信号之间(例如，复位信号与像素信号之间)的差进行计数，来输出数字信号。

在高分辨率产品中，CDS电路处理大量像素信号。然而，当采样时间集中在很短的时间段内时，CDS电路瞬间消耗过多的电流。当发生这种情况时，施加到CDS电路的VDD电压和VSS电压可能会出现IR下降/上升(IR-drop/rise)现象。

CDS电路中的这种IR下降/上升现象可能降低噪声容限，这会减慢图像传感器的处理速度或妨碍对某些像素适当地执行信号处理。

发明内容

根据本发明构思的示例性实施例，一种相关双采样(CDS)电路包括比较器，所述比较器包括：信号输入单元，所述信号输入单元包括用于接收斜坡信号的第一晶体管以及用于接收像素信号的第二晶体管；以及偏移产生单元，所述偏移产生单元连接到所述信号输入单元，所述偏移产生单元包括至少两个晶体管。在所述偏移产生单元中，所述至少两个晶体管在自动调零时间段内的宽长比与所述至少两个晶体管在像素信号译码时间段内的宽长比可以彼此不同。

根据本发明构思的示例性实施例，一种图像传感器包括：像素阵列，所述像素阵列包括多个像素，所述多个像素中的每个像素用于输出像素信号；斜坡信号发生器，所述斜坡信号发生器用于输出斜坡信号；以及CDS电路。所述CDS电路包括比较器，所述比较器包括：用于接收所述斜坡信号的第一晶体管、用于接收至少一个像素信号的第二晶体管、以及连接到所述第一晶体管或所述第二晶体管的第三晶体管。所述第三晶体管在第一时间段内的宽长比与所述第三晶体管在第二时间段内的宽长比可以彼此不同。

根据本发明构思的示例性实施例，一种图像传感器包括：像素阵列，所述像素阵列包括多个像素，所述多个像素阵列连接到多条列线；斜坡信号发生器，所述斜坡信号发生器用于输出斜坡信号；CDS电路单元，所述CDS电路单元被配置为将从所述像素阵列输出的像素信号与所述斜坡信号进行比较，并且根据所述比较的结果输出比较后的输出信号；以及信号延迟单元，所述信号延迟单元被配置为向所述多条列线之中的至少两条列线提供不同的信号延迟。

根据本发明构思的示例性实施例，可以提供一种改变CDS电路的输出信号的方法，所述CDS电路包括信号输入单元和偏移产生单元，所述信号输入单元包括至少两个晶体管并且被配置为接收斜坡信号和像素信号，所述偏移产生单元包括至少两个晶体管并且连接到所述信号输入单元，所述方法包括：形成包括在所述偏移产生单元中的所述至少两个晶体管的第一宽长比，以执行自动调零；存储通过所述自动调零产生的偏移分量；以及形成包括在所述偏移产生单元中的所述至少两个晶体管的第二宽长比，以执行信号译码，所述第二宽长比不同于所述第一宽长比。

根据本发明构思的示例性实施例，提供一种CDS电路，所述CDS电路包括比较器，其中，所述比较器包括：第一电路，所述第一电路包括接收斜坡信号的第一晶体管以及接收像素信号的第二晶体管；以及第二电路，所述第二电路包括连接到所述第一晶体管的第三晶体管以及连接到所述第二晶体管的第四晶体管，其中，所述第三晶体管和所述第四晶体管在自动调零时间段内的宽长比与所述第三晶体管和所述第四晶体管在像素信号译码时间段内的宽长比彼此不同。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，将更加清楚地理解本发明构思的上述以及其他特征，其中：

图1是示出相关双采样(CDS)电路的操作的定时图；

图2、图3和图4是示出CDS电路的操作的电路图；

图5是示出根据本发明构思的示例性实施例的CDS电路的电路图；

图6、图7、图8和图9是示出根据本发明构思的示例性实施例的CDS电路的操作的电路图；

图10、图11、图12、图13和图14均是示出根据本发明构思的示例性实施例的图像传感器的一部分的电路图；

图15是示出当应用和不应用图5至图9的本发明构思的示例性实施例时复位码的条形图；

图16是示出当应用和不应用图5至图9的本发明构思的示例性实施例时图像信号与复位信号之差的条形图；

图17是示出当不应用根据本发明构思的示例性实施例的CDS电路时VDD电压和VSS电压的变化的示图；

图18是示出当应用根据本发明构思的示例性实施例的CDS电路时VDD电压和VSS电压的变化的示图；

图19是示出改变根据本发明构思的示例性实施例的CDS电路的输出信号的方法的流程图。

具体实施方式

在下文中，将参照附图来描述本发明构思的示例性实施例。在附图中，相同的附图标记可以表示相同的元素。

图1是示出相关双采样(CDS)电路的操作的定时图，图2至图4是示出CDS电路的操作的电路图。在附图中，VDD和VSS可以分别表示正的电源电压和接地电压。在图2中，Vos,N可以表示负的偏移电压，Vos,P可以表示正的偏移电压。

参照图2，CDS电路包括比较器和外围电路。例如，比较器包括：用于接收斜坡信号RAMP的第一晶体管TR1、用于接收像素信号的第二晶体管TR2、连接到第一晶体管TR1的第三晶体管TR3、以及连接到第二晶体管TR2的第四晶体管TR4。此外，参照图3和图4，CDS电路可以包括第一开关SW1、第二开关SW2和电容器C作为外围电路。

比较器将像素信号PIX与斜坡信号RAMP进行比较，并输出与比较结果相对应的比较信号COMP。然而，在执行这些操作之前，执行自动调零(auto-zeroing)，以去除比较器的偏移。为了参照图1所示的定时图以及图3、图4来描述该过程，图3中的第一开关SW1和第二开关SW2接通的操作对应于图1中的在t1与t2之间的间隔内示出的波形AZSW。

通过下面的式1来表示执行自动调零所获得的偏移电压。

[式1]

在上面的式1中，V_OS，AZ表示在执行自动调零时的偏移电压，V_GSN表示图2至图4中所示的n型金属氧化物半导体(NMOS)晶体管的栅-源电压，V_GSP表示图2至图4中所示的p型金属氧化物半导体(PMOS)晶体管的栅-源电压。

V_THN表示图2至图4中所示的NMOS晶体管的阈值电压，V_THP表示图2至图4中所示的PMOS晶体管的阈值电压。此外，ΔV_THN表示第一晶体管TR1和第二晶体管TR2的阈值电压失配度，ΔV_THP表示第三晶体管TR3和第四晶体管TR4的阈值电压失配度。

W/L表示晶体管的宽长比(aspect ratio)，其表示晶体管沟道区域的宽W与长L之比。(W/L)_N表示第一晶体管TR1的宽长比和第二晶体管TR2的宽长比，(W/L)_P，AZ表示第三晶体管TR3的宽长比和第四晶体管TR4的宽长比。此外，Δ(W/L)_N表示第一晶体管TR1和第二晶体管TR2的宽长比失配度，Δ(W/L)_P，AZ表示第三晶体管TR3和第四晶体管TR4的宽长比失配度。

此外，g_mN表示第一晶体管TR1和第二晶体管TR2的跨导，g_mP，AZ表示第三晶体管TR3和第四晶体管TR4的跨导。

在式1中，如上所述，执行自动调零时的偏移电压V_OS，AZ表示为两项之和，其中，第一项表示由第一晶体管TR1和第二晶体管TR2产生的偏移，第二项表示由第三晶体管TR3和第四晶体管TR4产生的偏移。此外，根据以上描述的传统的CDS电路，执行自动调零时的偏移电压V_OS，AZ以及对像素信号进行译码时的偏移电压V_OS，OP彼此相同。因此，最终偏移电压V_OS，OP－V_OS，AZ等于0，相应地，通过执行自动调零，对像素信号进行译码的过程不会受到比较器的偏移电压的影响。

然而，在对像素信号进行译码的过程中，具体地说，当对复位信号进行译码(图1中的t5)时，可能瞬间流过峰值电流。由于当复位信号被译码时没有光进入图像传感器，因此对一种特定颜色(例如，通常为黑色)执行译码。因此，峰值电流可能瞬间被消耗，相应地，施加在数据总线上的VDD电压和VSS电压可能出现IR下降/上升现象。对于具有相对大量要译码的像素信号的高分辨率产品，这种IR下降/上升现象会更加严重。

为了解决由峰值电流引起的数据总线内部的这种IR下降/上升现象，可以安装去耦合电容器。这可以在一定程度上减轻IR下降/上升现象的影响；然而，去耦合电容器可能增加CDS电路的表面面积。此外，峰值电流以及由峰值电流引起的IR下降可能难以得到补偿，因为峰值电流可能由存在于下述路径上的电感组件产生：该路径用于在去耦合电容器瞬间消耗大量电荷之后为去耦合电容器重新填充电荷。

根据本发明构思的示例性实施例，提供一种改变信号译码时间的方法，来防止峰值电流以及随后的数据总线内部的电压的IR下降/上升。

图5是示出根据本发明构思的示例性实施例的CDS电路的电路图，图6至图9是示出根据本发明构思的示例性实施例的CDS电路的操作的电路图。

参照图5，根据本发明构思的示例性实施例的CDS电路包括比较器，比较器包括信号输入单元20以及偏移产生单元10。

信号输入单元20包括用于接收斜坡信号RAMP的第一晶体管TR1以及用于接收像素信号PIX的第二晶体管TR2。第一晶体管TR1可以连接到第一电容器C1，第二晶体管TR2可以连接到第二电容器C2。

偏移产生单元10包括晶体管，这些晶体管连接到信号输入单元20。偏移产生单元10的晶体管可以连接到第三开关SW3和第四开关SW4。此外，根据本实施例的CDS电路被控制为使得包括在偏移产生单元10中的晶体管在自动调零时间段内的宽长比与在像素信号译码时间段内的宽长比彼此不同。

仍参照图5，偏移产生单元10可以包括连接到第一晶体管TR1的第三晶体管TR3以及连接到第二晶体管TR2的第四晶体管TR4。偏移产生单元10还可以包括与第三晶体管TR3并联连接的第一辅助晶体管TR_SUB1以及与第四晶体管TR4并联连接的第二辅助晶体管TR_SUB2。此外，比较器的比较节点形成在第一晶体管TR1与第三晶体管TR3的连接点处，比较器的输出节点形成在第二晶体管TR2与第四晶体管TR4的连接点处。

根据本实施例的CDS电路被控制为使得在自动调零时间段内，第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2以及第三晶体管TR3和第四晶体管TR4导通。随后，在像素信号译码时间段内，CDS电路被控制为使得第三晶体管TR3和第四晶体管TR4导通，而第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2关断。

然而，当如上所述的那样控制CDS电路时，偏移产生单元10在自动调零时间段内的偏移电压值与偏移产生单元10在像素信号译码时间段内的偏移电压值彼此不同。在此情况下，偏移电压未被去除。这可以参照下面的式2、式3和式4来描述。

式2产生自动调零时间段内的偏移电压，在自动调零时间段内在根据本发明构思的示例实施例的CDS电路中第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2全部导通。

[式2]

在此情况下，V_OS，AZ表示在根据本发明构思的示例性实施例的第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2全部导通的自动调零时间段内的偏移电压；V_GSN表示图5中所示的NMOS晶体管的栅-源电压；V_GSP，AZ表示第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2工作的栅-源电压。

V_THN表示图5中所示的第一晶体管TR1和第二晶体管TR2工作的阈值电压，V_THP表示图5中所示的第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2工作的阈值电压。此外，ΔV_THN表示第一晶体管TR1和第二晶体管TR2的阈值电压失配度，ΔV_THP，AZ表示第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2的阈值电压失配度。

(W/L)_N表示第一晶体管TR1和第二晶体管TR2的宽长比，(W/L)_P，AZ表示第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2的宽长比。此外，Δ(W/L)_N表示第一晶体管TR1和第二晶体管TR2的宽长比失配度，Δ(W/L)_P，AZ表示第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2的宽长比失配度。

此外，g_mN表示第一晶体管TR1和第二晶体管TR2的跨导，g_mP，AZ表示第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2的跨导。

式3产生在根据本发明构思的示例实施例的CDS电路中仅第三晶体管TR3和第四晶体管TR4导通时的像素信号译码时间段内的偏移电压。

[式3]

根据本发明构思的示例性实施例，在式3中，V_OS，OP表示在像素信号译码时间段内的偏移电压，V_GSP，OP表示当第三晶体管TR3和第四晶体管TR4导通时第三晶体管TR3和第四晶体管TR4的栅-源电压。此外，ΔV_THP，OP表示第三晶体管TR3和第四晶体管TR4的阈值电压失配度。

(W/L)_P，OP表示第三晶体管TR3与第四晶体管TR4的宽长比；Δ(W/L)_P，OP表示第三晶体管TR3和第四晶体管TR4的宽长比失配度；g_mP，OP表示第三晶体管TR3和第四晶体管TR4的跨导。式3中的其他参数可以参照对式2的描述。

式4产生最终偏移电压。当应用图5中所示的实施例时，如式4中所示，最终偏移电压可以表示为通过从像素信号译码时间段内的偏移电压减去自动调零时间段内的偏移电压而产生的差。

[式4]

参照式2-4，最终偏移分量不包括存在于信号输入单元20中的偏移分量。此外，存在于偏移产生单元10中的偏移分量保留在最终偏移分量中。换言之，这种情况不同于应用图2至图4中所示的CDS电路并且最终偏移电压等于0的情况。

根据本发明构思的示例性实施例，可以将包括在偏移产生单元10中的晶体管的大小(例如，它们的宽长比W/L)改变为使得最终偏移分量被保留。

为了执行如上所述的这种控制，根据本发明构思的示例性实施例的CDS电路还包括连接第一晶体管TR1的栅极与比较器的比较节点的第一开关SW1以及连接第二晶体管TR2的栅极与比较器的输出节点的第二开关SW2。可以基于第一开关SW1和第二开关SW2的接通/断开开关操作，来确定自动调零时间段的开始时间和结束时间。

参照图6至图9，将更加详细地描述根据本发明构思的示例性实施例的CDS电路工作的过程。

参照图6至图9，根据本发明构思的示例性实施例的CDS电路还可以包括连接到第一晶体管TR1的栅极的第一电容器C1以及连接到第二晶体管TR2的栅极的第二电容器C2。此外，当自动调零时间段结束时，第一电容器C1和第二电容器C2中的至少一个可以存储由第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2形成的偏移分量。节点INP位于第一晶体管TR1与第一电容器C1之间，节点INN位于第二晶体管TR2与第二电容器C2之间。节点OUTN位于第一晶体管TR1与第三晶体管TR3之间，节点OUTP位于第二晶体管TR2与第四晶体管TR4之间。

参照图6至图9，根据本发明构思的示例性实施例的CDS电路还可以包括第三开关SW3和第四开关SW4，第三开关SW3用于连接第三晶体管TR3的栅极端与第一辅助晶体管TR_SUB1的栅极端，第四开关SW4用于连接第四晶体管TR4的栅极端与第二辅助晶体管TR_SUB2的栅极端。第三开关SW3和第四开关SW4在自动调零时间段内接通(图6)，在自动调节零时间段结束时断开(图8和图9)。向第三开关SW3的栅极提供信号OTA1_CONT，向第四开关SW4的栅极提供信号OTA1_CONT。

如图6所示，当第一开关SW1和第二开关SW2接通并且自动调零时间段开始时，第三开关SW3和第四开关SW4也接通，从而将第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2控制为处于导通状态。

如图7所示，当第一开关SW1和第二开关SW2断开并且自动调零时间段结束时，在自动调零时间段内处于导通状态的第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2的失配偏移被存储在第一电容器C1和第二电容器C2中的至少一个中。

根据本发明构思的示例性实施例的CDS电路还可以包括第五开关SW5和第六开关SW6，第五开关SW5用于连接第一辅助晶体管TR_SUB1的栅极端与比较器的电压源VDD，第六开关SW6用于连接第二辅助晶体管TR_SUB2的栅极端与比较器的电压源VDD。向第五开关SW5的栅极提供信号OTA1_CONTB，向第六开关SW6的栅极提供信号OTA1_CONTB。

如图8所示，当第一开关SW1和第二开关SW2断开并且自动调零时间段结束时，第三开关SW3和第四开关SW4也断开，并且第三晶体管TR3和第四晶体管TR4被控制为处于导通状态，然而第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2被控制为处于关断状态。这样，第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2能够与第三晶体管TR3和第四晶体管TR4隔离开。

如图9所示，在第三开关SW3和第四开关SW4断开之后，通过接通第五开关SW5和第六开关SW6，比较器的电压源的电压VDD被供应给第一辅助晶体管TR_SUB1的栅极端以及第二辅助晶体管TR_SUB2的栅极端。

此外，如图5所示，第一晶体管TR1和第二晶体管TR2可以是NMOS晶体管，第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2可以是PMOS晶体管。此外，如图6至图9所示，第一开关SW1至第六开关SW6可以是PMOS晶体管。

图像传感器可以包括被配置为输出斜坡信号RAMP的斜坡信号发生器和具有多个像素的像素阵列，其中，该像素阵列包括多条列线，多条列线中的每条列线都连接有CDS电路。对于多条列线中的每条列线而言，包括在偏移产生单元10中的晶体管(换言之，第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2)的尺寸可以具有略微不同的值。相应地，连接到这些列线的各CDS电路的偏移值彼此也不同。因此，能够防止各条列线的复位信号译码时间集中在一个时间点(例如，图1中的t5)内，从而防止在对复位信号进行译码时峰值电流流动，进一步地，能够防止在施加到数据总线的VDD电压和VSS电压中出现IR下降/上升现象。

根据本发明构思的示例性实施例，图5至图9示出了使用包括在多个CDS电路中的晶体管之间的失配的方法。可选择地，根据本发明构思的另一示例性实施例，通过在分别连接到多条列线的多个CDS电路的每个CDS电路中放置信号延迟单元，可以执行控制以使得能够向多条列线之中的至少两条列线提供不同的信号延迟。

图10至图14均是示出根据本发明构思的示例性实施例的图像传感器的一部分的电路图。

参照图10至图14，根据本发明构思的示例性实施例的图像传感器可以包括：包括连接到多条列线的多个像素的像素阵列、输出斜坡信号RAMP的斜坡信号发生器、多个CDS电路单元100'和信号延迟单元(200、201、202、203、204)。第六晶体管TR6可以连接在CDS电路单元100'与信号延迟单元(200、201、202、203)之间。电容器Cx和晶体管TRx可以连接在CDS电路单元100'与信号延迟单元(200、201、202、203)之间。

多个CDS电路单元100'分别连接到像素阵列的多条列线，将从像素阵列输出的像素信号PIX与斜坡信号RAMP进行比较，并且基于比较结果输出比较后的输出信号。在图10至图14中，CDS电路单元100'的输出信号可以由OUT1_OUT来表示。在图10至图13中描述的本发明构思的示例性实施例中，开关S4可以是自动调零开关。开关S4可以在自动调零时间段期间接通。

信号延迟单元200向多条列线之中的至少两条列线提供不同的信号延迟。在图10至图14中示出的是根据本发明构思的示例性实施例的信号延迟单元的各种配置。在图10至图14中描述的本发明构思的示例性实施例中，用户使用单独设置的信号延迟单元来设置延迟时间，以人工地控制每个CDS电路单元100'的信号处理时间。

例如，在图10至图13示出的电路配置中，信号延迟单元200、201、202和203中的每个信号延迟单元连接到CDS电路单元100'的输出端，以延迟比较后的输出信号。延迟的输出信号可以表示为CDS_OUT。例如，可以将多个列分为两组(例如，偶数列和奇数列)，如图10或图12所示的信号延迟单元200或202(包括开关SWa和SWb)可以通过接通或断开每个组，来将各个CDS电路的信号处理时间控制为彼此不同。以相似的方式，图11中示出的信号延迟单元201(包括至少一个开关SW)通过将每个开关SW控制为处于低状态或高状态，来将各个CDS电路的信号处理时间控制为彼此不同。在图13中，多个列之中的每个偶数列可以连接有延迟缓冲器(Buffer)203，以延迟比较后的输出信号，每个奇数列可以不连接延迟缓冲器203。延迟缓冲器203的输出可以与信号OTA2_OUT一起提供给多路复用器。因此，可以为奇数列中的比较后的输出信号设旁路，从而将各个CDS电路的信号处理时间控制为彼此不同。作为另一示例，在图14所示的电路配置中，包括延迟缓冲器的信号延迟单元(Buffer)204设置在CDS电路单元的输入端，以延迟斜坡信号RAMP。可以向信号延迟单元204提供斜坡信号RAMP，并且斜坡信号RAMP可以在被延迟之前通过开关S。在图12中，若干晶体管TRa、TRb和TRc还可以连接在CDS电路单元100'与信号延迟单元202之间。

本发明构思的示例性实施例包括将多个列分为两组(例如，偶数列和奇数列)的情况。此外，本发明构思的示例性实施例还包括如下方案：将多条列线分为N个组，并对接通或断开开关SW的时间进行控制以改变CDS电路的信号处理时间。在该方案中，多条列线包括第一列线至第N列线，并且信号延迟包括均大于或等于0且彼此不同的第一延迟至第T延迟。此外，多条列线可以被分组为T个组，并且信号延迟单元(200至204)可以产生第一延迟至第T延迟，每个延迟用于T个组中的相应的一个组。N和T均是大于或等于2的整数，且N大于或等于T。

如图10至图12所示，针对T个组中的每个组，在互不相同的时间接通或断开包括延迟开关SW的信号延迟单元(200至202)，从而改变CDS电路中的信号处理时间。如图13和图14所示，包括延迟缓冲器的信号延迟单元(203和204)将不同的延迟提供给T个组中的每个组，并且可以被制造为包括不同大小的缓冲器。

图15包括示出了当应用和不应用图5至图9中所示的本发明构思的示例性实施例时的复位码的条形图；图16包括示出了当应用和不应用图5至图9的本发明构思的示例性实施例时代表图像信号与复位信号之差的码的条形图。

图15中的左侧的条形图示出了当不应用根据图5至图9的实施例时的复位码。如能够从图15中的左侧的条形图观察到的，当以传统方案的方式通过执行自动调零来操作CDS电路抵消比较器的偏移电压时，信号集中的时间段为0.559LSB，大多数信号需要在短时间段内进行处理。因此，当对复位信号进行译码时可能出现峰值电流以及后续的IR下降。

图15中的右侧的条形图示出了当应用了根据图5至图9的实施例时的复位码。如能够从图15中的右侧的条形图观察到的，当应用了本发明构思的示例性实施例时，处理大多数信号的时间段增加到了3.13LSB。因此，当对复位信号进行译码时可以防止发生峰值电流以及后续的IR下降。

图16中的左侧的条形图示出了当不应用图5至图9中所示的本发明构思的示例性实施例时表示图像信号与复位信号之差的码；图16中的右侧的条形图示出了当应用了图5至图9中所示的本发明构思的示例性实施例时表示图像信号与复位信号之差的码。在图15和图16中，m为码(图15中的复位码和图16中的复位码与信号码之间的差)的平均值，s为标准偏差值，范围为码的最大值与最小值之间的差。如能够从图16观察到的，与不应用本发明构思的示例性实施例时的方案类似，当应用了根据本发明构思的示例性实施例的方案时，图像信号与复位信号之差接近0(1.64mLSB和3.64mLSB)。这表示可以应用本发明构思的示例性实施例，而不使CDS电路的信号译码功能出现问题。

图17是示出当不应用根据本发明构思的示例性实施例的CDS电路时VDD电压的变化和VSS电压的变化的示图，图18是示出当应用了根据本发明构思的示例性实施例的CDS电路时VDD电压的变化和VSS电压的变化的示图。在图17和图18中，上方的图形表示VDD的变化，下方的图形表示VSS的变化。

如图17所示，当不应用本发明构思的CDS电路时，数据总线内部电压下降和上升的程度分别为86mV和106mV，因此示出了总共192mV的IR下降值。相比之下，如图18所示，当应用了本发明构思的CDS电路时，数据总线内部电压下降和上升的程度分别为42mV和63mV，因此产生了总共105mV的IR下降值。换言之，能够确认的是，与不应用本发明构思的CDS电路时的IR下降相比，当应用了本发明构思的CDS电路时，IR下降不太严重。

图19是根据本发明构思的示例性实施例的改变CDS电路的输出信号的方法的流程图。

根据本发明构思的示例性实施例，改变CDS电路的输出信号的方法可以包括：操作S100：形成包括在偏移产生单元中的至少两个晶体管的第一宽长比以执行自动调零；操作S200：存储通过执行自动调零产生的偏移分量；以及操作S300：形成包括在偏移产生单元中的至少两个晶体管的第二宽长比以执行信号译码，第二宽长比不同于第一宽长比。

如参照图5至图9所描述的，操作S100中的第一宽长比可以表示由第三晶体管TR3、第四晶体管TR4、第一辅助晶体管TR_SUB1和第二辅助晶体管TR_SUB2形成的宽长比；操作S300中的第二宽长比表示由第三晶体管TR3和第四晶体管TR4形成的宽长比。如上所述，在根据本发明构思的示例性实施例的改变CDS电路的输出信号的方法中，在自动调零时间段内以及在像素信号译码时间段内，通过改变包括在偏移产生单元10中的晶体管的大小，换言之，通过改变包括在偏移产生单元10中的晶体管的宽长比(W/L)，最终偏移分量可以被控制为保留，从而防止在对复位信号进行译码时出现峰值电流以及随后的IR下降现象。

本发明构思的示例性实施例提供能够防止在高分辨率产品中可能出现的IR下降/上升现象的CDS电路、包括该CDS电路的图像传感器以及改变CDS电路的输出信号的方法。

如本文中使用的术语“单元”，换言之，“模块”可以表示，但不限于，诸如现场可编程门阵列(FPGA)或专用集成电路(ASIC)的软件或硬件组件，并且可以执行特定任务。模块可以被配置为驻留在可寻址存储介质上，并且可以被配置为在一个或更多个处理器上执行。因此，作为示例，模块可以包括组件(诸如，软件组件、面向对象的软件组件、类组件和任务组件)、过程、功能、属性、进程、子例程、程序代码段、驱动器、固件、微码、电路、数据、数据库、数据结构、表格、数组和变量。在组件和模块中提供的功能可以组合为更少的组件和模块，或者可以进一步分离为另外的组件和模块。此外，组件和模块可以被实现为在设备内部的一个或更多个CPU上执行。

尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域技术人员应理解，在不脱离所附权利要求阐述的本发明构思的精神和范围情况下，可以对其进行形式和细节上的各种改变。

Claims (23)

1.一种相关双采样电路，所述相关双采样电路包括比较器，

其中，所述比较器包括：

信号输入单元，所述信号输入单元包括被配置为接收斜坡信号的第一晶体管以及被配置为接收像素信号的第二晶体管；以及

偏移产生单元，所述偏移产生单元连接到所述信号输入单元，所述偏移产生单元包括至少两个晶体管，

其中，在所述偏移产生单元中，所述至少两个晶体管在自动调零时间段内的宽长比与所述至少两个晶体管在像素信号译码时间段内的宽长比彼此不同。

2.根据权利要求1所述的相关双采样电路，其中，所述至少两个晶体管包括：

第三晶体管，所述第三晶体管连接到所述第一晶体管；

第一辅助晶体管，所述第一辅助晶体管与所述第三晶体管并联连接；

第四晶体管，所述第四晶体管连接到所述第二晶体管；以及

第二辅助晶体管，所述第二辅助晶体管与所述第四晶体管并联连接。

3.根据权利要求2所述的相关双采样电路，其中，在所述自动调零时间段内，所述第三晶体管、所述第四晶体管、所述第一辅助晶体管和所述第二辅助晶体管导通。

4.根据权利要求3所述的相关双采样电路，其中，在所述像素信号译码时间段内，所述第三晶体管和所述第四晶体管导通，所述第一辅助晶体管和所述第二辅助晶体管关断。

5.根据权利要求2所述的相关双采样电路，其中，所述比较器的比较节点设置在所述第一晶体管与所述第三晶体管的连接点处，所述比较器的输出节点设置在所述第二晶体管与所述第四晶体管的连接点处。

6.根据权利要求5所述的相关双采样电路，其中，所述相关双采样电路还包括第一开关和第二开关，所述第一开关用于连接所述第一晶体管的栅极与所述比较节点，所述第二开关用于连接所述第二晶体管的栅极与所述输出节点，其中，所述自动调零时间段是通过所述第一开关和所述第二开关的接通/断开开关操作来确定的。

7.根据权利要求2所述的相关双采样电路，所述相关双采样电路还包括：

第一电容器，所述第一电容器连接到所述第一晶体管的栅极；以及

第二电容器，所述第二电容器连接到所述第二晶体管的栅极，

其中，当所述自动调零时间段结束时，由所述第三晶体管、所述第四晶体管、所述第一辅助晶体管和所述第二辅助晶体管产生的偏移分量存储在所述第一电容器和所述第二电容器中的至少一者中。

8.根据权利要求2所述的相关双采样电路，所述相关双采样电路还包括：

第三开关，所述第三开关用于连接所述第三晶体管的栅极与所述第一辅助晶体管的栅极；以及

第四开关，所述第四开关用于连接所述第四晶体管的栅极与所述第二辅助晶体管的栅极。

9.根据权利要求8所述的相关双采样电路，其中，所述第三开关和所述第四开关在所述自动调零时间段内接通，

当所述自动调节零时间段结束时，所述第三开关和所述第四开关断开。

10.根据权利要求9所述的相关双采样电路，所述相关双采样电路还包括：

第五开关，所述第五开关用于连接所述第一辅助晶体管的所述栅极与所述比较器的电压源；以及

第六开关，所述第六开关用于连接所述第二辅助晶体管的所述栅极与所述比较器的所述电压源。

11.根据权利要求10所述的相关双采样电路，其中，在所述第三开关和所述第四开关断开之后，所述第五开关和所述第六开关接通，以将所述比较器的所述电压源的电压供应给所述第一辅助晶体管的所述栅极以及所述第二辅助晶体管的所述栅极。

12.根据权利要求6或10所述的相关双采样电路，其中，所述第一晶体管和所述第二晶体管是n型金属氧化物半导体晶体管，所述第三晶体管、所述第四晶体管、所述第一辅助晶体管、所述第二辅助晶体管以及所述第一开关至所述第六开关是p型金属氧化物半导体晶体管。

13.一种图像传感器，所述图像传感器包括：

像素阵列，所述像素阵列包括多个像素，所述多个像素中的每个像素用于输出像素信号；

斜坡信号发生器，所述斜坡信号发生器用于输出斜坡信号；以及

相关双采样电路，

其中，所述相关双采样电路包括比较器，其中，所述比较器包括：用于接收所述斜坡信号的第一晶体管、用于接收至少一个像素信号的第二晶体管、以及连接到所述第一晶体管或所述第二晶体管的第三晶体管，

其中，所述第三晶体管在第一时间段内的宽长比与所述第三晶体管在第二时间段内的宽长比彼此不同。

14.一种图像传感器，所述图像传感器包括：

像素阵列，所述像素阵列包括多个像素，所述多个像素连接到多条列线；

斜坡信号发生器，所述斜坡信号发生器用于输出斜坡信号；

相关双采样电路单元，所述相关双采样电路单元被配置为将从所述像素阵列输出的像素信号与所述斜坡信号进行比较，并且根据所述比较的结果输出比较后的输出信号；以及

信号延迟单元，所述信号延迟单元用于向所述多条列线中的至少两条列线提供不同的信号延迟。

15.根据权利要求14所述的图像传感器，其中，所述信号延迟单元连接到所述相关双采样电路单元的输出端，以延迟所述比较后的输出信号。

16.根据权利要求14所述的图像传感器，其中，所述信号延迟单元连接到所述相关双采样电路单元的输入端，以延迟所述斜坡信号。

17.根据权利要求14所述的图像传感器，其中，所述多条列线包括第一列线至第N列线，所述第一列线至第N列线被分组为T个组，所述信号延迟包括彼此不同的第一延迟至第T延迟，并且所述信号延迟单元产生所述第一延迟至所述第T延迟，每一个所述延迟用于所述T个组中相应的一个组，

其中，所述第一延迟至所述第T延迟中的每个延迟大于或等于0，

其中，N和T均是大于或等于2的整数，且N大于或等于T。

18.根据权利要求17所述的图像传感器，其中，所述信号延迟单元包括延迟开关，所述延迟开关针对所述T个组中的每个组在不同的时间接通或断开。

19.根据权利要求17所述的图像传感器，其中，所述信号延迟单元包括延迟缓冲器，所述延迟缓冲器将不同的延迟提供给所述T个组中的各个组。

20.一种改变相关双采样电路的输出信号的方法，所述相关双采样电路包括信号输入单元和偏移产生单元，所述信号输入单元包括至少两个晶体管并且被配置为接收斜坡信号和像素信号，所述偏移产生单元包括至少两个晶体管并且连接到所述信号输入单元，所述方法包括：

形成包括在所述偏移产生单元中的所述至少两个晶体管的第一宽长比，以执行自动调零；

存储通过所述自动调零产生的偏移分量；以及

形成包括在所述偏移产生单元中的所述至少两个晶体管的第二宽长比，以执行信号译码，所述第二宽长比不同于所述第一宽长比。

21.一种相关双采样电路，所述相关双采样电路包括比较器，

其中，所述比较器包括：

第一电路，所述第一电路包括接收斜坡信号的第一晶体管以及接收像素信号的第二晶体管；以及

第二电路，所述第二电路包括连接到所述第一晶体管的第三晶体管以及连接到所述第二晶体管的第四晶体管，

其中，所述第三晶体管和所述第四晶体管在自动调零时间段内的宽长比与所述第三晶体管和所述第四晶体管在像素信号译码时间段内的宽长比彼此不同。

22.根据权利要求21所述的相关双采样电路，其中，所述比较器还包括：

第一开关，所述第一开关连接到所述第一晶体管的栅极以及所述第一晶体管与所述第三晶体管之间的第一节点；以及

第二开关，所述第二开关连接到所述第二晶体管的栅极以及所述第二晶体管与所述第四晶体管之间的第二节点。

23.根据权利要求22所述的相关双采样电路，其中，所述比较器还包括：

第一辅助晶体管，所述第一辅助晶体管连接到所述第三晶体管；

第二辅助晶体管，所述第二辅助晶体管连接到所述第四晶体管；

第三开关，所述第三开关连接到所述第一节点、所述第一辅助晶体管以及所述第三晶体管的栅极和所述第四晶体管的栅极；以及

第四开关，所述第四开关连接到所述第二节点、所述第二辅助晶体管和所述第四晶体管，

其中，所述第二节点是所述比较器的输出节点。

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