JP7600145B2 - 受信回路 - Google Patents

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Description

本開示は受信回路に関する。
ＬＶＤＳ（Low Voltage Differential Signaling）またはＭＩＰＩ（Mobile Industry Processor Interface ）等の高速インタフェースでは、送信器と受信器との間において、小振幅の差動信号が伝搬される。受信回路は、このような小振幅の差動信号を増幅器でロジック信号に増幅する。データおよびクロックを別々に伝送して受信回路で同期をとる場合、データおよびクロックのそれぞれに対して増幅器が設けられている。このようなデータ用増幅器とクロック用増幅器とは、同一構成を有するように製造されるものの、実際にはプロセスばらつき等によって、幾分の特性ばらつきが生じる。データ用増幅器とクロック用増幅器との間の特性ばらつきは、データとクロックとの間の遅延差に現れ、ロジック信号の波形の歪み（スキュー）に繋がる。
特開２００３－０７８５１１号公報 特開２０００－０２２６７７号公報 特開２０１２－０２８９４３号公報 特開２０１１－０４４７９５号公報 特開２０１４－１９２５８８号公報
信号の波形のスキューを抑制し、高速データ通信を可能とする受信回路を提供する。
本開示による受信回路は、第１入力信号および第２入力信号をそれぞれ第１入力部および第２入力部で受け取り、該第１および第２入力信号のそれぞれに応じた第１および第２電流を流す第１差動段と、第１電流に応じた第１増幅信号を生成し出力する第１電流経路、および、第２電流に応じた第２増幅信号を生成し出力する第２電流経路を有する第２差動段と、第１および第２差動段に電力を供給する電源線と、第１または第２電流経路に設けられた少なくとも１つの可変抵抗部と、を備える。
可変抵抗部は、第１電流経路に設けられた第１可変抵抗器と、第２電流経路に設けられた第２可変抵抗器とを含でもよい。
可変抵抗部の抵抗値を記憶する記憶部をさらに備えてもよい。
可変抵抗部は、並列接続された複数の第１抵抗素子と複数の第１抵抗素子間に設けられた第１スイッチとを含む第１抵抗ブロックと、並列接続された複数の第２抵抗素子と複数の第２抵抗素子間に設けられた第２スイッチとを含む第２抵抗ブロックとを備え、第１および第２抵抗ブロックは、電源線と第１または第２電流経路との間に直列に接続されてもよい。
本開示の受信回路は、第１および第２入力部に同一信号を入力する直流電源と、第１および第２入力部に同一信号が入力されているときに、第１および第２増幅信号を比較する比較回路とをさらに備え、可変抵抗部は、第１および第２増幅信号の電圧差が小さくなるように設定されてもよい。
本開示の受信回路は、第１および第２入力部に同一信号を入力する直流電源と、第２差動段の出力に接続され、第１および第２増幅信号をさらに増幅して第３および第４増幅信号を出力する１または複数のバッファ回路と、第１および第２入力部に同一信号が入力されているときに、第３および第４増幅信号を比較する比較回路とをさらに備え、可変抵抗部は、第３および第４増幅信号の電圧差が小さくなるように設定されてもよい。
本開示の受信回路は、第１および第２入力部に同一信号を入力する直流電源と、直流電源と第１入力部との間に設けられた第１スイッチと、直流電源と第２入力部との間に設けられた第２スイッチとをさらに備えてもよい。
直流電源から第１および第２入力部に同一信号を入力する場合、第１および第２スイッチを導通状態とし、互いに相補の高周波信号として第１および第２入力信号を第１および第２入力部に入力する場合、第１および第２スイッチは非導通状態となっていてもよい。
本開示の受信回路は、第１差動段、第２差動段、電源線および可変抵抗部をそれぞれ含む第１および第２増幅部を備え、第１増幅部は、データを受け取り増幅し、第２増幅部は、クロック信号を受け取り増幅してもよい。
可変抵抗部は、電源線と第１または第２電流経路に設けられたトランジスタとの間に設けられていてもよい。
可変抵抗部は、第１または第２電流経路に設けられたトランジスタと接地端子との間に設けられていてもよい。
本開示の受信回路は、比較回路の比較結果に基づいて第１および第２増幅信号の電圧差が小さくなるように可変抵抗部の抵抗値を段階的に変化させ、第１および第２増幅信号の電圧差の極性の反転に基づいて可変抵抗部の抵抗値を設定する抵抗制御回路と、可変抵抗部の抵抗値を記憶する記憶部とをさらに備えていてもよい。
記憶部は、設定された可変抵抗部の抵抗値を書き換えできないように格納してもよい。
記憶部は、設定された可変抵抗部の抵抗値の設定を書き換え可能に格納してもよい。
抵抗制御回路は、画像の或る走査線の走査において、第１および第２入力部が互いに相補の第１および第２入力信号を受け取った後、次の走査線の走査の開始までの期間において、可変抵抗部の抵抗値の設定を行ってもよい。
第１実施形態による受信回路の構成例を示す図。 可変抵抗器の構成の一例を示す回路図。 第１実施形態による受信回路のスキュー補正処理の様子を示す図。 直列に多段接続された複数の受信回路の具体例を示す図。 スキュー補正処理の一例を示すタイミング図。 出荷前にスキュー補正処理を実行する場合のタイミング図。 直流電源の接続構成の一例を示す図。 直流電源の接続構成の一例を示す図。 ＭＩＰＩの受信回路部分を示すブロック図。 比較回路、調整信号生成部、参照電圧生成回路およびスイッチを内蔵する受信回路の構成例を示すブロック図。 図９の受信回路の動作の一例を示すタイミング図。 ブランキング期間にスキュー補正処理を実行する場合のタイミング図。 変形例１に従った多段接続型受信回路の構成例を示す図。 変形例２に従った多段接続型受信回路の構成例を示す図。 ＭＩＰＩ Ｄ－ＰＨＹの規格に本開示の受信回路を適応した具体例を示すブロック図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による受信回路の構成例を示す図である。受信回路１は、第１差動段１０と、第２差動段２０と、電源線ＰＬと、可変抵抗器ＶＲ１、ＶＲ２と、電流源ＣＳ１と、記憶部ＭＥＭとを備えている。受信回路１は、例えば、ＬＶＤＳまたはＭＩＰＩ等の高速インタフェースに用いられる。
電源線ＰＬは、図示しない電源に接続されており、受信回路１の第１および第２差動段１０、２０に電力供給するために設けられた配線である。電流源ＣＳ１は、電源線ＰＬと第１差動段１０との間に設けられており、所定の定電流を第１差動段１０に供給するように構成されている。
第１差動段１０は、電流源ＣＳ１と第２差動段２０との間に接続されたＰ型トランジスタＴＰ１、ＴＰ２を備える。Ｐ型トランジスタＴＰ１のソースは電流源ＣＳ１に接続されており、そのドレインは第２差動段２０のノードＮ１に接続されている。Ｐ型トランジスタＴＰ１のゲートは、第１入力部として機能し、第１入力信号ＩＮＮを受け取る。Ｐ型トランジスタＴＰ２のソースは電流源ＣＳ１に接続されており、そのドレインは第２差動段２０のノードＮ２に接続されている。Ｐ型トランジスタＴＰ２のゲートは、第２入力部として機能し、第２入力信号ＩＮＰを受け取る。Ｐ型トランジスタＴＰ１、ＴＰ２の構成および電気的特性はほぼ同一となるように形成されている。即ち、Ｐ型トランジスタＴＰ１、ＴＰ２は、構成および電気的特性においてほぼ対称となるように形成されている。第１および第２入力信号ＩＮＮ、ＩＮＰは、通常動作においては、高周波信号であり、互いに相補の信号である。従って、第１および第２入力信号ＩＮＮ、ＩＮＰの一方がハイレベル電圧の信号である場合、他方がロウレベル電圧の信号となる。
第１差動段１０は、第１および第２入力信号ＩＮＮ、ＩＮＰのそれぞれに応じた第１および第２電流をノードＮ１、Ｎ２へ流す。例えば、第１入力信号ＩＮＮがハイレベルであり、第２入力信号ＩＮＰがロウレベルである場合、第１差動段１０は、ノードＮ１よりもノードＮ２に大きな電流を流す。逆に、第１入力信号ＩＮＮがロウレベルであり、第２入力信号ＩＮＰがハイレベルである場合、第１差動段１０は、ノードＮ２よりもノードＮ１に大きな電流を流す。
このように、第１差動段１０は、所謂、フォールデッドカスコード型増幅回路である。しかし、フォールデッド型以外の差動増幅回路であってもよい。また、第１差動段１０は、Ｐ型トランジスタＴＰ１、ＴＰ２で構成されているが、Ｎ型トランジスタで構成されていてもよい。
第２差動段２０は、電源線ＰＬとグランドＧＮＤとの間にそれぞれ接続された第１および第２電流経路ＣＰ１、ＣＰ２を含む。第１電流経路ＣＰ１は、電源線ＰＬとグランドＧＮＤとの間に直列に接続された第１可変抵抗器ＶＲ１、Ｎ型トランジスタＴＮ１およびＮ型トランジスタＴＮ３を有する。第１可変抵抗器ＶＲ１は、電源線ＰＬとＮ型トランジスタＴＮ１のドレインとの間に接続されている。第１可変抵抗器ＶＲ１は、記憶部ＭＥＭに格納された抵抗値に設定されている。可変抵抗器ＶＲ１、ＶＲ２は、例えば、半導体基板に形成される金属配線、ポリシリコン配線、拡散層等で構成してよい。
Ｎ型トランジスタＴＮ１のソースは、Ｎ型トランジスタＴＮ３のドレインに接続されている。Ｎ型トランジスタＴＮ３のソースは、グランドＧＮＤに接続されている。Ｎ型トランジスタＴＮ１とＮ型トランジスタＴＮ３との間のノードＮ１は、第１差動段１０のＰ型トランジスタＴＰ１からの第１電流を受ける。第１可変抵抗器ＶＲ１とＮ型トランジスタＴＮ１との間のノードＮ３は、第１入力信号ＩＮＮに対応する出力信号ＯＵＴ１を出力する出力ノードとして機能する。
第２電流経路ＣＰ２は、電源線ＰＬとグランドＧＮＤとの間に直列に接続された第２可変抵抗器ＶＲ２、Ｎ型トランジスタＴＮ２およびＮ型トランジスタＴＮ４を有する。第２可変抵抗器ＶＲ２は、電源線ＰＬとＮ型トランジスタＴＮ２のドレインとの間に接続されている。第２可変抵抗器ＶＲ２は、記憶部ＭＥＭに格納された抵抗値に設定されている。ただし、第２可変抵抗器ＶＲ２の抵抗値は、第１可変抵抗器ＶＲ１の抵抗値と異なる場合がある。これは、上述するように、第１電流経路ＣＰ１、ＣＰ２の電気的特性の対称性を適切に補正するためである。
Ｎ型トランジスタＴＮ２のソースは、Ｎ型トランジスタＴＮ４のドレインに接続されている。Ｎ型トランジスタＴＮ４のソースは、グランドＧＮＤに接続されている。Ｎ型トランジスタＴＮ２とＮ型トランジスタＴＮ４との間のノードＮ２は、第１差動段１０のＰ型トランジスタＴＰ２からの第１電流を受ける。第２可変抵抗器ＶＲ２とＮ型トランジスタＴＮ２との間のノードＮ４は、出力ノードとして機能し、出力信号ＯＵＴ２を出力する。第２入力信号ＩＮＰに対応する出力信号ＯＵＴ２を出力する出力ノードとして機能する。
Ｎ型トランジスタＴＮ１、ＴＮ２の構成および電気的特性はほぼ同一となるように形成されている。また、Ｎ型トランジスタＴＮ３、ＴＮ４の構成および電気的特性はほぼ同一となるように形成されている。
Ｎ型トランジスタＴＮ１、ＴＮ２の各ゲートには、所定電圧ＶＢ２が印加されている。Ｎ型トランジスタＴＮ３、ＴＮ４の各ゲートには、所定電圧ＶＢ１が印加されている。これにより、Ｎ型トランジスタＴＮ１、ＴＮ２は、互いに同じタイミングで導通状態または非導通状態になる。Ｎ型トランジスタＴＮ３、ＴＮ４も、互いに同じタイミングで導通状態または非導通状態になる。
記憶部ＭＥＭは、第１および第２可変抵抗器ＶＲ１、ＶＲ２のそれぞれ抵抗値を格納する。記憶部ＭＥＭは、揮発性メモリ、不揮発性メモリのいずれでもよい。また、記憶部ＭＥＭは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等のように電気的に書き換え可能なメモリであってもよく、フューズ等のように書き換え不可能なメモリやレジスタであってもよい。
第１電流経路ＣＰ１は、入力信号ＩＮＮに依存する第１電流に応じた第１増幅信号を出力信号ＯＵＴ１として生成し出力する。第２電流経路ＣＰ２は、入力信号ＩＮＰに依存する第２電流に応じた第２増幅信号を出力信号ＯＵＴ２として生成し出力する。入力信号ＩＮＮ、ＩＮＰは、第１および第２差動段１０、２０において増幅されて出力信号ＯＵＴ１，ＯＵＴ２として出力されるので、出力信号ＯＵＴ１、ＯＵＴ２は、入力信号ＩＮＮ、ＩＮＰと同様に互いに相補の信号となる。
ここで、可変抵抗器ＶＲ１、ＶＲ２の抵抗値は、電流経路ＣＰ１、ＣＰ２の電気的特性を互いにほぼ等しくするために設定されている。
一般に、互いに等しく設計され製造された複数の半導体素子は、プロセスばらつき等によって電気的特性にばらつきを有する。例えば、Ｐ型トランジスタＴＰ１とＴＰ２、Ｎ型トランジスタＴＮ１とＴＮ２、および、Ｎ型トランジスタＴＮ３とＴＮ４は、それぞれ互いに等しく設計され製造されているものの、プロセスばらつき等によって、或る程度、電気的特性にばらつきを有する。このような第１差動段１０のトランジスタＴＰ１、ＴＰ２間のばらつき、あるいは、第２差動段２０の電流経路ＣＰ１、ＣＰ２のばらつきは、対称性を劣化させ、出力信号ＯＵＴ１、ＯＵＴ２の波形の歪みの原因となる。即ち、出力信号ＯＵＴ１、ＯＵＴ２が理想的な立ち上がり時点または立ち下がり時点からずれる。この波形の歪みや立ち上がり時点または立ち下がり時点のずれをスキュー（Skew）と呼ぶ。
本開示は、このような受信回路を構成する半導体素子の相対ばらつきを検知するために、直流電源から受信回路１の第１および第２入力部に同一信号を供給する。即ち、高周波信号に代えて、直流電源は、同一の直流信号を第１および第２入力信号ＩＮＮ、ＩＮＰとして受信回路１の第１および第２入力部に入力する。これにより、直流電力による受信回路１の動作点を補正すれば、高周波信号におけるスキューも小さくすることができる。
受信回路の動作点を補正するために、本開示では、図１のように、定電流源に代えて可変抵抗器ＶＲ１、ＶＲ２を電流経路ＣＰ１、ＣＰ２にそれぞれ設けている。可変抵抗器ＶＲ１、ＶＲ２のそれぞれの抵抗値は、直流電力を供給した受信回路１から出力される出力信号ＯＵＴ１、ＯＵＴ２の電圧差が最小となるように設定される。例えば、同一の直流電圧を第１入力信号ＩＮＮ、ＩＮＰとして入力し、電流経路ＣＰ１、ＣＰ２から出力される出力信号ＯＵＴ１、ＯＵＴ２を検出する。このとき、第１差動段１０のトランジスタＴＰ１、ＴＰ２が対称であり（ばらつきがなく）、かつ、第２差動段２０の電流経路ＣＰ１、ＣＰ２が対称である（ばらつきがなく）場合、出力信号ＯＵＴ１、ＯＵＴ２の電圧差はゼロになるはずである。即ち、受信回路１の対称性に問題が無い場合には、出力信号ＯＵＴ１、ＯＵＴ２の電圧差はゼロになる。しかし、実際には、第１差動段１０のトランジスタＴＰ１、ＴＰ２には幾分のばらつきがあり、かつ、第２差動段２０の電流経路ＣＰ１、ＣＰ２にも幾分のばらつきがある。このため、出力信号ＯＵＴ１、ＯＵＴ２の電圧差は、そのばらつきに応じた大きさとなる。
従って、本開示では、可変抵抗器ＶＲ１、ＶＲ２の一方または両方を出力信号ＯＵＴ１、ＯＵＴ２の電圧差を小さくするように変化させる。例えば、ＯＵＴ１＞ＯＵＴ２の場合、可変抵抗器ＶＲ１の抵抗値を上昇させ、および／または、可変抵抗器ＶＲ２の抵抗値を低下させる。ＯＵＴ１＜ＯＵＴ２の場合、可変抵抗器ＶＲ１の抵抗値を低下させ、および／または、可変抵抗器ＶＲ２の抵抗値を上昇させる。このように可変抵抗器ＶＲ１、ＶＲ２の抵抗値を変化させると、出力信号ＯＵＴ１、ＯＵＴ２の電圧が接近し、それらの大小関係がいずれ逆転する。出力信号ＯＵＴ１、ＯＵＴ２の電圧の大小関係が逆転した前／後における可変抵抗器ＶＲ１、ＶＲ２の抵抗値が記憶部ＭＥＭに格納される。これにより、出力信号ＯＵＴ１、ＯＵＴ２の電圧差が最小となるように可変抵抗器ＶＲ１、ＶＲ２の抵抗値が設定される。その結果、第１差動段１０のトランジスタＴＰ１、ＴＰ２のばらつき、および、第２差動段２０の電流経路ＣＰ１、ＣＰ２のばらつきがほぼキャンセルされ、受信回路１の対称性が補正される。
可変抵抗器ＶＲ１、ＶＲ２の抵抗値の設定後、受信回路１は、通常動作に入り、高周波信号を第１および第２入力信号ＩＮＮ、ＩＮＰとして受け取る。このとき、受信回路１の対称性は補正されているので、出力信号ＯＵＴ１、ＯＵＴ２のスキューは小さくなっている。
このように、本開示では、同一の直流電圧によって受信回路１の動作点のずれを補正することによって、高周波信号による受信回路１の出力信号ＯＵＴ１、ＯＵＴ２のスキューを抑制することができる。出力信号ＯＵＴ１、ＯＵＴ２のスキューを抑制することによって、受信回路１は高速データ通信することができる。
図１に示す受信回路１は、可変抵抗器ＶＲ１、ＶＲ２の両方を有する。しかし、受信回路１の動作点のずれを補正することができれば、可変抵抗器ＶＲ１、ＶＲ２のいずれか少なくとも一方のみが設けられていてもよい。
図２は、可変抵抗器ＶＲ１、ＶＲ２の構成の一例を示す回路図である。可変抵抗器ＶＲ１、ＶＲ２は、電源線ＰＬとノードＮ３、Ｎ４との間にそれぞれ接続されており、抵抗素子ＲＳ０～ＲＳｎおよびスイッチＳＷ０～ＳＷｎ（ｎは０以上の整数）によって構成された複数の抵抗ブロックＲＢ０～ＲＢｎを含む。
抵抗ブロックＲＢ０は、互いに並列接続された複数の抵抗素子ＲＳ０と複数の抵抗素子ＲＳ０間に設けられたスイッチＳＷ０とを含む。抵抗素子ＲＳ０の数およびスイッチＳＷ０の位置は特に限定しない。抵抗ブロックＲＢ１は、互いに並列接続された複数の抵抗素子ＲＳ１と任意の複数の抵抗素子ＲＳ１間に設けられたスイッチＳＷ１とを含む。抵抗素子ＲＳ１の数およびスイッチＳＷ１の位置も特に限定しない。抵抗ブロックＲＢｎは、互いに並列接続された複数の抵抗素子ＲＳｎと任意の複数の抵抗素子ＲＳ２間に設けられたスイッチＳＷｎとを含む。抵抗素子ＲＳｎの数およびスイッチＳＷｎの位置も特に限定しない。
抵抗素子ＲＳ０～ＲＳｎ、ＲＳｍは、それぞれ異なる抵抗値を有する。例えば、抵抗素子ＲＳ０～ＲＳｎ、ＲＳｍは、この順番に抵抗値が高くなるように構成してもよい。また、各抵抗ブロックＲＢ０～ＲＢｎ内においてもそれぞれの抵抗素子の抵抗値を変化させてもよい。
抵抗ブロックＲＢ０～ＲＢｎおよび抵抗素子Ｒｍは、電源線ＰＬとノードＮ３またはＮ４との間に直列に接続されている。
このような構成により、スイッチＳＷ０～ＳＷｎをオン（導通状態）またはオフ（非導通状態）にすることによって、可変抵抗器ＶＲ１またはＶＲ２の抵抗値を段階的に変化させることができる。例えば、スイッチＳＷ０～ＳＷｎを全てオンすると、可変抵抗器ＶＲ１またはＶＲ２抵抗値は、最も低くなる。可変抵抗器ＶＲ１またはＶＲ２の抵抗値を１段階上昇させるためには、スイッチＳＷ０をオフにする。同様に、スイッチＳＷ１～ＳＷｎのいずれか１つをオフにすることによって、可変抵抗器ＶＲ１またはＶＲ２の抵抗値は段階的に上昇する。さらに、スイッチＳＷ０～ＳＷｎのいずれか２つ以上を同時にオフすることによって、可変抵抗器ＶＲ１またはＶＲ２の抵抗値はさらに上昇する。このように、可変抵抗器ＶＲ１またはＶＲ２の抵抗値は、２ｎ段階に可変であり、ｎビット信号で制御することができる。スイッチＳＷ０～ＳＷｎのオン／オフの状態は、記憶部ＭＥＭにｎビット信号として格納すればよい。
また、高速インタフェースの受信回路１は、高速動作が求められるので、可変抵抗器ＶＲ１、ＶＲ２の容量性負荷はできるだけ小さく、かつ、抵抗値の調整範囲を細かく設定できることが好ましい。図２に示す可変抵抗器ＶＲ１、ＶＲ２の構成は、容量性負荷が小さく、かつ、抵抗値の調整範囲を細かく設定できる点で優れている。
図３は、第１実施形態による受信回路のスキュー補正処理の様子を示す図である。尚、図３には、直列に多段接続された複数の受信回路１＿１～１＿ｍ（ｍは１以上の整数）のスキュー補正処理の様子が示されている。直列に接続された複数の受信回路１＿１～１＿ｍは、大きな利得を得ることができるが、出力信号ＯＵＴ１、ＯＵＴ２のスキューも大きくなり易い。勿論、スキュー補正処理は、単一の受信回路（ｍ＝１）に対して実行されてもよい。
このような受信回路１＿１～１＿ｍのスキュー補正処理では、直流電源ＤＣが受信回路１の２つの入力部に共通に接続され、ほぼ同一電圧の直流信号を入力信号ＩＮＮ、ＩＮＰとして入力する。比較回路ＣＭＰは、最終段の受信回路１＿ｍの２つの出力部に接続され、同一の直流信号が入力部に入力されているときに出力信号ＯＵＴ１、ＯＵＴ２を比較する。抵抗制御回路としての調整信号生成回路ＬＧは、比較回路ＣＭＰの比較結果として出力信号ＯＵＴ１とＯＵＴ２との電圧差を受け取り、この電圧差に応じて調整信号（ｎビット信号）を生成し受信回路１＿１へ出力する。調整信号生成回路ＬＧは、出力信号ＯＵＴ１とＯＵＴ２との電圧差に基づいて、ｎビット信号をインクリメントあるいはデクリメントするロジック回路である。受信回路１＿１は、調整信号に従って可変抵抗器ＶＲ１またはＶＲ２の抵抗値を調整する。可変抵抗器ＶＲ１またはＶＲ２は、出力信号ＯＵＴ１、ＯＵＴ２の電圧差が小さくなるように段階的に調整される。調整信号生成回路ＬＧは、出力信号ＯＵＴ１、ＯＵＴ２の電圧差の極性の反転に基づいて可変抵抗器ＶＲ１またはＶＲ２の抵抗値を設定（固定）する。これにより、直流電源ＤＣと比較回路ＣＭＰとの間にある受信回路１＿１～１＿ｍのスキューを補正すことができる。
直流電源ＤＣおよび比較回路ＣＰＭの接続位置を変更することによって、スキューの補正を実行する受信回路を変更することができる。例えば、比較回路ＣＭＰを受信回路１＿１の出力部に接続すれば、受信回路１＿１のみのスキューを補正することができる。比較回路ＣＭＰを受信回路１＿３の出力部に接続すれば、受信回路１＿１～１＿３のスキューを補正することができる。このように、比較回路ＣＰＭの接続位置を変更することによって、直流電源ＤＣと比較回路ＣＭＰとの間にある受信回路１＿１～１＿ｍのうち任意の受信回路のスキューを選択的に補正すことができる。同様に、直流電源ＤＣの接続位置を変更しても、任意の受信回路のスキューを選択的に補正すことができる。
また、図３では、受信回路１＿１の可変抵抗器ＶＲ１、ＶＲ２を変更しているが、受信回路１＿１～１＿ｍのうち任意の受信回路の可変抵抗器ＶＲ１、ＶＲ２を補正してもよい。
スキュー補正処理後、直流電源ＤＣ、比較回路ＣＭＰおよび調整信号生成回路ＬＧは、受信回路１から取り外してもよい。受信回路１は、記憶部ＭＥＭに可変抵抗器ＶＲ１、ＶＲ２の抵抗値の設定を格納している。よって、その後、受信回路１は、補正後の状態で高周波信号を受信することができる。
尚、直流電源ＤＣが接続される受信回路よりも後段にある受信回路（例えば、図３の受信回路１＿２～１＿ｍ）は、バッファ回路として考えてよい。従って、図３では、受信回路１＿２およびその後段に接続される１または複数のバッファ回路（１＿２～１＿ｍ）のスキューが補正されると言ってもよい。また、出力信号ＯＵＴ１、ＯＵＴ２は、第３および第４増幅信号の一例である。
図４は、図３のように直列に多段接続された複数の受信回路の具体例を示す図である。受信回路１＿１は、図１に示す受信回路１と同じ構成を有する。受信回路１＿２～１＿ｍは、それぞれ前段の受信回路からの出力信号を入力信号として受け取り、その入力信号を増幅して後段の受信回路へ出力する。尚、受信回路１＿２～１＿ｍの構成は同じでよいので、受信回路１＿２の構成を説明し、その他の受信回路１＿３～１＿ｍの構成の説明は省略する。
受信回路１＿２は、定電流源ＣＳ２と、Ｎ型トランジスタＴＮ１＿２、ＴＮ２＿２と、抵抗器Ｒ２ａ、Ｒ２ｂとを備えている。電流源ＣＳ２は、グランドＧＮＤに接続され、所定の定電流を流すように構成されている。抵抗器Ｒ２ａおよびＮ型トランジスタＴＮ１＿２は、電源線ＰＬと電流源ＣＳ２との間に直列接続されている。抵抗器Ｒ２ｂおよびＮ型トランジスタＴＮ２＿２は、抵抗器Ｒ２ａおよびＮ型トランジスタＴＮ１＿２に対して並列接続され、かつ、電源線ＰＬと電流源ＣＳ２との間に直列接続されている。
Ｎ型トランジスタＴＮ１＿２とＴＮ２＿２は同一特性を有するように構成されていることが好ましい。また、抵抗器Ｒ２ａとＲ２ｂは、同一抵抗値を有する固定抵抗器で構成されていることが好ましい。これにより、抵抗器Ｒ２ａおよびＮ型トランジスタＴＮ１＿２で構成される電流経路と、抵抗器Ｒ２ｂおよびＮ型トランジスタＴＮ２＿２で構成される電流経路とは電気的にほぼ対称となる。このとき受信回路１＿２は、出力信号にオフセットを有さない理想に近い増幅回路になる。出力信号にオフセットが無いとは、入力信号が同一信号である場合に出力信号の電圧差がほぼゼロになることを意味する。
受信回路１＿３～１＿ｍについても、受信回路１＿２と同様に構成することによって出力信号のオフセットがほとんど無い理想に近い増幅回路になる。尚、受信回路１＿２～１＿ｍは、それぞれ同一利得を有してもよく、それぞれ異なる利得を有していても構わない。
例えば、ｍ＝４として、受信回路１＿１の利得をα１ａ、受信回路１＿２の利得をα１ｂ、受信回路１＿３の利得をα１ｃ、受信回路１＿４の利得をα１ｄとする。さらに、受信回路１＿１の出力信号のオフセット（出力信号ＯＵＴ１＿１とＯＵＴ２＿１との電圧差）をΔＶとすると、最終段の受信回路１＿４の出力電圧差ΔＶｏｕｔ（出力信号ＯＵＴ１とＯＵＴ２との電圧差）は式１で表される。ただし、ΔＶは十分小さい値であるとする。
ΔＶｏｕｔ ＝ ΔＶ×α１ａ×α１ｂ×α１ｃ×α１ｄ （式１）
理想的にはΔＶはゼロであるが、実際にはプロセスばらつき等によって、ΔＶはゼロではない値を持つ。従って、ΔＶを増幅したΔＶｏｕｔは、当然にΔＶよりも大きな値となる。そこで、ΔＶｏｕｔをゼロにするように可変抵抗器ＶＲ１、ＶＲ２を調整すれば、受信回路１＿１～１＿４全体のオフセットがキャンセルされ、理想に近い受信回路になる。
これは、受信回路１＿２～１＿４がそれぞれ入力信号に対して出力信号のオフセットを有していたとしても、ΔＶｏｕｔをゼロにするように可変抵抗器ＶＲ１、ＶＲ２を調整すれば、受信回路１＿１～１＿４全体のオフセットがキャンセルされる。このようにオフセットが受信回路１＿１～１＿４でキャンセルされれば、受信回路１＿１～１＿４全体のスキューも補正される。
図５Ａは、スキュー補正処理の一例を示すタイミング図である。スキュー補正処理は、受信回路が半導体チップに個片化される前の半導体ウェハ状態の試験において実行されてよい。
例えば、ｔ１において、図３の比較回路ＣＭＰのイネーブル信号ＥＮ＿ＣＭＰおよび調整信号生成回路ＬＧのイネーブル信号ＥＮ＿ＬＧが活性化されて、比較回路ＣＭＰおよび調整信号生成回路ＬＧが駆動される。これにより、受信回路１＿ｍの出力信号ＯＵＴ１、ＯＵＴ２の比較動作および調整信号生成動作が開始される。その後、ｔ２において、比較回路ＣＭＰの出力信号ＯＵＴ＿ＣＭＰが活性化される。出力信号ＯＵＴ＿ＣＭＰが活性化されている期間において、調整信号生成回路ＬＧは、調整信号の調整を継続する。
比較動作および調整信号生成動作は、システムクロックに基づいて周期的に実行される。
ｔ３の比較動作においてＯＵＴ１＞ＯＵＴ２である場合、可変抵抗器ＶＲ１の抵抗値を上昇させるために、調整信号生成回路ＬＧは、調整信号を１ビットインクリメントする。例えば、調整信号を初期状態“５’ｈ０”から“５’ｈ１”へインクリメントする。これにより、ＯＵＴ１とＯＵＴ２との電圧差が小さくなる。
次のｔ４の比較動作において、ＯＵＴ１＞ＯＵＴ２である場合、比較回路ＣＭＰは、調整信号をさらに１ビットインクリメントする。例えば、調整信号を初期状態“５’ｈ１”から“５’ｈ２”へインクリメントする。これにより、ＯＵＴ１とＯＵＴ２との電圧差がさらに小さくなる。
これを繰り返し、ＯＵＴ１とＯＵＴ２の大小関係が逆転した時点（ＯＵＴ１≦ＯＵＴ２となった時点）ｔ５で、比較回路ＣＭＰの出力信号ＯＵＴ＿ＣＭＰが不活性化され、比較動作および調整信号生成動作が終了される。
ＯＵＴ１≦ＯＵＴ２となった時点の調整信号“５’ｈ４”が受信回路１＿１の記憶部ＭＥＭに書き込まれる。あるいは、ＯＵＴ１≦ＯＵＴ２となった時点の１つ前の周期の調整信号“５’ｈ３”が受信回路１＿１の記憶部ＭＥＭに書き込まれてもよい。尚、ＯＵＴ１とＯＵＴ２の大小関係が反転した時点は、ノイズの影響を考慮して、出力信号ＯＵＴ＿ＣＭＰの反転が２周期以上継続した時点としてもよい。
記憶部ＭＥＭに調整信号が格納されると、スキュー補正処理が完了する。その後、直流電源ＤＣ、比較回路ＣＭＰおよび調整信号生成回路ＬＧは受信回路１＿１～１＿ｍから取り外してもよい。受信回路１＿１～１＿ｍは、通常動作において、高周波信号を低スキューで増幅することができる。
なお、ｔ３の比較動作においてＯＵＴ１＜ＯＵＴ２である場合には、可変抵抗器ＶＲ１の抵抗値を低下させるために、調整信号生成回路ＬＧは、調整信号を１ビットデクリメントすればよい。これを繰り返し、ＯＵＴ１とＯＵＴ２の大小関係が逆転した時点（ＯＵＴ１≧ＯＵＴ２となった時点）で、比較動作および調整信号生成動作を終了する。このように、ＯＵＴ１とＯＵＴ２との電圧差が正または負のいずれの極性であっても、比較回路ＣＭＰおよび調整信号生成回路ＬＧは、可変抵抗器ＶＲ１、ＶＲ２を調整することができる。
スキュー補正処理の完了後、通常動作において、スキュー補正処理を実行しない場合、直流電源ＤＣ、比較回路ＣＭＰおよび調整信号生成回路ＬＧは受信回路内に設ける必要はない。この場合、スキュー補正処理は、出荷前に１度実行すればよい。例えば、図５Ｂは、出荷前にスキュー補正処理を実行する場合のタイミング図である。ｔ１以前において、受信回路１＿１～１＿ｍは、特定の入力信号を受けていない。スキュー補正処理がｔ１において開始されると、図５Ａで説明したｔ１～ｔ６のスキュー補正処理が実行される。ｔ５において、調整信号が記憶部ＭＥＭに書き込まれる。この場合、記憶部ＭＥＭは、書き換えできない不揮発性メモリであることが好ましく、フューズ等であってもよい。その後、受信回路＿１～１＿ｍは、通常動作に入り、高周波信号を入力し増幅する。
図６および図７は、直流電源ＤＣの接続構成の一例を示す図である。図６では、直流電源ＤＣは、送信回路４０に接続されており、図７では、直流電源ＤＣは、受信回路１に接続されている。尚、図６および図７では、受信回路１は、代表的に１つだけ示しており、直流電源ＤＣは、図３の複数の受信回路のいずれに対して直流電力を供給してもよい。
図６において、直流電源ＤＣは、送信回路４０の２つの出力部に共通に接続されており、ケーブル５０を介して受信回路１の２つの入力部に同一の直流信号を入力する。第１スイッチＳＷ１は、直流電源ＤＣと送信回路４０の一方の出力部との間に接続されており、直流電源ＤＣと送信回路４０の一方の出力部との間を電気的に接続または切断することができる。第２スイッチＳＷ２は、直流電源ＤＣと送信回路４０の他方の出力部との間に接続されており、直流電源ＤＣと送信回路４０の他方の出力部との間を電気的に接続または切断することができる。
図７において、直流電源ＤＣは、受信回路１の２つの入力部に共通に接続されており、受信回路１の２つの入力部に同一の直流信号を入力する。第１スイッチＳＷ１は、直流電源ＤＣと受信回路１の一方の入力部との間に接続されており、直流電源ＤＣと受信回路１の一方の入力部との間を電気的に接続または切断することができる。第２スイッチＳＷ２は、直流電源ＤＣと受信回路１の他方の入力部との間に接続されており、直流電源ＤＣと受信回路１の他方の入力部との間を電気的に接続または切断することができる。
このように、第１スイッチＳＷ１は、直流電源ＤＣと受信回路１の一方の入力部との間に設けられ、直流電源ＤＣと受信回路１の一方の入力部との間を電気的に接続または切断することができる。第２スイッチＳＷ２は、直流電源ＤＣと受信回路１の他方の入力部との間に設けられ、直流電源ＤＣと受信回路１の他方の入力部との間を電気的に接続または切断することができる。
スキュー補正処理において直流電源ＤＣから受信回路１の２つの入力部に同一の直流信号を入力する場合、スイッチＳＷ１、ＳＷ２は、両方ともオンになる。一方、通常動作において互いに相補の高周波信号を２つの入力部に入力する場合、スイッチＳＷ１、ＳＷ２は、両方ともオフになる。これにより、スキュー補正処理において、受信回路１は、直流電源ＤＣから同一の直流信号を受け取ることができ、通常動作において受信回路１は高周波信号を正常に受け取り増幅することができる。
スキュー補正処理後、送信回路４０およびケーブル５０は、受信回路１から取り外してもよい。受信回路１は、記憶部ＭＥＭに可変抵抗器ＶＲ１、ＶＲ２の抵抗値の設定を格納している。よって、受信回路１は、補正後の状態で高周波信号を受信することができる。
以上のように、本開示では、同一の直流電圧によって受信回路１の動作点のずれ（オフセット）を抑制することによって、高周波信号による受信回路１の出力信号ＯＵＴ１、ＯＵＴ２の波形のスキューを補正することができる。これにより、受信回路１は、さらに高速なデータ通信を可能とする。
また、多段接続された受信回路１＿１～１＿４であっても、受信回路１＿１の可変抵抗器ＶＲ１、ＶＲ２を調整すれば、受信回路１＿１～１＿４全体のオフセットがキャンセルされ、受信回路１＿１～１＿４全体のスキューも補正することができる。
第１実施形態では、スキュー補正処理の後、直流電源ＤＣ、比較回路ＣＭＰおよび調整信号生成回路ＬＧは受信回路１から取り外してよい。従って、受信回路１は、小型化に適している。また、通常動作における定常的なスキュー補正処理が不要となる。これは、消費電力の削減に繋がる。
また、本開示によれば、直流電源ＤＣを用いた動作点の補正でスキュー補正処理を行うので、送信回路やテスト回路からのテストパターンが不要であり、補正時間を短縮することができる。
（第２実施形態）
第２実施形態は、本開示による受信回路をＭＩＰＩへ適用した例である。
図８は、ＭＩＰＩの受信回路部分を示すブロック図である。ＭＩＰＩでは、図８に示すように、データを受信し増幅する第１増幅部としてのデータ受信回路１Ｄおよびクロック信号を受信し増幅する第２増幅部としてのクロック受信回路１Ｃが設けられている場合がある。例えば、データ受信回路１Ｄの入力部ＩＮＤ１、ＩＮＤ２は、送信回路４０から互いに相補のデータを受け取る。クロック受信回路１Ｃの入力部ＩＮＣ１、ＩＮＣ２は、送信回路４０から互いに相補のクロック信号を受け取る。ＴＲ１は、入力部ＩＮＤ１とＩＮＤ２との間に設けられた終端抵抗である。ＴＲ２は、入力部ＩＮＣ１とＩＮＣ２との間に設けられた終端抵抗である。データ受信回路１Ｄおよびクロック受信回路１Ｃの出力の各一方は、Ｄフリップフロップ３０に入力される。Ｄフリップフロップ３０は、クロック信号ＣＬＫの立ち上がり／立ち下がり時点でデータの論理を出力信号ＯＵＴ３０として出力する。
このような受信回路において、データ受信回路１Ｄおよびクロック受信回路１Ｃは、それぞれ同じ増幅回路を有する。しかし、データ受信回路１Ｄとクロック受信回路１Ｃとの構成のばらつきによって、データを増幅した出力信号（データ出力信号ＯＵＴ１Ｄ）とクロック信号を増幅した出力信号（クロック出力信号ＯＵＴ１Ｃ）との間にスキューが生じる。即ち、同期したデータおよびクロック信号が入力されても、データ受信回路およびクロック受信回路から出力されるデータ出力信号およびクロック出力信号は、相対ばらつきによって時間軸方向におけるスキューとして表れる。これは、フリップフロップのセットアップ／ホールドタイミングマージンを悪化させ、動作速度低下を引き起こす。
そこで、本開示では、図８の受信回路１Ｄ、１Ｃのそれぞれについて、上記実施形態と同様に可変抵抗器ＶＲ１、ＶＲ２の抵抗値を調整する。これにより、受信回路１Ｄ、１Ｃのそれぞれについて高周波信号におけるスキューを小さくすることができる。また、受信回路１Ｄ、１Ｃに同一の直流信号を供給して可変抵抗器ＶＲ１、ＶＲ２の抵抗値を調整することによって、受信回路１Ｄ、１Ｃからの出力信号ＯＵＴ１Ｄと出力信号ＯＵＲ１Ｃとの間のスキューも抑制される。
尚、図８のデータ受信回路およびクロック受信回路は、それぞれ図３の多段接続された複数の受信回路１＿１～１＿ｍであってもよい。
図９は、比較回路ＣＭＰ、調整信号生成回路ＬＧ、参照電圧生成回路ＶＲＥＦＧＥＮおよびスイッチＳＷ１、ＳＷ２を内蔵する受信回路１の構成例を示すブロック図である。コントローラＣＯＮＴは、スイッチＳＷ１、ＳＷ２、ＸＳＷ１、ＸＳＷ２のオン／オフ制御、および、イネーブル信号ＥＮ＿ＣＭＰ、ＥＮ＿ＬＧ、ＥＮ＿ＷＲＩＴＥ、ＥＮ＿ＲＸ等の全体制御を行う。
スキューの補正処理は、例えば、受信回路１の製造後、出荷前の試験の際に実行し、出荷後には実行しなくてもよい。しかし、スキューの補正処理は、受信回路１の出荷後であっても、通常動作において高周波信号を入力していない期間（例えば、ＭＩＰＩのブランキング期間等）ごとに実行することも考えられる。この場合、受信回路１は、比較回路ＣＭＰ、調整信号生成回路ＬＧ、参照電圧生成部ＶＲＥＦＧＥＮおよびスイッチを内蔵する必要がある。尚、参照電圧生成部ＶＲＥＦＧＥＮは、直流電源ＤＣであってもよく、あるいは、受信回路１の外部の電力を受けて直流電力を生成する変換回路であってもよい。また、スイッチＸＳＷ１、ＸＳＷ２は、高周波信号の２つの入力部と受信回路１との間に設けられており、高周波信号が受信回路１に入力されることを許可または禁止することができる。スイッチＸＳＷ１、ＸＳＷ２は、スイッチＳＷ１、ＳＷ２と相補に動作し、スイッチＳＷ１、ＳＷ２がオンしているときにはオフとなり、スイッチＳＷ１、ＳＷ２がオフしているときにはオンとなる。
イネーブル信号ＥＮ＿ＣＭＰは、比較回路ＣＭＰの比較動作を開始または停止させる信号である。イネーブル信号ＥＮ＿ＬＧは、調整信号生成回路ＬＧの信号生成動作を開始または停止させる信号である。イネーブル信号ＥＮ＿ＷＲＩＴＥは、可変抵抗器ＶＲ１、ＶＲ２の抵抗値を記憶部ＭＥＭに格納し、抵抗値の設定を一時的に固定する信号である。イネーブル信号ＥＮ＿ＲＸは、受信回路１の増幅動作を開始または停止させる信号である。
図１０は、図９の受信回路１の動作の一例を示すタイミング図である。
まず、ｔ１１において、参照電圧生成部ＶＲＥＦＧＥＮが駆動され、直流電力を生成し出力する。
次に、ｔ１２において、イネーブル信号ＥＮ＿ＲＸが活性化され、受信回路１が駆動される。
次に、ｔ１３において、コントローラＣＯＮＴがスイッチＳＷ１、ＳＷ２をオンするとともに、スイッチＸＳＷ１、ＸＳＷ２をオフする。これにより、高周波信号の入力は禁止され、参照電圧生成部ＶＲＥＦＧＥＮからの直流電力が受信回路１に入力される。また、このとき、イネーブル信号ＥＮ＿ＣＭＰおよびＥＮ＿ＬＧも活性化され、比較回路ＣＭＰおよび調整信号生成回路ＬＧが駆動される。これにより、スキュー補正処理が開始される。
従って、比較回路ＣＭＰの出力信号ＯＵＴ＿ＣＭＰは、受信回路１の出力信号ＯＵＴ１、ＯＵＴ２の電圧差に基づいて出力信号ＯＵＴ＿ＣＭＰを出力する。調整信号生成回路ＬＧは、出力信号ＯＵＴ＿ＣＭＰの論理に基づいて調整信号（ｎビットデータ）をインクリメントあるいはデクリメントする。この調整信号は、出力信号ＯＵＴ＿ＬＧとして出力される。記憶部ＭＥＭは、イネーブル信号ＥＮ＿ＷＲＩＴＥが非活性状態である場合、出力信号ＯＵＴ＿ＬＧを固定せずに、そのまま出力信号ＯＵＴ＿ＭＥＭとして出力する。これにより、受信回路１の可変抵抗器ＶＲ１、ＶＲ２が調整される。
可変抵抗器ＶＲ１、ＶＲ２の調整は、図５Ａを参照して説明したように、システムクロック(図１０では図示せず)ごとに実行される。受信回路１の出力信号ＯＵＴ１、ＯＵＴ２の電圧差が反転するまで（出力信号ＯＵＴ＿ＣＭＰの論理が反転するまで）、調整信号生成回路ＬＧは、調整信号のインクリメントを繰り返す、あるいは、デクリメントを繰り返す。
ｔ１４において、比較回路ＣＭＰの出力信号ＯＵＴ＿ＣＭＰの論理が反転したときに、イネーブル信号ＥＮ＿ＷＲＩＴＥを活性化させて、記憶部ＭＥＭがそのときの（あるいは、その１周期前の）調整信号を一時的に固定（記憶）する。これにより、可変抵抗器ＶＲ１、ＶＲ２の調整が完了する。
ｔ１５において、スイッチＳＷ１、ＳＷ２をオフにして、スイッチＸＳＷ１、ＸＳＷ２をオンにする。また、イネーブル信号ＥＮ＿ＣＭＰ、ＥＮ＿ＬＧ等を非活性状態にして、比較回路ＣＭＰによる比較動作を終了する。これにより、受信回路１のスキュー補正処理が終了し、受信回路１は高周波信号を入力可能になる。
図示しないが、再度、スキュー補正処理を実行する場合には、ｔ１１～ｔ１４を繰り返せばよい。ｔ１４において、イネーブル信号ＥＮ＿ＷＲＩＴＥが再度活性化されときには、記憶部ＭＥＭは、調整信号を書き換え、更新された調整信号を一時的に固定（記憶）すればよい。
このように、受信回路１がスキュー補正処理を繰り返し実行する場合、そのスキュー補正処理は、ＭＩＰＩのブランキング期間に実行される。例えば、図１１は、ブランキング期間にスキュー補正処理を実行する場合のタイミング図である。例えば、ｔ１１以前において、受信回路１は、画像のＮ番目のラインのデータを増幅処理しており、その増幅処理が終了した後のブランキング期間ＢＬＫにスキュー補正処理を実行する。図１０で説明したｔ１１～ｔ１５のスキュー補正処理が実行された後、受信回路１は、画像のＮ－１番目のラインのデータを増幅処理する。このように、受信回路１は、ブランキング期間ＢＬＫごとにスキュー補正処理を実行してもよい。ブランキング期間ＢＬＫとは、画像上で１本の走査線の走査後、次の走査線の走査開始までの期間、あるいは、一つのラスタ走査の後、次のラスタ走査の開始までの期間である。即ち、調整信号生成回路ＬＧは、画像の或る走査線の走査において、２つの入力部が互いに相補の高周波信号を入力信号ＩＮＰ、ＩＮＮとして受け取った後、次の走査線の走査の開始までのブランキング期間において、可変抵抗器ＶＲ１、ＶＲ２の抵抗値の設定を行う。尚、図１１では、ブランキング期間ＢＬＫにスキュー補正処理を実行しているが、スキュー補正処理は、出荷前の試験の際に実行後、出荷後には実行しなくてもよい。この場合、記憶部ＭＥＭは、書換え不可能なフューズ等であってもよい。
第２実施形態では、直流電源ＤＣ、比較回路ＣＭＰおよび調整信号生成回路ＬＧは受信回路１に内蔵されているので、出荷後であっても、スキュー補正処理の実行が可能である。例えば、表示デバイス等において、ブランキング期間中にスキュー補正処理を実施することによって、過渡的な電源変動や温度変動に対してスキュー補正処理を行うことができる。
第２実施形態は、その他、第１実施形態の効果も有する。
（変形例１）
図１２は、変形例１に従った多段接続型受信回路の構成例を示す図である。変形例１では、受信回路１＿１が図４に示すそれと異なる。受信回路１＿１において、Ｎ型トランジスタＴＮ３に代えて、可変抵抗器ＶＲ１がＮ型トランジスタＴＮ１とグランドＧＮＤとの間に接続されている。Ｎ型トランジスタＴＮ４に代えて、可変抵抗器ＶＲ２がＮ型トランジスタＴＮ２とグランドＧＮＤとの間に接続されている。可変抵抗器ＶＲ１、ＶＲ２には、記憶部ＭＥＭが設けられている。また、電源線ＰＬとＮ型トランジスタＴＮ１との間の抵抗器Ｒ１ａおよび電源線ＰＬとＮ型トランジスタＴＮ２との間の抵抗値Ｔ１ｂは、抵抗値の変わらない固定抵抗器である。抵抗値Ｔ１ａ、Ｔ１ｂは等しくてよい。変形例１のその他の受信回路１＿２～１＿ｍの構成は、図４のそれらと同様でよい。
このように、Ｎ型トランジスタＴＮ３，ＴＮ４に代えて、可変抵抗器ＶＲ１、ＶＲ２がグランドＧＮＤとＮ型トランジスタＴＮ１、ＴＮ２との間にそれぞれ設けられていてもよい。スキュー補正処理における可変抵抗器ＶＲ１、ＶＲ２の調整方法は、第１または第２実施形態と同様でよい。よって、変形例１は、第１または第２実施形態と同様の効果を得ることができる。
（変形例２）
図１３は、変形例２に従った多段接続型受信回路の構成例を示す図である。変形例２では、可変抵抗器ＶＲ１がＮ型トランジスタＴＮ１とグランドＧＮＤとの間に接続されている。Ｎ型トランジスタＴＮ４に代えて、可変抵抗器ＶＲ２がＮ型トランジスタＴＮ２とグランドＧＮＤとの間に接続されている。変形例２はこの点で図１２の変形例１と同様である。
しかし、変形例２では、電源線ＰＬとノードＮ３との間に、定電流源ＣＳ１ａが設けられており、電源線ＰＬとノードＮ４との間に、定電流源ＣＳ１ｂが設けられている。変形例２のその他の受信回路１＿２～１＿ｍの構成は、図４のそれらと同様でよい。
スキュー補正処理における可変抵抗器ＶＲ１、ＶＲ２の調整方法は、第１または第２実施形態と同様でよい。よって、変形例２は、第１または第２実施形態と同様の効果を得ることができる。
図１４は、ＭＩＰＩ Ｄ－ＰＨＹの規格（mipi_D-PHY_specification_v2-0_r08）に本開示の受信回路を適応した具体例を示すブロック図である。図１４のＨＳ－ＲＸに、本開示による受信回路１または１＿１～１＿ｍを適用すればよい。これにより、ＭＩＰＩ Ｄ－ＰＨＹのレーンモジュールにおいて、高周波信号のスキュー補正処理が可能となる。
例えば、ＭＩＰＩでは、１Ｇｂｐｓの伝送レートの場合に、出力信号のスキューは、±０．１５ＵＩ（±１５０ｐｓ）以下である必要がある。本開示による受信回路を用いれば、このような仕様の要件を満たすことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
（付記）
本技術は、以下の構成もとり得る。
（１）
第１入力信号および第２入力信号をそれぞれ第１入力部および第２入力部で受け取り、該第１および第２入力信号のそれぞれに応じた第１および第２電流を流す第１差動段と、
前記第１電流に応じた第１増幅信号を生成し出力する第１電流経路、および、前記第２電流に応じた第２増幅信号を生成し出力する第２電流経路を有する第２差動段と、
前記第１および第２差動段に電力を供給する電源線と、
前記第１または第２電流経路に設けられた少なくとも１つの可変抵抗部と、を備えた受信回路。
（２）
前記可変抵抗部は、
前記第１電流経路に設けられた第１可変抵抗器と、
前記第２電流経路に設けられた第２可変抵抗器とを含む、（１）に記載の受信回路。
（３）
前記可変抵抗部の抵抗値を記憶する記憶部をさらに備えた、（１）または（２）に記載の受信回路。
（４）
前記可変抵抗部は、
並列接続された複数の第１抵抗素子と前記複数の第１抵抗素子間に設けられた第１スイッチとを含む第１抵抗ブロックと、
並列接続された複数の第２抵抗素子と前記複数の第２抵抗素子間に設けられた第２スイッチとを含む第２抵抗ブロックとを備え、
前記第１および第２抵抗ブロックは、前記電源線と前記第１または第２電流経路との間に直列に接続されている、（１）に記載の受信回路。
（５）
前記第１および第２入力部に同一信号を入力する直流電源と、
前記第１および第２入力部に前記同一信号が入力されているときに、前記第１および第２増幅信号を比較する比較回路とをさらに備え、
前記可変抵抗部は、前記第１および第２増幅信号の電圧差が小さくなるように設定される、（１）から（４）のいずれか一項に記載の受信回路。
（６）
前記第１および第２入力部に同一信号を入力する直流電源と、
前記第２差動段の出力に接続され、前記第１および第２増幅信号をさらに増幅して第３および第４増幅信号を出力する１または複数のバッファ回路と、
前記第１および第２入力部に前記同一信号が入力されているときに、前記第３および第４増幅信号を比較する比較回路とをさらに備え、
前記可変抵抗部は、前記第３および第４増幅信号の電圧差が小さくなるように設定される、（１）から請求項４のいずれか一項に記載の受信回路。
（７）
前記第１および第２入力部に同一信号を入力する直流電源と、
前記直流電源と前記第１入力部との間に設けられた第１スイッチと、
前記直流電源と前記第２入力部との間に設けられた第２スイッチとをさらに備えている、（１）から（６）のいずれか一項に記載の受信回路。
（８）
前記直流電源から前記第１および第２入力部に同一信号を入力する場合、前記第１および第２スイッチを導通状態とし、
互いに相補の高周波信号として前記第１および第２入力信号を前記第１および第２入力部に入力する場合、前記第１および第２スイッチは非導通状態となっている、（７）に記載の受信回路。
（９）
前記第１差動段、前記第２差動段、前記電源線および前記可変抵抗部をそれぞれ含む第１および第２増幅部を備え、
前記第１増幅部は、データを受け取り増幅し、
前記第２増幅部は、クロック信号を受け取り増幅する、（１）から（８）のいずれか一項に記載の受信回路。
（１０）
前記可変抵抗部は、前記電源線と前記第１または第２電流経路に設けられたトランジスタとの間に設けられている、（１）から（９）のいずれか一項に記載の受信回路。
（１１）
前記可変抵抗部は、前記第１または第２電流経路に設けられたトランジスタと接地端子との間に設けられている、（１）から（９）のいずれか一項に記載の受信回路。
（１２）
前記比較回路の比較結果に基づいて前記第１および第２増幅信号の電圧差が小さくなるように前記可変抵抗部の抵抗値を段階的に変化させ、前記第１および第２増幅信号の電圧差の極性の反転に基づいて前記可変抵抗部の抵抗値の設定する抵抗制御回路と、
前記可変抵抗部の抵抗値を記憶する記憶部とをさらに備えている、（５）に記載の受信回路。
（１３）
前記記憶部は、設定された前記可変抵抗部の抵抗値を書き換えできないように格納する、請求項３または（１３）に記載の受信回路。
（１４）
前記記憶部は、設定された前記可変抵抗部の抵抗値の設定を書き換え可能に格納する、請求項３または（１３）に記載の受信回路。
（１５）
前記抵抗制御回路は、画像の或る走査線の走査において、前記第１および第２入力部が互いに相補の前記第１および第２入力信号を受け取った後、次の走査線の走査の開始までの期間において、前記可変抵抗部の抵抗値の設定を行う、（１３）に記載の受信回路。
１ 受信回路、１０ 第１差動段、２０ 第２差動段、ＰＬ 電源線、ＶＲ１，ＶＲ２ 可変抵抗部、ＣＳ１ 電流源、ＭＥＭ 記憶部、ＣＳ１ 電流源、ＴＰ１，ＴＰ２ Ｐ型トランジスタ、ＣＰ１、ＣＰ２ 電流経路、ＭＥＭ 記憶部、ＴＮ１～ＴＮ４ Ｎ型トランジスタ

Claims (11)

  1. 第１入力信号および第２入力信号をそれぞれ第１入力部および第２入力部で受け取り、該第１および第２入力信号のそれぞれに応じた第１および第２電流を流す第１差動段と、前記第１電流に応じた第１増幅信号を生成し出力する第１電流経路、および、前記第２電流に応じた第２増幅信号を生成し出力する第２電流経路を有する第２差動段と、
    前記第１および第２差動段に電力を供給する電源線と、
    前記第１または第２電流経路に設けられた少なくとも１つの可変抵抗部と、
    前記第１および第２入力部に同一信号を入力する直流電源と、
    前記第１および第２入力部に前記同一信号が入力されているときに、前記第１および第２増幅信号を比較する比較回路と、
    前記比較回路の比較結果に基づいて前記第１および第２増幅信号の電圧差が小さくなるように前記可変抵抗部の抵抗値を段階的に変化させ、前記第１および第２増幅信号の電圧差の極性の反転に基づいて前記可変抵抗部の抵抗値を設定する抵抗制御回路と、
    前記可変抵抗部の抵抗値を記憶する記憶部と、を備え、
    前記直流電源、前記比較回路、および、前記抵抗制御回路は、前記可変抵抗部の抵抗値を設定し、前記記憶部に該抵抗値を記憶した後、取り外される、受信回路。
  2. 前記可変抵抗部は、
    前記第１電流経路に設けられた第１可変抵抗器と、
    前記第２電流経路に設けられた第２可変抵抗器とを含む、請求項１に記載の受信回路。
  3. 前記可変抵抗部は、
    並列接続された複数の第１抵抗素子と前記複数の第１抵抗素子間に設けられた第１スイッチとを含む第１抵抗ブロックと、
    並列接続された複数の第２抵抗素子と前記複数の第２抵抗素子間に設けられた第２スイッチとを含む第２抵抗ブロックとを備え、
    前記第１および第２抵抗ブロックは、前記電源線と前記第１または第２電流経路との間に直列に接続されている、請求項１に記載の受信回路。
  4. 第１入力信号および第２入力信号をそれぞれ第１入力部および第２入力部で受け取り、該第１および第２入力信号のそれぞれに応じた第１および第２電流を流す第１差動段と、前記第１電流に応じた第１増幅信号を生成し出力する第１電流経路、および、前記第２電流に応じた第２増幅信号を生成し出力する第２電流経路を有する第２差動段と、
    前記第１および第２差動段に電力を供給する電源線と、
    前記第１または第２電流経路に設けられた少なくとも１つの可変抵抗部と、
    前記第１および第２入力部に同一信号を入力する直流電源と、
    前記第２差動段の出力に接続され、前記第１および第２増幅信号をさらに増幅して第３および第４増幅信号を出力する１または複数のバッファ回路と、
    前記第１および第２入力部に前記同一信号が入力されているときに、前記第３および第４増幅信号を比較する比較回路と、
    前記比較回路の比較結果に基づいて前記第３および第４増幅信号の電圧差が小さくなるように前記可変抵抗部の抵抗値を段階的に変化させ、前記第３および第４増幅信号の電圧差の極性の反転に基づいて前記可変抵抗部の抵抗値を設定する抵抗制御回路と、
    前記可変抵抗部の抵抗値を記憶する記憶部と、を備え、
    前記直流電源、前記比較回路、および、前記抵抗制御回路は、前記可変抵抗部の抵抗値を設定し、前記記憶部に該抵抗値を記憶した後、取り外される、受信回路。
  5. 前記直流電源と前記第１入力部との間に設けられた第１スイッチと、
    前記直流電源と前記第２入力部との間に設けられた第２スイッチとをさらに備えている、請求項１に記載の受信回路。
  6. 前記直流電源から前記第１および第２入力部に同一信号を入力する場合、前記第１および第２スイッチを導通状態とし、
    互いに相補の高周波信号として前記第１および第２入力信号を前記第１および第２入力部に入力する場合、前記第１および第２スイッチは非導通状態となっている、請求項５に記載の受信回路。
  7. 前記第１差動段、前記第２差動段、前記電源線および前記可変抵抗部をそれぞれ含む第１および第２増幅部を備え、
    前記第１増幅部は、データを受け取り増幅し、
    前記第２増幅部は、クロック信号を受け取り増幅する、請求項１に記載の受信回路。
  8. 前記可変抵抗部は、前記電源線と前記第１または第２電流経路に設けられたトランジスタとの間に設けられている、請求項１に記載の受信回路。
  9. 前記可変抵抗部は、前記第１または第２電流経路に設けられたトランジスタと接地端子との間に設けられている、請求項１に記載の受信回路。
  10. 前記記憶部は、設定された前記可変抵抗部の抵抗値を書き換えできないように格納する、請求項１に記載の受信回路。
  11. 前記記憶部は、設定された前記可変抵抗部の抵抗値の設定を書き換え可能に格納する、請求項１に記載の受信回路。
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