KR20130005935A - 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터 - Google Patents

듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터 Download PDF

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Abstract

듀얼 모드 비교기는 제 1 및 제 2 대상 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자를 통하여 비교 전압을 출력하는 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전류를 생성하는 바이어스부, 및 오토 제로 모드에서 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함한다. 따라서, 듀얼 모드 비교기는 오토 제로 모드와 비교 모드에 따라 구조를 변경함으로써 판단 시점 전후에 소모하는 전류를 일정하게 유지할 수 있다.

Description

듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터 {DUAL MODE COMPARATOR AND ANALOG TO DIGITAL CONVERTER HAVING THE SAME}
본 발명은 비교기에 관한 것으로서, 더욱 상세하게는 오토 제로 모드와 비교 모드에 기초하여 동작하는 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터에 관한 것이다.
최근, 이미지 센서로서 씨씨디(Charge Coupled Device; CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Semiconductor; CMOS) 이미지 센서가 널리 사용되고 있다. 일반적으로, 이미지 센서는 단위 픽셀에서 출력되는 아날로그 신호(이하, 픽셀 출력 전압)를 디지털 신호로 변환하는 아날로그 투 디지털 컨버터를 포함한다. 예를 들어, 아날로그 투 디지털 컨버터는 픽셀 출력 전압을 램프 전압과 비교하고, 램프 전압이 픽셀 출력 전압과 같아질 때까지 클럭 신호를 카운트하여 디지털 신호를 생성할 수 있다. 이에, 아날로그 투 디지털 컨버터는 픽셀 출력 전압을 램프 전압과 비교하기 위한 비교기를 포함하게 되는데, 종래의 비교기는 판단 시점 전후에 소모하는 전류가 상이하다는 문제점을 가지고 있다. 그 결과, 아날로그 투 디지털 컨버터 내부에는 전원 전압 변동이 발생할 수 있다.
본 발명의 일 목적은 오토 제로 모드와 비교 모드에 따라 구조를 변경함으로써 판단 시점 전후에 소모하는 전류를 일정하게 유지할 수 있는 듀얼 모드 비교기를 제공하는 것이다.
본 발명의 다른 목적은 상기 듀얼 모드 비교기를 포함하는 아날로그 투 디지털 컨버터를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 듀얼 모드 비교기는 제 1 및 제 2 대상 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 상기 제 1 및 제 2 경로에 대하여 전류 미러(current mirror) 동작을 수행하고, 출력 단자를 통하여 비교 전압을 출력하는 전류 미러부, 상기 제 1 전류와 상기 제 2 전류의 합(sum)에 상응하는 바이어스 전류(bias current)를 생성하는 바이어스부, 및 오토 제로 모드에서 상기 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 상기 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다.
일 실시예에 의하면, 상기 비교 전압 입력부는 상기 제 1 비교 대상 전압에 기초하여 상기 제 1 경로로 상기 제 1 전류를 흐르게 하는 제 1 트랜지스터, 및 상기 제 2 비교 대상 전압에 기초하여 상기 제 2 경로로 상기 제 2 전류를 흐르게 하는 제 2 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 전류 미러부는 상기 제 1 경로에 위치하고, 제 1 공급 전압과 상기 제 1 트랜지스터 사이에 연결되는 제 3 트랜지스터, 및 상기 제 2 경로에 위치하고, 상기 제 1 공급 전압과 상기 제 2 트랜지스터 사이에 연결되는 제 4 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 바이어스부는 상기 제 3 및 제 4 트랜지스터와 제 2 공급 전압 사이에 연결되는 제 5 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 모드 스위칭부는 상기 오토 제로 모드에서 턴온(turn-on)되어 상기 제 3 및 제 4 트랜지스터의 게이트 전극을 상기 제 3 트랜지스터의 드레인 전극에 연결하고, 상기 비교 모드에서 턴오프(turn-off)되는 제 1 스위치, 및 상기 비교 모드에서 턴온되어 상기 제 3 및 제 4 트랜지스터의 게이트 전극을 상기 제 4 트랜지스터의 드레인 전극에 연결하고, 상기 오토 제로 모드에서 턴오프되는 제 2 스위치를 포함할 수 있다.
일 실시예에 의하면, 상기 모드 스위칭부는 상기 오토 제로 모드에서 턴온되어 상기 제 2 트랜지스터의 게이트 전극과 드레인 전극을 서로 연결하고, 상기 비교 모드에서 턴오프되는 제 3 스위치를 더 포함할 수 있다.
일 실시예에 의하면, 상기 모드 스위칭부는 상기 오토 제로 모드에서 턴온되어 상기 제 1 트랜지스터의 게이트 전극과 드레인 전극을 연결하고, 상기 비교 모드에서 턴오프되는 제 4 스위치를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 구조는 상기 제 3 및 제 4 트랜지스터의 게이트 전극이 상기 제 1 및 제 3 트랜지스터의 드레인 전극과 연결되는 구조이고, 상기 제 2 구조는 상기 제 3 및 제 4 트랜지스터의 게이트 전극이 상기 제 2 및 제 4 트랜지스터의 드레인 전극과 연결되는 구조일 수 있다.
일 실시예에 의하면, 상기 제 1 및 제 2 트랜지스터는 엔모스(N-type Metal Oxide Semiconductor; NMOS) 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터는 피모스(P-type Metal Oxide Semiconductor; PMOS) 트랜지스터이며, 상기 제 5 트랜지스터는 엔모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제 1 공급 전압은 전원 전압(source voltage)에 상응하고, 상기 제 2 공급 전압은 접지 전압(ground voltage)에 상응할 수 있다.
일 실시예에 의하면, 상기 제 1 및 제 2 트랜지스터는 피모스 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터는 엔모스 트랜지스터이며, 상기 제 5 트랜지스터는 피모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제 1 공급 전압은 접지 전압에 상응하고, 상기 제 2 공급 전압은 전원 전압에 상응할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터는 램프 전압을 생성하는 램프 전압 생성기, 오토 제로 모드와 비교 모드에 따라 구조가 변경되고, 상기 오토 제로 모드에서 오프셋(offset) 제거 동작을 수행하며, 상기 비교 모드에서 상기 램프 전압을 픽셀 출력 전압과 비교하여 비교 결과 신호를 생성하는 듀얼 모드 비교기, 및 상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성기를 포함할 수 있다.
일 실시예에 의하면, 상기 듀얼 모드 비교기는 상기 픽셀 출력 전압을 상기 램프 전압과 비교하여 제 1 비교 전압을 생성하여 출력하는 제 1 비교기, 및 상기 제 1 비교 전압을 기준 전압과 비교하여 제 2 비교 전압을 생성하여 출력하는 제 2 비교기를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 비교기는 상기 제 1 비교 전압 및 상기 기준 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 상기 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자를 통하여 상기 제 2 비교 전압을 출력하는 전류 미러부, 상기 제 1 전류와 상기 제 2 전류의 합에 상응하는 바이어스 전압을 생성하는 바이어스부, 및 오토 제로 모드에서 상기 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 상기 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다.
본 발명의 실시예들에 따른 듀얼 모드 비교기는 오토 제로 모드와 비교 모드에 따라 구조를 변경함으로써 판단 시점 전후에 소모하는 전류를 일정하게 유지할 수 있다.
본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터는 판단 시점 전후에 소모하는 전류를 일정하게 유지하는 듀얼 모드 비교기를 포함함으로써 내부의 전원 전압 변동을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 2는 도 1의 듀얼 모드 비교기가 동작하는 과정을 나타내는 순서도이다.
도 3은 도 1의 듀얼 모드 비교기가 오토 제로 모드에서 동작하는 일 예를 나타내는 도면이다.
도 4a 내지 도 4b는 도 1의 듀얼 모드 비교기가 비교 모드에서 동작하는 일 예를 나타내는 도면이다.
도 5는 도 1의 듀얼 모드 비교기가 비교 모드에서 동작하는 일 예를 나타내는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 10은 도 9의 아날로그 투 디지털 컨버터에 구비된 듀얼 모드 비교기의 일 예를 나타내는 회로도이다.
도 11은 도 9의 아날로그 투 디지털 컨버터에 구비된 듀얼 모드 비교기의 다른 예를 나타내는 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 13은 도 12의 아날로그 투 디지털 컨버터가 동작하는 과정을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 구비한 이미지 센서를 나타내는 블록도이다.
도 15는 도 14의 이미지 센서에 구비된 액티브 픽셀 어레이에 배치되는 단위 픽셀의 일 예를 나타내는 도면이다.
도 16은 도 14의 이미지 센서를 구비한 컴퓨팅 시스템의 일 예를 나타내는 블록도이다.
도 17은 도 14의 이미지 센서를 구비한 모바일 시스템의 일 예를 나타내는 블록도이다.
도 18은 도 14의 이미지 센서를 구비한 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 1을 참조하면, 듀얼 모드 비교기(100)는 대상 전압 입력부(120), 전류 미러부(140), 바이어스부(160) 및 모드 스위칭부(180)를 포함할 수 있다.
대상 전압 입력부(120)는 제 1 대상 전압(FOV) 및 제 2 대상 전압(SOV)에 기초하여 제 1 경로(PATH1)를 흐르는 제 1 전류와 제 2 경로(PATH2)를 흐르는 제 2 전류를 생성할 수 있다. 이 때, 제 1 경로(PATH1)는 제 1 공급 전압(VDD)과 제 2 공급 전압(GND) 사이에 연결되는 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)를 경유하는 경로를 나타내고, 제 2 경로(PATH2)는 제 1 공급 전압(VDD)과 제 2 공급 전압(GND) 사이에 연결되는 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)를 경유하는 경로를 나타낸다. 이 때, 제 1 공급 전압(VDD)은 전원 전압(source voltage)에 상응하고, 제 2 공급 전압(GND)은 접지 전압(ground voltage)에 상응할 수 있다. 일 실시예에서, 대상 전압 입력부(120)는 제 1 대상 전압(FOV)에 기초하여 제 1 경로(PATH1)로 제 1 전류를 흐르게 하는 제 1 트랜지스터(T1) 및 제 2 대상 전압(SOV)에 기초하여 제 2 경로(PATH2)로 제 2 전류를 흐르게 하는 제 2 트랜지스터(T2)를 포함할 수 있다. 도 1에 도시된 바와 같이, 제 1 트랜지스터(T1)는 게이트 전극이 제 1 대상 전압(FOV)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 수 있다. 또한, 제 2 트랜지스터(T2)는 게이트 전극이 제 2 대상 전압(SOV)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 이 때, 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)는 엔모스(N-type Metal Oxide Semiconductor; NMOS) 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 2 트랜지스터(T2)의 게이트 전극에는 커패시터(C)가 연결되는데. 상기 커패시터(C)는 제 2 트랜지스터(T2)에 제 2 대상 전압(SOV)을 인가함에 있어서 직류 성분(DC element)을 제거할 수 있다. 실시예에 따라, 제 1 트랜지스터(T1)의 게이트 전극에도 제 1 대상 전압(FOV)을 인가함에 있어서 직류 성분을 제거하기 위한 커패시터(C)가 연결될 수 있다.
전류 미러부(140)는 제 1 경로(PATH1) 및 제 2 경로(PATH2)에 대하여 전류 미러(current mirror) 동작을 수행하고, 출력 단자(OUT)를 통하여 비교 전압(CMV)을 출력할 수 있다. 일 실시예에서, 전류 미러부(140)는 게이트 전극이 서로 연결된 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4)를 포함할 수 있다. 도 1에 도시된 바와 같이, 제 3 트랜지스터(T3)는 게이트 전극이 제 4 트랜지스터(T4)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 드레인 전극에 연결될 수 있다. 또한, 제 4 트랜지스터(T4)는 게이트 전극이 제 3 트랜지스터(T3)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 2 트랜지스터(T2)의 드레인 전극에 연결될 수 있다. 이 때, 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)는 피모스(P-type Metal Oxide Semiconductor; PMOS) 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 나아가, 출력 단자(OUT)는 제 3 트랜지스터(T3)의 드레인 전극 및 제 1 트랜지스터(T1)의 드레인 전극에 상응할 수 있다. 따라서, 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)의 차가 증폭된 전압에 상응하는 비교 전압(CMV)이 상기 출력 단자(OUT)를 통하여 출력될 수 있다. 한편, 모드 스위칭부(180)에 의하여, 오토 제로 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 그 결과, 전류 미러부(140)는 제 1 경로(PATH1) 및 제 2 경로(PATH2)에 대하여 전류 미러 동작을 수행할 수 있는 구조를 갖게 된다.
바이어스부(160)는 제 1 경로(PATH1)를 흐르는 제 1 전류와 제 2 경로(PATH2)를 흐르는 제 2 전류의 합(sum)에 상응하는 바이어스 전류(bias current)를 생성할 수 있다. 일 실시예에서, 바이어스부(160)는 바이어스 전압(BIAS)을 입력받아 바이어스 전류를 생성하는 제 5 트랜지스터(T5)를 포함할 수 있다. 도 1에 도시된 바와 같이, 제 5 트랜지스터(T5)는 게이트 전극이 바이어스 전압(BIAS)에 연결되고, 소스 전극이 제 2 공급 전압(GND)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 소스 전극과 제 2 트랜지스터(T2)의 소스 전극에 연결될 수 있다. 이 때, 제 5 트랜지스터(T5)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 이와 같이, 바이어스부(160)는 듀얼 모드 비교기(100)에 있어서 일종의 전류원(current source)으로서의 역할을 수행할 수 있다.
모드 스위칭부(180)는 오토 제로 모드(auto-zero mode)에서 전류 미러부(140)가 제 1 구조를 갖도록 결정하고, 비교 모드(comparison mode)에서 전류 미러부(140)가 제 2 구조를 갖도록 결정할 수 있다. 구체적으로, 제 1 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 구조를 나타내고, 제 2 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 구조를 나타낸다. 일 실시예에서, 모드 스위칭부(180)는 오토 제로 모드에서 턴온(turn-on)되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 3 트랜지스터(T3)의 드레인 전극에 연결하고, 비교 모드에서 턴오프(turn-off)되는 제 1 스위치(SW1) 및 비교 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 4 트랜지스터(T4)의 드레인 전극에 연결하고, 오토 제로 모드에서 턴오프되는 제 2 스위치(SW2)를 포함할 수 있다. 나아가, 모드 스위칭부(180)는 오토 제로 모드에서 턴온되어 제 2 트랜지스터(T2)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프되는 제 3 스위치(SW3)를 포함할 수 있다. 이 때, 제 3 스위치(SW3)는 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되게 함으로써, 듀얼 모드 비교기(100)의 오프셋(offset)을 제거할 수 있다. 도 1에서는, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 피모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 3 스위치(SW1, SW2, SW3)는 스위치 기능을 수행하는 임의의 소자(element)일 수 있다. 한편, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 피모스 트랜지스터인 경우, 오토 제로 신호(AZS) 및 비교 모드 신호(CMS)가 논리 "로우(low)"의 신호에 상응할 때, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 턴온될 수 있다.
종래의 비교기는, 제 1 경로에 출력 단자가 위치하면 제 2 경로에 다이오드 결합된 트랜지스터(diode-coupled transistor)가 위치하고, 제 1 경로에 다이오드 결합된 트랜지스터가 위치하면 제 2 경로에 출력 단자가 위치하는 구조를 갖는다. 예를 들어, 종래의 비교기는 제 3 트랜지스터(T3)의 드레인 전극 및 제 1 트랜지스터(T1)의 드레인 전극이 출력 단자(OUT)에 연결되면, 제 4 트랜지스터(T4)의 드레인 전극과 게이트 전극이 서로 연결되게 된다. 따라서, 제 2 트랜지스터(T2)의 게이트 전극이 양의 입력 단자(INP)가 되고, 제 1 트랜지스터(T1)의 게이트 전극이 음의 입력 단자(INN)가 될 수 있다. 이 때, 양의 입력 단자(INP)에 논리 "하이(high)"의 신호가 인가되고, 음의 입력 단자(INN)에 논리 "로우"의 신호가 인가되면, 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)가 위치하는 제 2 경로에 전류가 흐르기 때문에, 제 5 트랜지스터(T5)를 통하여 바이어스 전류가 흐르게 된다. 그러나, 양의 입력 단자(INP)에 논리 "로우"의 신호가 인가되고, 음의 입력 단자(INN)에 논리 "하이"의 신호가 인가되면, 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)가 위치하는 제 2 경로에 전류가 흐르지 않고 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)가 위치하는 제 1 경로에도 전류가 흐르지 않기 때문에, 제 5 트랜지스터(T5)를 통하여 바이어스 전류가 흐르지 않는다. 그 결과, 양의 입력 단자(INP)와 음의 입력 단자(INN)에 인가되는 논리 신호가 논리 "로우"에서 논리 "하이" 또는 논리 "하이"에서 논리 "로우"로 변경되는 판단 시점(decision point) 전후에 소모되는 전류 즉, 바이어스 전류가 상이하게 되므로, 종래의 비교기를 포함하는 아날로그 투 디지털 컨버터 내부에는 전원 전압 변동이 발생할 수 있다. 이러한 전원 전압 변동은 매 컬럼(column) 라인마다 아날로그 투 디지털 컨버터를 구비하는 이미지 센서에서 출력되는 이미지의 화질을 떨어뜨릴 수 있다.
이러한 문제점을 해결하기 위하여, 듀얼 모드 비교기(100)는 대상 전압 입력부(120), 전류 미러부(140) 및 바이어스부(160)를 포함하되, 오토 제로 모드와 비교 모드에 따라 전류 미러부(140)의 구조를 변경하는 모드 스위칭부(180)를 더 포함할 수 있다. 상술한 바와 같이, 모드 스위칭부(180)는 오토 제로 모드에서 전류 미러부(140)가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부(140)가 제 2 구조를 갖도록 결정할 수 있다. 그 결과, 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되게 되므로, 듀얼 모드 비교기(100)의 오프셋이 제거될 수 있고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 게이트 전극이 양의 입력 단자(INP)가 되고, 제 1 트랜지스터(T1)의 게이트 전극이 음의 입력 단자(INN)가 되므로, 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)에 대한 비교 동작을 수행할 수 있다. 이 때, 듀얼 모드 비교기(100)는 양의 입력 단자(INP)와 음의 입력 단자(INN)에 인가되는 논리 신호가 논리 "로우"에서 논리 "하이" 또는 논리 "하이"에서 논리 "로우"로 변경되는 판단 시점 전후에도 바이어스 전류를 일정하게 유지할 수 있다. 이와 같이, 듀얼 모드 비교기(100)는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 바이어스 전류를 일정하게 유지할 수 있는 구조를 가짐으로써, 듀얼 모드 비교기(100)를 구비하는 회로 내부의 전원 전압 변동을 방지할 수 있다.
도 2는 도 1의 듀얼 모드 비교기가 동작하는 과정을 나타내는 순서도이다.
도 2를 참조하면, 듀얼 모드 비교기(100)는 오토 제로 모드로 진입(Step S120)하면, 전류 미러부(140)가 제 1 구조를 갖도록 결정(Step S140)하고, 비교 모드로 진입(Step S160)하면, 전류 미러부(140)가 제 2 구조를 갖도록 결정(Step S180)할 수 있다. 상술한 바와 같이, 전류 미러부(140)의 제 1 구조는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조이고, 전류 미러부(140)의 제 2 구조는 비교 모드에서 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있는 구조이다. 구체적으로, 듀얼 모드 비교기(100)의 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되기 때문에, 오토 제로 신호(AZS)에 응답하여 제 3 스위치(SW3)이 턴온됨으로써 오토 제로 동작을 수행할 수 있다. 따라서, 듀얼 모드 비교기(100)의 오프셋이 커패시터(C)에 저장될 수 있다. 그 결과, 듀얼 모드 비교기(100)가 비교 모드에서 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)을 비교함에 있어서, 듀얼 모드 비교기(100)의 오프셋에 의한 비교 오차가 제거될 수 있다. 이후, 듀얼 모드 비교기(100)의 비교 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되기 때문에, 양의 입력 단자(INP)와 음의 입력 단자(INN)에 인가되는 논리 신호가 "로우"에서 "하이" 또는 "하이"에서 "로우"로 변경되는 판단 시점 전후에도 바이어스 전류가 일정하게 유지될 수 있다.
도 3은 도 1의 듀얼 모드 비교기가 오토 제로 모드에서 동작하는 일 예를 나타내는 도면이다.
도 3을 참조하면, 듀얼 모드 비교기(100)는 오토 제로 모드에서 전류 미러부(140)가 제 1 구조를 갖도록 결정할 수 있다. 구체적으로, 듀얼 모드 비교기(100)가 오토 제로 모드에 진입하면, 모드 스위칭부(180)의 제 1 스위치(SW1)와 제 3 스위치(SW3)는 오토 제로 신호(AZS)에 응답하여 턴온되고, 제 2 스위치(SW2)는 비교 모드 신호(CMS)에 응답하여 턴오프될 수 있다. 예를 들어, 도 1에서는 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 피모스 트랜지스터로 도시되어 있으므로, 듀얼 모드 비교기(100)의 오토 제로 모드에서 오토 제로 신호(AZS)는 논리 "로우"의 신호에 상응하고, 비교 모드 신호(CMS)는 논리 "하이"의 신호에 상응할 수 있다. 이와 같이, 듀얼 모드 비교기(100)는 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되고, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되는 구조를 가질 수 있다. 그 결과, 제 1 트랜지스터(T1)의 게이트 전극이 양의 입력 단자(INP)에 상응하고, 제 2 트랜지스터(T2)의 게이트 전극이 음의 입력 단자(INN)에 상응하므로, 듀얼 모드 비교기(100)는 오토 제로 동작을 수행하여 듀얼 모드 비교기(100)의 오프셋을 커패시터(C)에 저장할 수 있다. 상술한 바와 같이, 오토 제로 모드에서 듀얼 모드 비교기(100)의 오프셋이 커패시터(C)에 저장되므로, 비교 모드에서 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)이 비교될 때 듀얼 모드 비교기(100)의 오프셋에 의한 비교 오차는 제거될 수 있다.
도 4a 내지 도 4b는 도 1의 듀얼 모드 비교기가 비교 모드에서 동작하는 일 예를 나타내는 도면이다.
도 4a 내지 도 4b를 참조하면, 듀얼 모드 비교기(100)는 비교 모드에서 전류 미러부(140)가 제 2 구조를 갖도록 결정할 수 있다. 구체적으로, 듀얼 모드 비교기(100)가 비교 모드에 진입하면, 모드 스위칭부(180)의 제 1 스위치(SW1)와 제 3 스위치(SW3)가 오토 제로 신호(AZS)에 응답하여 턴오프되고, 제 2 스위치(SW1)는 비교 모드 신호(CMS)에 응답하여 턴온될 수 있다. 예를 들어, 도 1에서는 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 피모스 트랜지스터로 도시되어 있으므로, 듀얼 모드 비교기(100)의 비교 모드에서 오토 제로 신호(AZS)는 논리 "하이"의 신호에 상응하고, 비교 모드 신호(CMS)는 논리 "로우" 신호에 상응할 수 있다. 이와 같이, 비교 모드에서 듀얼 모드 비교기(100)는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T3)의 드레인 전극에 연결되고, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극은 서로 차단되는 구조를 가질 수 있다. 또한, 제 3 트랜지스터(T3)의 드레인 전극 및 제 4 트랜지스터(T4)의 드레인 전극이 출력 단자(OUT)에 연결되어, 비교 전압(CMV)은 출력 단자(OUT)를 통하여 출력될 수 있다. 이와 같이, 제 1 트랜지스터(T1)의 게이트 전극이 음의 입력 단자(INN)에 상응하고, 제 2 트랜지스터(T2)의 게이트 전극이 양의 입력 단자(INP)에 상응하므로, 듀얼 모드 비교기(100)는 비교 모드에서 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)의 차(difference)를 증폭한 전압에 상응하는 비교 전압(CMV)을 출력할 수 있다. 이 때, 듀얼 모드 비교기(100)의 오프셋이 커패시터(C)에 저장되어 있으므로, 비교 모드에서 비교 전압(CMV)이 출력될 때 듀얼 모드 비교기(100)의 오프셋에 의한 비교 오차는 제거될 수 있다.
한편, 도 4a는 비교 모드에서 판단 시점 이전에 소모하는 전류 즉, 바이어스 전류(IB)를 보여주고 있다. 예를 들어, 양의 입력 단자(INP)에 논리 "로우"의 신호가 인가되고, 음의 입력 단자(INN)에 논리 "하이"의 신호가 인가되면, 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)가 위치하는 제 1 경로에 제 1 전류가 흐르고, 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)가 위치하는 제 2 경로에 제 2 전류가 흐를 수 있다. 또한, 제 1 전류와 제 2 전류의 합은 바이어스 전류(IB)로서 제 5 트랜지스터(T5)를 통해 흐를 수 있다. 이 때, 제 1 경로에 흐르는 제 1 전류와 제 2 경로에 흐르는 제 2 전류는 각각 바이어스 전류(IB)의 절반에 상응할 수 있다. 반면에, 도 4b는 비교 모드에서 판단 시점 이후에 소모하는 전류 즉, 바이어스 전류(IB)를 보여주고 있다. 예를 들어, 양의 입력 단자(INP)에 논리 "하이"의 신호가 인가되고, 음의 입력 단자(INP)에 논리 "로우"의 신호가 인가되면, 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)가 위치하는 제 2 경로에는 제 2 전류가 흐르나, 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)가 위치하는 제 1 경로에는 제 1 전류가 흐르지 않는다. 이 때, 제 2 전류는 바이어스 전류(IB)로서 제 5 트랜지스터(T5)를 통해 흐를 수 있다. 이 때, 제 2 경로에 흐르는 제 2 전류는 바이어스 전류(IB)에 상응할 수 있다. 이와 같이, 듀얼 모드 비교기(100)는 비교 모드에서 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류(IB)를 일정하게 유지할 수 있다. 그 결과, 듀얼 모드 비교기(100)를 구비하는 회로(예를 들어, 아날로그 투 디지털 컨버터 등) 내부의 전원 전압 변동이 방지될 수 있다.
도 5는 도 1의 듀얼 모드 비교기가 비교 모드에서 동작하는 일 예를 나타내는 타이밍도이다.
도 5를 참조하면, 듀얼 모드 비교기(100)의 비교 모드에서 양의 입력 단자(INP)에 제 2 대상 전압(SOV)이 인가되고, 음의 입력 단자(INN)에 제 1 대상 전압(FOV)이 인가될 수 있다. 도 5에 도시된 바와 같이, 판단 시점(DECISION POINT) 이전에는 음의 입력 단자(INN)에 인가되는 제 1 대상 전압(FOV)이 양의 입력 단자(INP)에 인가되는 제 2 대상 전압(INP)보다 크고, 판단 시점(DECISION POINT) 이후에는 음의 입력 단자(INN)에 인가되는 제 1 대상 전압(FOV)이 양의 입력 단자(INP)에 인가되는 제 2 대상 전압(INP)보다 작게 된다. 일 실시예에서, 듀얼 모드 비교기(100)가 아날로그 투 디지털 컨버터에 적용되는 경우에, 음의 입력 단자(INN)에 인가되는 제 1 대상 전압(FOV)은 램프 전압(ramp voltage)에 상응할 수 있고, 양의 입력 단자(INP)에 인가되는 제 2 대상 전압(SOV)은 각 픽셀에서 출력되는 픽셀 출력 전압(pixel output voltage)에 상응할 수 있다. 예를 들어, 아날로그 투 디지털 컨버터에서는 상기 판단 시점(DECISION POINT)까지 클럭 신호(clock signal)를 카운트함으로써 아날로그 신호(즉, 픽셀 출력 전압)를 디지털 신호로 변환할 수 있다. 한편, 상기 판단 시점(DECISION POINT)에서 제 1 대상 전압(FOV)과 제 2 대상 전압(INP)이 같아지기 때문에, 듀얼 모드 비교기(100)에서 출력되는 비교 전압(CMV)의 극성은 변경될 수 있다. 이 때, 듀얼 모드 비교기(100)는 상기 판단 시점(DECISION POINT) 전후에 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류의 합 즉, 바이어스 전류(IB)를 일정하게 유지할 수 있다.
구체적으로, 음의 입력 단자(INN)에 인가되는 제 1 대상 전압(FOV)이 양의 입력 단자(INP)에 인가되는 제 2 대상 전압(INP)보다 큰 경우에는, 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류는 각각 바이어스 전압(IB)의 절반에 상응할 수 있다. 반면에, 음의 입력 단자(INN)에 인가되는 제 1 대상 전압(FOV)이 양의 입력 단자(INP)에 인가되는 제 2 대상 전압(INP)보다 작은 경우에는, 제 1 경로에 제 1 전류는 흐르지 않지만, 제 2 경로를 흐르는 제 2 전류가 바이어스 전압(IB)에 상응할 수 있다. 즉, 상기 판단 시점(DECISION POINT) 전후에 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류의 합 즉, 바이어스 전류(IB)는 일정하게 유지될 수 있다. 이와 같이, 듀얼 모드 비교기(100)는 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 제 1 구조를 갖고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 제 2 구조를 가짐으로써, 비교 모드의 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류(IB)를 일정하게 유지할 수 있다. 그 결과, 듀얼 모드 비교기(100)를 구비하는 회로(예를 들어, 아날로그 투 디지털 컨버터 등) 내부의 전원 전압 변동은 방지될 수 있다. 한편, 도 5에서는 제 1 및 제 2 대상 전압(FOV, SOV)이 램프 전압과 픽셀 출력 전압인 것으로 설명되었지만, 듀얼 모드 비교기(100)가 2단(two stage)의 비교기에 적용되는 경우, 제 1 및 제 2 대상 전압(FOV, SOV)은 램프 전압과 픽셀 출력 전압의 차가 증폭된 전압에 상응하는 비교 전압과 기 설정된 기준 전압일 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 6을 참조하면, 듀얼 모드 비교기(200)는 대상 전압 입력부(220), 전류 미러부(240), 바이어스부(260) 및 모드 스위칭부(280)를 포함할 수 있다. 다만, 대상 전압 입력부(220), 전류 미러부(240) 및 바이어스부(260)는 도 1에서 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
듀얼 모드 비교기(200)의 모드 스위칭부(280)는 오토 제로 모드에서 전류 미러부(240)가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부(240)가 제 2 구조를 갖도록 결정할 수 있다. 구체적으로, 제 1 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 구조를 나타내고, 제 2 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 구조를 나타낸다. 일 실시예에서, 모드 스위칭부(280)는 오토 제로 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 3 트랜지스터(T3)의 드레인 전극에 연결하고, 비교 모드에서 턴오프되는 제 1 스위치(SW1), 비교 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 4 트랜지스터(T4)의 드레인 전극에 연결하고, 오토 제로 모드에서 턴오프되는 제 2 스위치(SW2)를 포함할 수 있다. 나아가, 모드 스위칭부(280)는 오토 제로 모드에서 턴온되어 제 2 트랜지스터(T2)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프되는 제 3 스위치(SW3) 및 오토 제로 모드에서 턴온되어 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프되는 제 4 스위치(SW4)를 포함할 수 있다. 도 6에서는, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 피모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)는 스위치 기능을 수행하는 임의의 소자일 수 있다. 한편, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 피모스 트랜지스터인 경우, 오토 제로 신호(AZS) 및 비교 모드 신호(CMS)가 논리 "로우"의 신호에 상응할 때, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 턴온될 수 있다.
모드 스위칭부(280)에 의하여, 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 때, 제 1 트랜지스터(T1)의 드레인 전극과 게이트 전극이 서로 연결되고, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되므로, 듀얼 모드 비교기(200)의 오프셋이 제거될 수 있다. 이후, 비교 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 게이트 전극이 양의 입력 단자(INP)가 되고, 제 1 트랜지스터(T1)의 게이트 전극이 음의 입력 단자(INN)가 될 수 있다. 이와 같이, 전류 미러부(240)는 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 구조를 갖기 때문에, 오토 제로 신호(AZS)에 응답하여 제 3 및 제 4 스위치(SW3, SW4)가 턴온됨으로써 오토 제로 동작이 수행될 수 있다. 이에, 듀얼 모드 비교기(200)의 오프셋이 제 1 및 제 2 커패시터(C1, C2)에 각각 저장되므로, 듀얼 모드 비교기(200)가 비교 모드에서 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)을 비교함에 있어서, 듀얼 모드 비교기(200)의 오프셋에 의한 비교 오차는 제거될 수 있다. 또한, 전류 미러부(240)는 비교 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 구조를 갖기 때문에, 양의 입력 단자(INP)와 음의 입력 단자(INN)에 인가되는 논리 신호가 "로우"에서 "하이" 또는 "하이"에서 "로우"로 변경되는 판단 시점 전후에도 소모되는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있다. 이에, 듀얼 모드 비교기(200)를 구비하는 회로(예를 들어, 아날로그 투 디지털 컨버터) 내부의 전원 전압 변동이 방지될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 7을 참조하면, 듀얼 모드 비교기(600)는 대상 전압 입력부(620), 전류 미러부(640), 바이어스부(660) 및 모드 스위칭부(680)를 포함할 수 있다.
대상 전압 입력부(620)는 제 1 대상 전압(FOV) 및 제 2 대상 전압(SOV)에 기초하여 제 1 경로(PATH1)를 흐르는 제 1 전류와 제 2 경로(PATH2)를 흐르는 제 2 전류를 생성할 수 있다. 이 때, 제 1 경로(PATH1)는 제 1 공급 전압(VDD)과 제 2 공급 전압(GND) 사이에 연결되는 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)를 경유하는 경로를 나타내고, 제 2 경로(PATH2)는 제 1 공급 전압(VDD)과 제 2 공급 전압(GND) 사이에 연결되는 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)를 경유하는 경로를 나타낸다. 이 때, 제 1 공급 전압(VDD)은 전원 전압에 상응하고, 제 2 공급 전압(GND)은 접지 전압에 상응할 수 있다. 일 실시예에서, 대상 전압 입력부(620)는 제 1 대상 전압(FOV)에 기초하여 제 1 경로(PATH1)로 제 1 전류를 흐르게 하는 제 1 트랜지스터(T1) 및 제 2 대상 전압(SOV)에 기초하여 제 2 경로(PATH2)로 제 2 전류를 흐르게 하는 제 2 트랜지스터(T2)를 포함할 수 있다. 도 7에 도시된 바와 같이, 제 1 트랜지스터(T1)는 게이트 전극이 제 1 대상 전압(FOV)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 수 있다. 또한, 제 2 트랜지스터(T2)는 게이트 전극이 제 2 대상 전압(SOV)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 이 때, 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)는 피모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 2 트랜지스터(T2)의 게이트 전극에는 커패시터(C)가 연결되는데. 상기 커패시터(C)는 제 2 트랜지스터(T2)에 제 2 대상 전압(SOV)을 인가함에 있어서 직류 성분을 제거할 수 있다. 실시예에 따라, 제 1 트랜지스터(T1)의 게이트 전극에도 제 1 대상 전압(FOV)을 인가함에 있어서 직류 성분을 제거하기 위한 커패시터(C)가 연결될 수 있다.
전류 미러부(640)는 제 1 경로(PATH1) 및 제 2 경로(PATH2)에 대하여 전류 미러 동작을 수행하고, 출력 단자(OUT)를 통하여 비교 전압(CMV)을 출력할 수 있다. 일 실시예에서, 전류 미러부(640)는 게이트 전극이 서로 연결된 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4)를 포함할 수 있다. 도 7에 도시된 바와 같이, 제 3 트랜지스터(T3)는 게이트 전극이 제 4 트랜지스터(T4)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 드레인 전극에 연결될 수 있다. 또한, 제 4 트랜지스터(T4)는 게이트 전극이 제 3 트랜지스터(T3)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 2 트랜지스터(T2)의 드레인 전극에 연결될 수 있다. 이 때, 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 나아가, 출력 단자(OUT)는 제 4 트랜지스터(T4)의 드레인 전극 및 제 2 트랜지스터(T2)의 드레인 전극에 상응할 수 있다. 따라서, 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)의 차가 증폭된 전압에 상응하는 비교 전압(CMV)이 상기 출력 단자(OUT)를 통하여 출력될 수 있다. 한편, 모드 스위칭부(680)에 의하여, 오토 제로 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 그 결과, 전류 미러부(640)는 제 1 경로(PATH1) 및 제 2 경로(PATH2)에 대하여 전류 미러 동작을 수행할 수 있는 구조를 갖게 된다.
바이어스부(660)는 제 1 경로(PATH1)를 흐르는 제 1 전류와 제 2 경로(PATH2)를 흐르는 제 2 전류의 합에 상응하는 바이어스 전류를 생성할 수 있다. 일 실시예에서, 바이어스부(660)는 바이어스 전압(BIAS)을 입력받아 바이어스 전류를 생성하는 제 5 트랜지스터(T5)를 포함할 수 있다. 도 7에 도시된 바와 같이, 제 5 트랜지스터(T5)는 게이트 전극이 바이어스 전압(BIAS)에 연결되고, 소스 전극이 제 2 공급 전압(GND)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 소스 전극과 제 2 트랜지스터(T2)의 소스 전극에 연결될 수 있다. 이 때, 제 5 트랜지스터(T5)는 피모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 이와 같이, 바이어스부(660)는 듀얼 모드 비교기(600)에 있어서 일종의 전류원으로서의 역할을 수행할 수 있다.
모드 스위칭부(680)는 오토 제로 모드에서 전류 미러부(640)가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부(640)가 제 2 구조를 갖도록 결정할 수 있다. 구체적으로, 제 1 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 구조를 나타내고, 제 2 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 구조를 나타낸다. 일 실시예에서, 모드 스위칭부(680)는 오토 제로 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 4 트랜지스터(T4)의 드레인 전극에 연결하고, 비교 모드에서 턴오프되는 제 1 스위치(SW1) 및 비교 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 3 트랜지스터(T3)의 드레인 전극에 연결하고, 오토 제로 모드에서 턴오프되는 제 2 스위치(SW2)를 포함할 수 있다. 나아가, 모드 스위칭부(680)는 오토 제로 모드에서 턴온되어 제 2 트랜지스터(T2)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프되는 제 3 스위치(SW3)를 포함할 수 있다. 이 때, 제 3 스위치(SW3)는 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되게 함으로써, 듀얼 모드 비교기(100)의 오프셋을 제거할 수 있다. 도 7에서는, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 엔모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 3 스위치(SW1, SW2, SW3)는 스위치 기능을 수행하는 임의의 소자일 수 있다. 한편, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 엔모스 트랜지스터인 경우, 오토 제로 신호(AZS) 및 비교 모드 신호(CMS)가 논리 "하이"의 신호에 상응할 때, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 턴온될 수 있다.
이와 같이, 듀얼 모드 비교기(600)는 대상 전압 입력부(620), 전류 미러부(640) 및 바이어스부(660)를 포함하되, 오토 제로 모드와 비교 모드에 따라 전류 미러부(640)의 구조를 변경하는 모드 스위칭부(680)를 더 포함할 수 있다. 상술한 바와 같이, 모드 스위칭부(680)는 오토 제로 모드에서 전류 미러부(140)가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부(140)가 제 2 구조를 갖도록 결정할 수 있다. 그 결과, 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되게 되므로, 듀얼 모드 비교기(600)의 오프셋이 제거될 수 있고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 게이트 전극이 음의 입력 단자(INN)가 되고, 제 1 트랜지스터(T1)의 게이트 전극이 양의 입력 단자(INP)가 되므로, 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)에 대한 비교 동작을 수행할 수 있다. 이 때, 듀얼 모드 비교기(600)는 양의 입력 단자(INP)와 음의 입력 단자(INN)에 인가되는 논리 신호가 논리 "로우"에서 논리 "하이" 또는 논리 "하이"에서 논리 "로우"로 변경되는 판단 시점 전후에도 바이어스 전류를 일정하게 유지할 수 있다. 이와 같이, 듀얼 모드 비교기(600)는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 바이어스 전류를 일정하게 유지할 수 있는 구조를 가짐으로써, 듀얼 모드 비교기(600)를 구비하는 회로 내부의 전원 전압 변동을 방지할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 듀얼 모드 비교기를 나타내는 회로도이다.
도 8을 참조하면, 듀얼 모드 비교기(700)는 대상 전압 입력부(720), 전류 미러부(740), 바이어스부(760) 및 모드 스위칭부(780)를 포함할 수 있다. 다만, 대상 전압 입력부(720), 전류 미러부(740) 및 바이어스부(760)는 도 7에서 설명한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
듀얼 모드 비교기(700)의 모드 스위칭부(780)는 오토 제로 모드에서 전류 미러부(740)가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부(740)가 제 2 구조를 갖도록 결정할 수 있다. 구체적으로, 제 1 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 구조를 나타내고, 제 2 구조는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 구조를 나타낸다. 일 실시예에서, 모드 스위칭부(780)는 오토 제로 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 4 트랜지스터(T4)의 드레인 전극에 연결하고, 비교 모드에서 턴오프되는 제 1 스위치(SW1), 비교 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 3 트랜지스터(T3)의 드레인 전극에 연결하고, 오토 제로 모드에서 턴오프되는 제 2 스위치(SW2)를 포함할 수 있다. 나아가, 모드 스위칭부(780)는 오토 제로 모드에서 턴온되어 제 2 트랜지스터(T2)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프되는 제 3 스위치(SW3) 및 오토 제로 모드에서 턴온되어 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프되는 제 4 스위치(SW4)를 포함할 수 있다. 도 8에서는, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 엔모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)는 스위치 기능을 수행하는 임의의 소자일 수 있다. 한편, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 엔모스 트랜지스터인 경우, 오토 제로 신호(AZS) 및 비교 모드 신호(CMS)가 논리 "하이"의 신호에 상응할 때, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 턴온될 수 있다.
모드 스위칭부(780)에 의하여, 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 때, 제 1 트랜지스터(T1)의 드레인 전극과 게이트 전극이 서로 연결되고, 제 2 트랜지스터(T2)의 드레인 전극과 게이트 전극이 서로 연결되므로, 듀얼 모드 비교기(700)의 오프셋이 제거될 수 있다. 이후, 비교 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 때, 제 2 트랜지스터(T2)의 게이트 전극이 음의 입력 단자(INN)가 되고, 제 1 트랜지스터(T1)의 게이트 전극이 양의 입력 단자(INP)가 될 수 있다. 이와 같이, 전류 미러부(740)는 오토 제로 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결되는 구조를 갖기 때문에, 오토 제로 신호(AZS)에 응답하여 제 3 및 제 4 스위치(SW3, SW4)가 턴온됨으로써 오토 제로 동작이 수행될 수 있다. 이에, 듀얼 모드 비교기(700)의 오프셋이 제 1 및 제 2 커패시터(C1, C2)에 각각 저장되므로, 듀얼 모드 비교기(700)가 비교 모드에서 제 1 대상 전압(FOV)과 제 2 대상 전압(SOV)을 비교함에 있어서, 듀얼 모드 비교기(700)의 오프셋에 의한 비교 오차는 제거될 수 있다. 또한, 전류 미러부(740)는 비교 모드에서 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되는 구조를 갖기 때문에, 양의 입력 단자(INP)와 음의 입력 단자(INN)에 인가되는 논리 신호가 "로우"에서 "하이" 또는 "하이"에서 "로우"로 변경되는 판단 시점 전후에도 소모되는 전류 즉, 바이어스 전류(IB)를 일정하게 유지할 수 있다. 이에, 듀얼 모드 비교기(700)를 구비하는 회로(예를 들어, 아날로그 투 디지털 컨버터) 내부의 전원 전압 변동이 방지될 수 있다.
도 9는 본 발명의 일 실시예에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 9를 참조하면, 아날로그 투 디지털 컨버터(800)는 램프 전압 생성기(820), 듀얼 모드 비교기(840) 및 디지털 신호 생성기(860)를 포함할 수 있다.
램프 전압 생성기(820)는 일정한 기울기로 커지거나 또는 작아지는 램프 전압(RAMP)을 생성할 수 있다. 듀얼 모드 비교기(840)는 오토 제로 모드와 비교 모드에 따라 구조가 변경되고, 오토 제로 모드에서 오프셋 제거 동작을 수행하며, 비교 모드에서 픽셀 출력 전압(POS)과 램프 전압(RAMP)을 비교하여 비교 결과 신호(CRS)를 생성할 수 있다. 이 때, 비교 결과 신호(CRS)는 픽셀 출력 전압(POS)과 램프 전압(RAMP)의 차가 증폭된 전압에 상응하는 비교 전압일 수 있다. 일 실시예에서, 듀얼 모드 비교기(840)는 제 1 및 제 2 대상 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자를 통하여 비교 전압을 출력하는 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전류를 생성하는 바이어스부, 및 오토 제로 모드에서 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다. 디지털 신호 생성기(860)는 비교 결과 신호(CRS)에 기초하여 클럭 신호 카운트 방식으로 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 디지털 신호 생성기(860)는 픽셀 출력 전압(POS)과 램프 전압(RAMP)이 같아질 때까지 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 일 실시예에서, 디지털 신호 생성기(860)는 비교 결과 신호(CRS)에 기초하여 클럭 신호(CLK)를 카운트하는 카운터부 및 상기 카운터부에서 생성되는 비트(bit)를 처리하는 비트 처리부를 포함할 수 있다. 한편, 도 9에서는 디지털 신호 생성기(860)에 클럭 신호(CLK)가 입력되는 것으로 도시되었지만, 디지털 신호 생성기(860) 내부에 클럭 신호(CLK)를 생성하기 위한 별도의 회로가 포함될 수 있다.
실시예에 따라, 아날로그 투 디지털 컨버터(800)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)을 비교함에 있어서, 비교 동작을 코스 비교 동작(coarse comparison operation)과 파인 비교 동작(fine comparison operation)으로 나누어 수행함으로써, 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성하기 위한 시간을 줄일 수 있다. 이러한 경우, 아날로그 투 디지털 컨버터(800)는 디지털 신호(DS)를 상위 비트와 하위 비트로 나누어서, 코스 비교 모드에서는 상위 비트를 계산하고, 파인 비교 모드에서 하위 비트를 계산한 후, 상위 비트와 하위 비트를 연산하는 방식으로 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 픽셀 출력 전압(POS)을 8비트의 디지털 신호(DS)로 변환하는 것으로 가정하면, 코스 비교 모드에서는 상위 비트로서 4비트가 계산될 수 있고, 파인 비교 모드에서는 하위 비트로서 4비트가 계산될 수 있다. 이후, 아날로그 투 디지털 컨버터(800)가 상위 비트와 하위 비트를 연산하여 디지털 신호(DS)를 출력하면, 디지털 신호(DS)는 디지털 신호 프로세서(Digital Signal Processor; DSP)에 의해 디스플레이 상에 이미지로 구현될 수 있다.
일반적으로, 이미지 센서는 픽셀 출력 전압(POS)을 디지털 신호(DS)로 변환하기 위하여, 액티브 픽셀 어레이(active pixel array)에 연결되는 컬럼 라인들의 수만큼 아날로그 투 디지털 컨버터(800)들을 포함하고, 액티브 픽셀 어레이에 연결되는 컬럼 라인들은 각각 아날로그 투 디지털 컨버터(800)들에 연결될 수 있다. 이와 같이, 이미지 센서는 복수의 아날로그 투 디지털 컨버터(800)를 포함하기 때문에, 아날로그 투 디지털 컨버터(800) 내부에 전원 전압 변동이 작게 발생하더라도, 이미지 센서는 매 컬럼 라인마다 구비된 아날로그 투 디지털 컨버터(800)들의 전원 전압 변동에 의하여 큰 영향을 받을 수 있다. 예를 들어, 매 컬럼 라인마다 구비된 아날로그 투 디지털 컨버터(800) 내부에서 전원 전압 변동이 발생하는 경우, 이미지 상에서 상대적으로 어두운(dark) 영역에 위치한 컬럼에서 발생한 전원 전압 변동은 상대적으로 밝은(bright) 영역에 위치한 컬럼에 영향을 줄 수 있다. 이러한 경우에, 로우(row) 방향으로 밴드(band)성 노이즈가 발생하게 되어 이미지 센서에서 출력되는 이미지의 화질이 크게 저하될 수 있다. 그러나, 아날로그 투 디지털 컨버터(800)는 픽셀 출력 전압(POS)을 램프 전압(RAMP)과 비교함에 있어서, 판단 시점 전후에 소모하는 전류(즉, 바이어스 전류)를 일정하게 유지할 수 있는 듀얼 모드 비교기(840)를 포함하기 때문에, 내부에 전원 전압 변동이 발생하지 않도록 할 수 있다. 따라서, 아날로그 투 디지털 컨버터(800)를 구비하는 이미지 센서는 고품질의 이미지를 출력할 수 있다. 한편, 아날로그 투 디지털 컨버터(800)는 듀얼 모드 비교기(840)가 간단한 구조(simple structure)로 제조되기 때문에 고화소의 이미지 센서에 널리 적용될 수 있다. 상기에서는, 아날로그 투 디지털 컨버터(800)를 컬럼 아날로그 투 디지털 변환 방식에 적용하는 것으로 설명하였으나, 그에 한정되는 것은 아니다.
도 10은 도 9의 아날로그 투 디지털 컨버터에 구비된 듀얼 모드 비교기의 일 예를 나타내는 회로도이다.
도 10을 참조하면, 듀얼 모드 비교기(940)는 제 1 비교기(942) 및 제 2 비교기(944)를 포함하는 2단의 비교기일 수 있다. 일 실시예에서, 제 1 비교기(942)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)을 비교하여, 그 비교 결과에 상응하는 제 1 비교 전압(CMV1)을 제 2 비교기(944)로 출력할 수 있다. 이후, 제 2 비교기(944)는 제 1 비교 전압(CMV1)과 기준 전압(RV)을 비교하여, 그 비교 결과에 상응하는 제 2 비교 전압(CMV2)을 출력할 수 있다. 즉, 제 1 비교기(942)가 램프 전압(RAMP)과 픽셀 출력 전압(POS)의 차를 증폭한 전압에 상응하는 제 1 비교 전압(CMV1)을 제 2 비교기(944)로 출력하면, 제 2 비교기(944)는 제 1 비교 전압(CMV1)과 기준 전압(RV)의 차를 증폭한 전압에 상응하는 제 2 비교 전압(CMV2)을 출력할 수 있다. 이에, 도 10의 듀얼 모드 비교기(940)는 단일 비교기에 비하여 비교적 큰 동작 마진(operation margin)을 얻을 수 있다.
제 1 비교기(942)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 제 1 출력 단자(OUT1)를 통하여 제 1 비교 전압(CMV1)을 출력하는 제 1 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전류를 생성하는 제 1 바이어스부, 및 오토 제로 신호(AZS)에 기초하여 오토 제로 동작을 수행하는 오토 제로부를 포함할 수 있다. 이 때, 대상 전압 입력부는 제 6 및 제 7 트랜지스터(T6, T7)를 포함하고, 전류 미러부는 제 8 및 제 9 트랜지스터(T8, T9)를 포함하며, 바이어스부는 제 10 트랜지스터(T10)를 포함하고, 오토 제로부는 제 4 및/또는 제 5 스위치(SW4, SW5)를 포함할 수 있다. 제 2 비교기(944)는 제 1 비교 전압(CMV1)과 기준 전압(RV)에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 제 2 출력 단자(OUT2)를 통하여 제 2 비교 전압(CMV2)을 출력하는 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전류를 생성하는 바이어스부, 및 오토 제로 모드에서 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다. 대상 전압 입력부는 제 1 및 제 2 트랜지스터(T1, T2)를 포함하고, 제 2 전류 미러부는 제 3 및 제 4 트랜지스터(T3, T4)를 포함하며, 제 2 바이어스부는 제 5 트랜지스터(T5)를 포함하고, 모드 스위칭부는 제 1 내지 제 3 스위치(SW1, SW2, SW3)를 포함할 수 있다.
구체적으로, 제 6 트랜지스터(T6)는 게이트 단자가 램프 전압(RAMP)에 연결되고, 소스 전극이 제 10 트랜지스터(T10)의 드레인 전극에 연결되며, 드레인 전극이 제 8 트랜지스터(T8)의 드레인 전극에 연결될 수 있다. 제 7 트랜지스터(T7)는 게이트 전극이 픽셀 출력 전압(POS)에 연결되고, 소스 전극이 제 10 트랜지스터(T10)의 드레인 전극에 연결되며, 드레인 전극이 제 9 트랜지스터(T9)의 드레인 전극에 연결될 수 있다. 이 때, 제 6 및 제 7 트랜지스터(T6, T7)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 6 트랜지스터(T6)의 게이트 전극에는 제 2 커패시터(C2)가 연결되고, 제 7 트랜지스터(T7)의 게이트 전극에는 제 3 트랜지스터(C3)가 연결되는데. 상기 제 2 및 제 3 커패시터(C2, C3)는 제 6 및 제 7 트랜지스터(T6, T7)에 램프 전압(RAMP)과 픽셀 출력 전압(POS)이 인가됨에 있어서 직류 성분을 제거할 수 있다. 제 8 트랜지스터(T8)는 게이트 전극이 제 9 트랜지스터(T9)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 6 트랜지스터(T6)의 드레인 전극에 연결될 수 있다. 제 9 트랜지스터(T9)는 게이트 전극이 제 8 트랜지스터(T8)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 7 트랜지스터(T7)의 드레인 전극에 연결될 수 있다. 이 때, 제 8 및 제 9 트랜지스터(T8, T9)는 피모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 이 때, 제 8 트랜지스터(T8)의 게이트 전극과 제 9 트랜지스터(T9)의 게이트 전극은 제 8 트랜지스터(T8)의 드레인 전극에 연결될 수 있고, 제 9 트랜지스터(T9)의 드레인 전극은 제 1 출력 단자(OUT1)에 연결되어 램프 전압(RAMP)과 픽셀 출력 전압(POS)의 차를 증폭한 전압에 상응하는 제 1 비교 전압(CMV1)을 출력할 수 있다.
제 10 트랜지스터(T10)는 게이트 전극이 제 1 바이어스 전압(BIAS1)에 연결되고, 소스 전극이 제 2 공급 전압(GND)에 연결되며, 드레인 전극이 제 6 트랜지스터(T6)의 소스 전극과 제 7 트랜지스터(T7)의 소스 전극에 연결될 수 있다. 이 때, 제 10 트랜지스터(T10)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 1 공급 전압(VDD)은 전원 전압에 상응하고, 제 2 공급 전압(GND)은 접지 전압에 상응할 수 있다. 이와 같이, 제 10 트랜지스터(T10)는 일종의 전류원으로서의 역할을 수행할 수 있다. 제 4 스위치(SW4)는 제 6 트랜지스터(T6)의 게이트 전극과 드레인 전극 사이에 연결되고, 제 5 스위치(SW5)는 제 7 트랜지스터(T7)의 게이트 전극과 드레인 전극 사이에 연결될 수 있다. 오토 제로 모드에서 제 4 및 제 5 스위치(SW4, SW5)가 오토 제로 신호(AZS)에 응답하여 턴온되면, 제 6 트랜지스터(T6)의 게이트 전극과 드레인 전극은 서로 연결되고, 제 7 트랜지스터(T7)의 게이트 전극과 드레인 전극은 서로 연결될 수 있다. 그 결과, 제 1 비교기(942)의 오프셋이 제 2 및 제 3 커패시터(C2, C3)에 저장되기 때문에, 제 1 비교기(942)는 비교 모드에서 램프 전압(RAMP)과 픽셀 출력 전압(POS)을 비교함에 있어서, 제 1 비교기(942)의 오프셋에 의한 비교 오차를 제거할 수 있다. 도 10에서는, 제 4 및 제 5 스위치(SW4, SW5)가 피모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 4 및 제 5 스위치(SW4, SW5)는 스위치 기능을 수행하는 임의의 소자일 수 있다. 한편, 제 4 및 제 5 스위치(SW4, SW5)가 피모스 트랜지스터인 경우, 오토 제로 신호(AZS)가 논리 "로우"의 신호에 상응할 때, 제 4 및 제 5 스위치(SW4, SW5)가 턴온될 수 있다.
나아가, 제 1 트랜지스터(T1)는 게이트 전극이 제 1 비교 전압(CMV1)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 수 있다. 제 2 트랜지스터(T2)는 게이트 전극이 기준 전압(RV)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 이 때, 제 1 및 제 2 트랜지스터(T1, T2)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 2 트랜지스터(T2)의 게이트 전극에는 제 1 커패시터(C1)가 연결되는데. 상기 제 1 커패시터(C1)는 제 2 트랜지스터(T2)에 기준 전압(RV)이 인가됨에 있어서 직류 성분을 제거할 수 있다. 제 3 트랜지스터(T3)는 게이트 전극이 제 4 트랜지스터(T4)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 드레인 전극에 연결될 수 있다. 또한, 제 4 트랜지스터(T4)는 게이트 전극이 제 3 트랜지스터(T3)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 2 트랜지스터(T2)의 드레인 전극에 연결될 수 있다. 이 때, 제 3 및 제 4 트랜지스터(T3, T4)는 피모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 2 출력 단자(OUT2)는 제 3 트랜지스터(T3)의 드레인 전극과 제 1 트랜지스터(T1)의 드레인 전극에 상응할 수 있다. 상기 제 2 출력 단자(OUT2)를 통하여 제 1 비교 전압(CMV1)과 기준 전압(RV)의 차가 증폭된 전압에 상응하는 제 2 비교 전압(CMV2)이 출력될 수 있다. 제 5 트랜지스터(T5)는 게이트 전극이 제 2 바이어스 전압(BIAS2)에 연결되고, 소스 전극이 제 2 공급 전압(GND)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 소스 전극과 제 2 트랜지스터(T2)의 소스 전극에 연결될 수 있다. 이 때, 제 5 트랜지스터(T5)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 이와 같이, 제 5 트랜지스터(T5)는 제 2 비교기(944)에 있어서 일종의 전류원으로서의 역할을 수행할 수 있다.
한편, 제 1 및 제 2 스위치(SW1)에 의하여, 오토 제로 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 즉, 제 1 스위치(SW1)는 오토 제로 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 3 트랜지스터(T3)의 드레인 전극에 연결하고, 비교 모드에서 턴오프될 수 있다. 제 2 스위치(SW2)는 비교 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 4 트랜지스터(T4)의 드레인 전극에 연결하고, 오토 제로 모드에서 턴오프될 수 있다. 나아가, 제 3 스위치(SW3)는 오토 제로 모드에서 턴온되어 제 2 트랜지스터(T2)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프될 수 있다. 도 10에서는, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 피모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 3 스위치(SW1, SW2, SW3)는 스위치 기능을 수행하는 임의의 소자일 수 있다. 한편, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 피모스 트랜지스터인 경우, 오토 제로 신호(AZS) 및 비교 모드 신호(CMS)가 논리 "로우"의 신호에 상응할 때, 제 1 내지 제 3 스위치(SW1, SW2, SW3)가 턴온될 수 있다.
이와 같이, 듀얼 모드 비교기(940)는 제 1 비교기(942) 및 제 2 비교기(944)를 포함할 수 있고, 제 2 비교기(944)는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있는 구조를 가질 수 있다. 이에, 듀얼 모드 비교기(940)를 구비하는 아날로그 투 디지털 컨버터(900) 내부의 전원 전압 변동은 방지될 수 있다. 한편, 도 10에서 제 1 비교기(942)가 텔레스코픽(telescopic) 구조로 이루어져 있으나, 요구되는 조건에 따라 제 1 비교기(941)는 폴디드 캐스코드(folded-cascode) 구조, 전류 미러(current mirrored) 구조 등의 다양한 구조를 가질 수 있다. 나아가, 제 1 비교기(942)도 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 바이어스 전류를 일정하게 유지할 수 있는 구조로 구성될 수도 있다. 한편, 제 2 비교기(944)의 구조도 하나의 예시로서, 요구되는 조건에 따라 설계 변경될 수 있다.
도 11은 도 9의 아날로그 투 디지털 컨버터에 구비된 듀얼 모드 비교기의 다른 예를 나타내는 회로도이다.
도 11을 참조하면, 듀얼 모드 비교기(940)는 단일 비교기일 수 있다. 이 경우, 듀얼 모드 비교기(940)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)을 비교하여, 그 비교 결과에 상응하는 비교 전압(CMV)을 출력할 수 있다. 즉, 듀얼 모드 비교기(940)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)의 차가 증폭된 전압에 상응하는 비교 전압(CMV)을 출력할 수 있다. 일 실시예에서, 듀얼 모드 비교기(940)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자(OUT)를 통하여 비교 전압(CMV)을 출력하는 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전류를 생성하는 바이어스부, 및 오토 제로 모드에서 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다. 이 때, 대상 전압 입력부는 제 1 및 제 2 트랜지스터(T1, T2)를 포함하고, 전류 미러부는 제 3 및 제 4 트랜지스터(T3, T4)를 포함하며, 바이어스부는 제 5 트랜지스터(T5)를 포함하고, 모드 스위칭부는 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)를 포함할 수 있다.
구체적으로, 제 1 트랜지스터(T1)는 게이트 전극이 램프 전압(RAMP)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결될 수 있다. 제 2 트랜지스터(T2)는 게이트 전극이 픽셀 출력 전압(POS)에 연결되고, 소스 전극이 제 5 트랜지스터(T5)의 드레인 전극에 연결되며, 드레인 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 이 때, 제 1 및 제 2 트랜지스터(T1, T2)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 제 1 및 제 2 트랜지스터(T1, T2)의 게이트 전극에는 제 1 및 제 2 커패시터(C1, C2)가 연결되는데. 상기 제 1 및 제 2 커패시터(C1, C2)는 제 1 및 제 2 트랜지스터(T1, T2)에 램프 전압(RAMP)과 픽셀 출력 전압(POS)이 인가됨에 있어서 직류 성분을 제거할 수 있다. 제 3 트랜지스터(T3)는 게이트 전극이 제 4 트랜지스터(T4)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 드레인 전극에 연결될 수 있다. 제 4 트랜지스터(T4)는 게이트 전극이 제 3 트랜지스터(T3)의 게이트 전극에 연결되고, 소스 전극이 제 1 공급 전압(VDD)에 연결되며, 드레인 전극이 제 2 트랜지스터(T2)의 드레인 전극에 연결될 수 있다. 이 때, 제 3 및 제 4 트랜지스터(T3, T4)는 피모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 한편, 출력 단자(OUT)는 제 3 트랜지스터(T3)의 드레인 전극과 제 1 트랜지스터(T1)의 드레인 전극에 연결될 수 있다. 상기 출력 단자(OUT)를 통하여 램프 전압(RAMP)과 픽셀 출력 전압(POS)의 차가 증폭된 전압에 상응하는 비교 전압(CMV)이 출력될 수 있다. 제 5 트랜지스터(T5)는 게이트 전극이 바이어스 전압(BIAS)에 연결되고, 소스 전극이 제 2 공급 전압(GND)에 연결되며, 드레인 전극이 제 1 트랜지스터(T1)의 소스 전극과 제 2 트랜지스터(T2)의 소스 전극에 연결될 수 있다. 이 때, 제 5 트랜지스터(T5)는 엔모스 트랜지스터일 수 있으나, 그에 한정되는 것은 아니다. 이와 같이, 제 5 트랜지스터(T5)는 듀얼 모드 비교기(940)에 있어서 일종의 전류원으로서의 역할을 수행할 수 있다.
한편, 제 1 및 제 2 스위치(SW1, SW2)에 의하여, 오토 제로 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 3 트랜지스터(T3)의 드레인 전극에 연결되고, 비교 모드에서는 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극이 제 4 트랜지스터(T4)의 드레인 전극에 연결될 수 있다. 즉, 제 1 스위치(SW1)는 오토 제로 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 3 트랜지스터(T3)의 드레인 전극에 연결하고, 비교 모드에서 턴오프될 수 있다. 제 2 스위치(SW2)는 비교 모드에서 턴온되어 제 3 트랜지스터(T3)의 게이트 전극과 제 4 트랜지스터(T4)의 게이트 전극을 제 4 트랜지스터(T4)의 드레인 전극에 연결하고, 오토 제로 모드에서 턴오프될 수 있다. 제 3 스위치(SW3)는 오토 제로 모드에서 턴온되어 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프될 수 있다. 제 4 스위치(SW4)는 오토 제로 모드에서 턴온되어 제 2 트랜지스터(T2)의 게이트 전극과 드레인 전극을 서로 연결하고, 비교 모드에서 턴오프될 수 있다. 도 11에서는, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 피모스 트랜지스터로 도시되어 있으나, 그에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)는 스위치 기능을 수행하는 임의의 소자일 수 있다. 한편, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 피모스 트랜지스터인 경우, 오토 제로 신호(AZS) 및 비교 모드 신호(CMS)가 논리 "로우"의 신호에 상응할 때, 제 1 내지 제 4 스위치(SW1, SW2, SW3, SW4)가 턴온될 수 있다. 이와 같이, 듀얼 모드 비교기(940)는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있는 구조를 가질 수 있다. 이에, 듀얼 모드 비교기(940)를 구비하는 아날로그 투 디지털 컨버터(900) 내부의 전원 전압 변동은 방지될 수 있다. 한편, 듀얼 모드 비교기(940)의 구조는 하나의 예시로서, 요구되는 조건에 따라 설계 변경될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 아날로그 투 디지털 컨버터를 나타내는 블록도이다.
도 12를 참조하면, 아날로그 투 디지털 컨버터(1000)는 램프 전압 생성기(1020), 듀얼 모드 비교기(1040), 디지털 신호 생성기(1060) 및 상관 이중 샘플러(1080)를 포함할 수 있다.
램프 전압 생성기(1020)는 일정한 기울기로 커지거나 또는 작아지는 램프 전압(RAMP)을 생성할 수 있다. 듀얼 모드 비교기(1040)는 오토 제로 모드와 비교 모드에 따라 구조가 변경되고, 오토 제로 모드에서 오프셋 제거 동작을 수행하며, 비교 모드에서 픽셀 출력 전압(POS)과 램프 전압(RAMP)을 비교하여 제 1 및 제 2 비교 결과 신호(RCRS, PCRS)를 생성할 수 있다. 구체적으로, 아날로그 투 디지털 컨버터(1000)가 상관 이중 샘플러(1080)를 포함함으로써 상관 이중 샘플링 동작을 수행하기 때문에, 픽셀 출력 전압(POS)은 리셋 전압(RIV) 또는 광전 변환 전압(PIV)에 상응할 수 있다. 여기서, 리셋 전압(RIV)은 단위 픽셀의 특정 노이즈에 의하여 단위 픽셀에서 출력되는 픽셀 출력 전압(POS)을 의미하고, 광전 변환 전압(PIV)은 광전 변환에 의하여 단위 픽셀에서 출력되는 픽셀 출력 전압(POS)을 의미한다. 이 때, 제 1 비교 결과 신호(RCRS)는 램프 전압(RAMP)과 리셋 전압(RIV)의 비교 결과 신호에 상응하고, 제 2 비교 결과 신호(PCRS)는 램프 전압(RAMP)과 광전 변환 전압(PIV)의 비교 결과 신호에 상응할 수 있다. 일 실시예에서, 듀얼 모드 비교기(1040)는 제 1 및 제 2 대상 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자를 통하여 비교 전압을 출력하는 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전류를 생성하는 바이어스부, 및 오토 제로 모드에서 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다.
디지털 신호 생성기(1060)는 제 1 및 제 2 비교 결과 신호(RCRS, PCRS)에 기초하여 클럭 신호 카운트 방식으로 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 디지털 신호 생성기(1060)는 픽셀 출력 전압(POS)과 램프 전압(RAMP)이 같아질 때까지 클럭 신호(CLK)를 카운트함으로써 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성할 수 있다. 일 실시예에서, 디지털 신호 생성기(1060)는 제 1 비교 결과 신호(RCRS) 또는 제 2 비교 결과 신호(PCRS)에 기초하여 클럭 신호(CLK)를 카운트하는 카운터부 및 상기 카운터부에서 생성되는 비트를 처리하는 비트 처리부를 포함할 수 있다. 한편, 도 12에서는 디지털 신호 생성기(1060)에 클럭 신호(CLK)가 입력되는 것으로 도시되었지만, 디지털 신호 생성기(1060) 내부에 클럭 신호(CLK)를 생성하기 위한 별도의 회로가 포함될 수 있다. 상술한 바와 같이, 상관 이중 샘플러(1080)는 픽셀 출력 전압(POS)에 대하여 상관 이중 샘플링 동작을 수행할 수 있다. 즉, 상관 이중 샘플러(1080)는 아날로그 투 디지털 컨버터(1000)로 하여금, 리셋 전압(RIV)에 대한 아날로그 투 디지털 변환을 수행함으로써 제 1 디지털 신호를 생성하고, 광전 변환 전압(PIV)에 대한 아날로그 투 디지털 변환을 수행함으로써 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력하도록 할 수 있다. 일반적으로, 단위 픽셀에서 출력되는 리셋 전압(RIV)과 광전 변환 전압(PIV)은 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압을 동일하게 포함하고 있으므로, 상관 이중 샘플러(1080)의 픽셀 출력 전압(POS)에 대한 상관 이중 샘플링 동작에 의하여, 리셋 전압(RIV)과 광전 변환 전압(PIV)에 공통으로 포함된 상기 오프셋 전압은 제거될 수 있다.
실시예에 따라, 아날로그 투 디지털 컨버터(1000)는 램프 전압(RAMP)과 픽셀 출력 전압(POS)을 비교함에 있어서, 비교 동작을 코스 비교 동작과 파인 비교 동작으로 나누어 수행함으로써, 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성하기 위한 시간을 줄일 수 있다. 이러한 경우, 아날로그 투 디지털 컨버터(1000)는 디지털 신호(DS)를 상위 비트와 하위 비트로 나누어서, 코스 비교 모드에서는 상위 비트를 계산하고, 파인 비교 모드에서 하위 비트를 계산한 후, 상위 비트와 하위 비트를 연산하는 방식으로 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 픽셀 출력 전압(POS)을 8비트의 디지털 신호(DS)로 변환하는 것으로 가정하면, 코스 비교 모드에서는 상위 비트로서 4비트가 계산될 수 있고, 파인 비교 모드에서는 하위 비트로서 4비트가 계산될 수 있다. 이후, 아날로그 투 디지털 컨버터(1000)가 상위 비트와 하위 비트를 연산하여 디지털 신호(DS)를 출력하면, 디지털 신호(DS)는 디지털 신호 프로세서에 의해 디스플레이 상에 이미지로 구현될 수 있다. 상술한 바와 같이, 아날로그 투 디지털 컨버터(1000)는 픽셀 출력 전압(POS)을 램프 전압(RAMP)과 비교함에 있어서, 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있는 듀얼 모드 비교기(1040)를 포함하기 때문에, 내부에 전원 전압 변동이 발생하지 않도록 할 수 있다. 따라서, 아날로그 투 디지털 컨버터(1000)를 구비하는 이미지 센서는 고품질의 이미지를 출력할 수 있다. 한편, 아날로그 투 디지털 컨버터(1000)는 듀얼 모드 비교기(1040)가 간단한 구조로 제조되기 때문에 고화소의 이미지 센서에 널리 적용될 수 있다. 상기에서는, 아날로그 투 디지털 컨버터(1000)를 컬럼 아날로그 투 디지털 변환 방식에 적용하는 것으로 설명하였으나, 그에 한정되는 것은 아니다.
도 13은 도 12의 아날로그 투 디지털 컨버터가 동작하는 과정을 나타내는 순서도이다.
도 13을 참조하면, 아날로그 투 디지털 컨버터(1000)는 오토 제로 동작을 수행(Step S220)한 후, 리셋 전압(RIV)에 대한 아날로그 투 디지털 변환 동작을 수행(Step S240)하고, 광전 변환 전압(PIV)에 대한 아날로그 투 디지털 변환 동작을 수행(Step S260)할 수 있다. 상술한 바와 같이, 아날로그 투 디지털 컨버터(1000)는 상관 이중 샘플링 동작을 수행할 수 있다. 이를 위하여, 아날로그 투 디지털 컨버터(1000)는 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플러(1080)를 포함할 수 있다. 이에, 아날로그 투 디지털 컨버터(1000)는 리셋 전압(RIV)에 대한 아날로그 투 디지털 변환을 수행하여 제 1 디지털 신호를 생성하고, 광전 변환 전압(PIV)에 대한 아날로그 투 디지털 변환을 수행하여 제 2 디지털 신호를 생성한 후, 제 1 디지털 신호에서 제 2 디지털 신호를 감산한 값에 상응하는 디지털 신호(DS)를 출력할 수 있다. 그 결과, 아날로그 투 디지털 컨버터(1000)는 액티브 픽셀 어레이의 공정 오차 또는 아날로그 투 디지털 변환 동작에서 발생할 수 있는 오프셋 전압을 제거할 수 있다.
도 14는 본 발명의 실시예들에 따른 아날로그 투 디지털 컨버터를 구비한 이미지 센서를 나타내는 블록도이다.
도 14를 참조하면, 이미지 센서(1100)는 액티브 픽셀 어레이(1110), 아날로그 투 디지털 컨버팅 회로(1120), 전압 생성 회로(1130), 수직 주사 회로(1140), 수평 주사 회로(1150), 타이밍 컨트롤 회로(1160), 증폭 회로(1170) 및 디지털 신호 프로세싱 회로(1180)를 포함할 수 있다. 이 때, 이미지 센서(1100)는 아날로그 투 디지털 컨버팅 회로(1120) 내에 액티브 픽셀 어레이(1110)에 연결되는 컬럼 라인들의 수만큼 아날로그 투 디지털 컨버터(1122)들을 포함하고, 액티브 픽셀 어레이(1110)에 연결되는 컬럼 라인들은 각각 아날로그 투 디지털 컨버터들(1122)과 연결될 수 있다. 즉, 이미지 센서(1100)는 컬럼 아날로그 투 디지털 변환 방식을 채용할 수 있다.
액티브 픽셀 어레이(1110)는 복수의 단위 픽셀들(미도시)을 포함할 수 있다. 이러한 단위 픽셀들은 액티브 픽셀 어레이(1110) 내에서 매트릭스 형태로 배열될 수 있으며, 각각 포토다이오드와 신호 생성 회로를 포함할 수 있다. 이 때, 단위 픽셀들은 신호 생성 회로에 포함되는 트랜지스터들의 개수에 따라 3-트랜지스터 구조, 4-트랜지스터 구조, 5-트랜지스터 구조 등으로 구분될 수 있다. 액티브 픽셀 어레이(1110)에는 로우마다 로우 라인(row line)들이 배선되고, 컬럼마다 컬럼 라인(column line)들이 배선될 수 있다. 예를 들어, 액티브 픽셀 어레이(1110)가 m*n개의 단위 픽셀들을 포함하는 경우, 액티브 픽셀 어레이(1110)에는 n개의 로우 라인들 및 m개의 컬럼 라인들이 배선될 수 있다. 액티브 픽셀 어레이(1110)의 로우 어드레스(row address) 및 로우 주사(row scan)는 수직 주사 회로(1140)에 의하여 로우 라인들을 통해 제어될 수 있고, 액티브 픽셀 어레이(1110)의 컬럼 어드레스(column address) 및 컬럼 주사(row scan)는 수평 주사 회로(1150)에 의하여 로우 라인들을 통해 제어될 수 있다. 실시예에 따라, 이미지 센서(1100)가 베이어 패턴(bayer pattern) 기술을 채용하는 경우, 액티브 픽셀 어레이(1110) 내의 단위 픽셀들은 각각 적색광(RED), 녹색광(GREEN) 및 청색광(BLUE), 또는 마젠타광(MAGENTA), 옐로우광(YELLOW) 및 시안광(CYAN)을 수광하도록 배치될 수 있다. 실시예에 따라, 이미지 센서(1100)가 오토 다크 레벨 보상(Auto Dark Level Compensation; ADLC) 기술을 채용하는 경우, 액티브 픽셀 어레이(1110) 주변에는 단위 픽셀들에 광이 들어가지 않도록 차광되어 있는 옵티컬 블랙 픽셀 어레이(미도시)가 배치될 수 있다.
아날로그 투 디지털 컨버팅 회로(1120)는 복수의 아날로그 투 디지털 컨버터(1122)들을 포함하고, 각각의 아날로그 투 디지털 컨버터(1122)는 액티브 픽셀 어레이(1110)의 단위 픽셀에서 출력되는 픽셀 출력 전압(POS)을 디지털 신호(DS)로 변환할 수 있다. 일 실시예에서, 아날로그 투 디지털 컨버터(1122)는 램프 전압(RV)을 생성하는 램프 전압 생성기, 오토 제로 모드와 비교 모드에 따라 구조가 변경되고, 오토 제로 모드에서 오프셋 제거 동작을 수행하며, 비교 모드에서 픽셀 출력 전압(POS)과 램프 전압(RAMP)을 비교하여 비교 결과 신호를 생성하는 듀얼 모드 비교기, 및 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 픽셀 출력 전압(POS)에 상응하는 디지털 신호(DS)를 생성하는 디지털 신호 생성기를 포함할 수 있다. 실시예에 따라, 아날로그 투 디지털 컨버터(1122)는 픽셀 출력 전압(POS)에 대하여 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플러를 더 포함할 수 있다. 이 때, 듀얼 모드 비교기는 픽셀 출력 전압(POS) 및 램프 전압(RAMP)에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부, 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자를 통하여 제 2 비교 전압을 출력하는 전류 미러부, 제 1 전류와 제 2 전류의 합에 상응하는 바이어스 전압을 생성하는 바이어스부, 및 오토 제로 모드에서 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함할 수 있다. 따라서, 듀얼 모드 비교기는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유자할 수 있는 구조를 가질 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다. 한편, 아날로그 투 디지털 컨버팅 회로(1120)는 타이밍 컨트롤 회로(1160)에서 출력되는 제어 신호들(CTL2)에 기초하여 신호 변환 동작을 수행할 수 있으며, 이러한 신호 변환 동작은 수직 주사 회로(1140)가 액티브 픽셀 어레이(1110)의 로우 라인들을 선택하는 주기 즉, 수평 스캔 주기마다 이루어질 수 있다.
전압 생성 회로(1130)는 아날로그 투 디지털 컨버팅 회로(1122)에 사용되는 복수의 전압들(예를 들어, 램프 전압 등)을 생성하여 아날로그 투 디지털 컨버터(1122)에 각각 공급할 수 있다. 수직 주사 회로(1140)는 타이밍 컨트롤 회로(1160)로부터 제어 신호들(CTL1)을 입력받아 액티브 픽셀 어레이(1110)의 로우 어드레스 및 로우 주사를 제어할 수 있다. 즉, 수직 주사 회로(1140)는 액티브 픽셀 어레이(1110)의 로우 라인들 중에서 해당 로우 라인을 선택하기 위하여 해당 로우 라인을 활성화시키는 신호를 공급할 수 있다. 일 실시예에서, 수직 주사 회로(1140)는 액티브 픽셀 어레이(1110) 내의 로우 라인을 선택하는 수직 디코더 및 선택된 로우 라인을 활성화시키는 신호를 공급하는 수직 드라이버를 포함할 수 있다. 수평 주사 회로(1150)는 타이밍 컨트롤 회로(1160)로부터 제어 신호들(CTL4)을 입력받아 액티브 픽셀 어레이(1110)의 컬럼 어드레스 및 컬럼 주사를 제어할 수 있다. 즉, 수평 주사 회로(1150)는 아날로그 투 디지털 컨버팅 회로(1120)에서 출력되는 다지털 신호(DS)를 수평 전송선(HTL)과 증폭 회로(1170)를 거쳐 디지털 신호 프로세싱 회로(1180)로 출력할 수 있다. 예를 들어, 수평 주사 회로(1150)는 수평 주사 제어 신호(HSC)를 아날로그 투 디지털 컨버팅 회로(1120)에 출력함으로써, 아날로그 투 디지털 컨버팅 회로(1120) 내의 아날로그 투 디지털 컨버터(1122)들을 순차적으로 선택할 수 있다. 일 실시예에서, 수평 주사 회로(1150)는 아날로그 투 디지털 컨버팅 회로(1120) 내의 아날로그 투 디지털 컨버터(1122)를 선택하는 수평 디코더 및 선택된 아날로그 투 디지털 컨버터(1122)의 출력을 수평 전송선(HTL)으로 유도하는 수평 드라이버를 포함할 수 있다. 한편, 수평 전송선(HTL)은 디지털 신호(DS)를 출력하기 위한 비트 폭을 가질 수 있다.
타이밍 컨트롤 회로(1160)는 마스터 클럭 신호(미도시)에 기초하여 수직 주사 회로(1140), 아날로그 투 디지털 컨버팅 회로(1120), 램프 전압 생성 회로(1130) 및 수평 주사 회로(1150) 등을 제어할 수 있다. 즉, 타이밍 컨트롤 회로(1160)는 수직 주사 회로(1140), 아날로그 투 디지털 컨버팅 회로(1120), 램프 전압 생성 회로(1130) 및 수평 주사 회로(1150) 등의 동작에 요구되는 클럭 신호, 타이밍 컨트롤 신호 등과 같은 제어 신호들(CTL1, CTL2, CTL3, CTL4)을 공급할 수 있다. 일 실시예에서, 타이밍 컨트롤 회로(1160)는 로직 제어 회로, 위상 고정 루프 회로, 타이밍 제어 회로 및 통신 인터페이스 회로 등을 포함할 수 있다. 증폭 회로(1170)는 아날로그 투 디지털 컨버팅 회로(1120) 내의 아날로그 투 디지털 컨버터(1122)들로부터 출력되는 디지털 신호(DS)를 증폭하여 디지털 신호 프로세싱 회로(1180)에 출력할 수 있다. 도 14에서는 증폭 회로(1170)가 하나로 도시되어 있지만, 증폭 회로(1170)는 복수 개일 수 있다. 디지털 신호 프로세싱 회로(1180)는 디지털 컨버팅 회로(1120) 내의 아날로그 투 디지털 컨버터(1122)들로부터 출력되어 수평 전송선(HTL) 및 증폭 회로(1170)를 거친 디지털 신호(DS)에 기초하여 이미지 신호(IMG)를 생성할 수 있다. 실시예에 따라, 디지털 신호 프로세싱 회로(1180)는 센스 회로, 감산 회로 및 출력 회로 등을 포함할 수 있다. 이후, 이미지 신호(IMG)는 액정 표시(Liquid Crystal Display; LCD) 장치, 유기 발광 다이오드(Organic Light Emitting Diodes; OLED) 표시 장치 등과 같은 디스플레이 상에서 구현될 수 있다.
도 15는 도 14의 이미지 센서에 구비된 액티브 픽셀 어레이에 배치되는 단위 픽셀의 일 예를 나타내는 도면이다.
도 15를 참조하면, 액티브 픽셀 어레이에 배치되는 단위 픽셀(1200)은 광 감지 소자(1220) 및 신호 생성 회로(1240)를 포함할 수 있다. 이 때, 단위 픽셀(1200)은 신호 생성 회로(1240)에 포함되는 트랜지스터들의 개수에 따라 3-트랜지스터 구조, 4-트랜지스터 구조, 5-트랜지스터 구조 등으로 구분될 수 있다. 도 15에서는 단위 픽셀(1200)이 포토다이오드(PD), 트랜스퍼 트랜지스터(TR1), 리셋 트랜지스터(TR2), 소스 폴로워 트랜지스터(TR3), 셀렉트 트랜지스터(TR4) 및 바이어스 트랜지스터(TR5)로 이루어진 5-트랜지스터 구조가 도시되어 있다. 다만, 이것은 하나의 예시로서, 단위 화소(1200)의 트랜지스터 개수 및 그에 따른 구조는 요구되는 조건에 따라 다양하게 설계 변경될 수 있다.
광 감지 소자(1220)는 외부에서 입사하는 광을 수광하여 광전 변환을 수행함으로써 그에 상응하는 전하를 생성할 수 있다. 이 때, 광 감지 소자(1220)는 포토다이오드(PD)일 수 있다. 이후, 신호 생성 회로(1240)는 광 감지 소자(1220)에서 생성된 전하에 기초하여 픽셀 출력 전압(POS)을 출력할 수 있다. 픽셀 출력 전압(POS)은 아날로그 신호로서, 이미지 센서(1100)의 아날로그 투 디지털 컨버팅 회로(1120) 내의 아날로그 투 디지털 컨버터(1122)에 의하여 디지털 신호(DS)로 변환될 수 있다. 상술한 바와 같이, 이미지 센서(1100)가 베이어 패턴 기술을 채용하는 경우, 단위 픽셀(1200)은 적색광(RED), 녹색광(GREEN) 또는 청색광(BLUE)에 상응하는 아날로그 신호를 생성하거나, 또는 마젠타광(MAGENTA), 옐로우광(YELLOW) 또는 시안광(CYAN)에 상응하는 아날로그 신호(즉, 픽셀 출력 전압(POS))를 생성할 수 있다. 이를 위하여, 단위 픽셀(1200) 상에는 적색 필터, 녹색 필터, 청색 필터 등의 컬러 필터가 배치되거나, 또는 마젠타 필터, 옐로우 필터, 시안 필터 등의 컬러 필터가 배치될 수 있다.
포토다이오드(PD)는 트랜스퍼 트랜지스터(TR1)와 접지 단자(GND) 사이에 위치하여 광전 변환을 수행할 수 있다. 신호 생성 회로(1240)는 트랜스퍼 트랜지스터(TR1), 리셋 트랜지스터(TR2), 소스 폴로워 트랜지스터(TR3), 셀렉트 트랜지스터(TR4) 및 바이어스 트랜지스터(TR5)를 포함할 수 있고, 커패시터(C)에 의하여 플로팅 확산 노드(FDN)가 형성될 수 있다. 구체적으로, 트랜스퍼 트랜지스터(TR1)는 게이트 단자에 트랜스퍼 신호(TX)가 입력되고, 제 1 단자에 포토다이오드(PD)가 연결되며, 제 2 단자에 플로팅 확산 노드(FD)가 연결될 수 있다. 이에, 트랜스퍼 트랜지스터(TR1)는 포토다이오드(PD)에 의해 광전 변환되어 생성된 전하를 플로팅 확산 노드(FD)로 전달할 수 있다. 리셋 트랜지스터(TR2)는 게이트 단자에 리셋 신호(RX)가 입력되고, 제 1 단자가 플로팅 확산 노드(FD)에 연결되며, 제 2 단자가 전원 전압(VDD)에 연결될 수 있다. 소스 폴로워 트랜지스터(TR3)는 게이트 단자가 플로팅 확산 노드(FD)에 연결되고, 제 1 단자가 셀렉트 트랜지스터(TR4)의 제 2 단자에 연결되며, 제 2 단자가 전원 전압(VDD)에 연결될 수 있다. 셀렉트 트랜지스터(TR4)는 게이트 단자에 로우 선택 신호(SX)가 입력되고, 제 1 단자는 출력단(OUT)에 연결되며, 제 2 단자가 소스 폴로워 트랜지스터(TR3)의 제 1 단자에 연결될 수 있다. 바이어스 트랜지스터(TR5)는 게이트 단자에 바이어스 전압(BIAS)이 입력되고, 제 1 단자가 출력단(OUT)에 연결되며, 제 2 단자가 접지 단자(GND)에 연결될 수 있다.
단위 화소(1200)의 동작을 살펴보면, 외부에서 입사하는 광이 포토다이오드(PD)에 의하여 전하로 변환되고, 트랜스퍼 트랜지스터(TR1)의 게이트 단자에 트랜스퍼 신호(TX)가 입력됨으로써 트랜스퍼 트랜지스터(TR1)가 턴온되면, 상기 전하가 플로팅 확산 노드(FD)로 전달될 수 있다. 이 때, 리셋 트랜지스터(TR2)는 턴오프 상태를 유지하고, 플로팅 확산 노드(FD)에 존재하는 전하에 의하여 플로팅 확산 노드(FD)의 전위 및 소스 폴로워 트랜지스터(TR3)의 게이트 전위는 변하게 된다. 소스 폴로워 트랜지스터(TR3)의 게이트 전위 변화는 소스 폴로워 트랜지스터(TR3)의 제 1 단자 또는 셀렉트 트랜지스터(TR4)의 제 2 단자의 바이어스를 변화시키고, 셀렉트 트랜지스터(TR4)의 게이트 단자에 로우 선택 신호(SX)가 입력되면 픽셀 출력 전압(POS)이 출력단(OUT)으로 출력될 수 있다. 이후, 리셋 신호(RX)에 의하여 리셋 트랜지스터(TR2)가 턴온 상태로 바뀌게 되면, 센싱 과정이 초기화될 수 있다. 즉, 플로팅 확산 노드(FD)에 존재하는 전하가 전원 전압(VDD)을 공급하는 전압원으로 배출되게 되어 센싱 과정이 초기화되는 것이다. 그 결과, 플로팅 확산 노드(FD)의 전압은 실질적으로 전원 전압(VDD)에 상응할 수 있다.
상술한 바와 같이, 아날로그 투 디지털 컨버터(1122)는 실시예에 따라 픽셀 출력 전압(POS)에 대하여 상관 이중 샘플링 동작을 수행하는 상관 이중 샘플러를 포함할 수 있다. 그 결과, 단위 픽셀(1200)은 상관 이중 샘플링 동작에 요구되는 픽셀 출력 전압(POS) 즉, 리셋 전압(RIV)과 광전 변환 전압(PIV)을 출력할 수 있다. 구체적으로, 트랜스퍼 트랜지스터(TR1)와 리셋 트랜지스터(TR2)를 턴온시키고 셀렉트 트랜지스터(TR4)를 턴오프시킴으로써 포토다이오드(PD)를 완전히 공핍(fully depletion)시켜 외부에서 입사하는 광을 센싱하기 위한 준비를 한다. 이후, 트랜스퍼 트랜지스터(TR1)를 턴오프시킨 상태에서 포토다이오드(PD)는 외부에서 입사하는 광을 흡수하여 광전 변환을 수행한다. 이 때, 리셋 트랜지스터(TR2) 및 셀렉트 트랜지스터(TR4)를 턴온시키면, 플로팅 확산 노드(FD)에 전원 전압(VDD)이 인가되면서 픽셀 출력 전압(POS)으로서 리셋 전압(RIV)이 출력된다. 이후, 트랜스퍼 트랜지스터(TR1)를 턴온시켜 포토다이오드(PD)에 의하여 생성된 전하가 플로팅 확산 노드(FD)에 인가되면서 픽셀 출력 전압(POS)으로서 광전 변환 전압(PIV)이 출력된다. 이에, 아날로그 투 디지털 컨버터(1122)는 리셋 전압(RIV)의 아날로그 투 디지털 변환 동작 및 광전 변환 전압(PIV)의 아날로그 투 디지털 변환 동작을 수행함으로써 상관 이중 샘플링 동작을 수행할 수 있다.
도 16은 도 14의 이미지 센서를 구비한 컴퓨팅 시스템의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 메모리 장치(1320), 저장 장치(1330), 입출력 장치(1340), 파워 서플라이(1350) 및 이미지 센서(1360)를 포함할 수 있다. 이 때, 이미지 센서(1360)는 도 14의 이미지 센서(1100)에 상응할 수 있다. 여기서, 컴퓨팅 시스템(1300)은 이미지 센서(1100)를 구비하는 컴퓨터, 노트북, 비디오폰, 감시 시스템, 이미지 안정화 시스템 등일 수 있다. 한편, 도 16에는 도시되지 않았지만, 컴퓨팅 시스템(1300)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 컴퓨팅 시스템들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1310)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1310)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1320), 저장 장치(1330) 및 입출력 장치(1340)에 연결되어 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1310)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1320)는 컴퓨팅 시스템(1300)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1320)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치, 및 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리 장치(flash memory device), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 저장 장치(1330)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1340)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1350)는 컴퓨팅 시스템(1300)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(1360)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1310)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(1360)는 아날로그 투 디지털 변환 회로(1120) 내에 복수의 아날로그 투 디지털 컨버터(1122)들을 포함할 수 있는데, 이러한 아날로그 투 디지털 컨버터(1122)는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있는 구조를 갖는 듀얼 모드 비교기를 포함할 수 있다. 그 결과, 아날로그 투 디지털 컨버팅 회로(1120) 내부의 전원 전압 변동은 방지될 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다. 이미지 센서(1360)는 프로세서(1310)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(1300)은 이미지 센서를 구비하는 모든 전자 기기로 해석되어야 할 것이다.
도 17은 도 14의 이미지 센서를 구비한 모바일 시스템의 일 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(1400)은 프로세서(1410), 모뎀(1420), 메모리 장치(1430), 입출력 장치(1440), 파워 서플라이(1450) 및 이미지 센서(1460)를 포함할 수 있다. 이 때, 이미지 센서(1460)는 도 14의 이미지 센서(1100)에 상응할 수 있다. 여기서, 모바일 시스템(1400)은 이미지 센서(1460)를 구비하는 디지털 카메라, 휴대폰, 스마트폰, 피디에이(PDA), 피엠피(PMP), MP3 플레이어, 휴대용 게임 콘솔, 네비게이션 등일 수 있다.
프로세서(1410)는 특정 계산들 또는 태스크들을 수행할 수 있다. 예를 들어, 프로세서(1410)는 인터넷 브라우저, 3차원 지도, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 프로세서(1410)는 어드레스 버스, 제어 버스 및 데이터 버스 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1410)는 마이크로프로세서, 중앙 처리 장치 등일 수 있다. 모뎀(1420)은 외부로부터 데이터를 수신하고, 모바일 시스템(1400) 내에서 생성된 데이터를 송신할 수 있다. 예를 들어, 모뎀(1420)은 GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원하는 모뎀 프로세서일 수 있다. 실시예에 따라, 프로세서(1410)와 모뎀(1420)은 하나의 칩으로 구현되거나, 각각 별개의 칩들로 구현될 수 있다. 메모리 장치(1430)는 모바일 시스템(1400)의 동작에 필요한 데이터들을 저장할 수 있다. 실시예에 따라, 메모리 장치(1430)는 비휘발성 메모리 장치 및/또는 휘발성 메모리 장치를 포함할 수 있다. 이러한 경우, 비휘발성 메모리 장치는 모바일 시스템(1400)을 부팅하기 위한 부팅 코드를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치는 EPROM, EEPROM, Flash Memory, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등으로 구현될 수 있다. 휘발성 메모리 장치는 모뎀(1420)에 의해 송수신되는 데이터 및/또는 프로세서(1410)에 의해 처리되는 데이터를 저장할 수 있다. 예를 들어, 휘발성 메모리 장치는 DRAM, SRAM, 모바일 DRAM 등으로 구현될 수 있다. 입출력 장치(1440)는 터치스크린, 터치패드, 키패드 등과 같은 입력 수단, 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1450)는 모바일 시스템(1400)의 동작에 필요한 파워를 공급할 수 있다.
이미지 센서(1460)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1410)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(1460)는 아날로그 투 디지털 변환 회로(1120) 내에 복수의 아날로그 투 디지털 컨버터(1122)들을 포함할 수 있는데, 이러한 아날로그 투 디지털 컨버터(1122)는 오토 제로 모드에서 오토 제로 동작을 수행할 수 있는 구조를 가지다가, 비교 모드에서는 판단 시점 전후에 소모하는 전류 즉, 바이어스 전류를 일정하게 유지할 수 있는 구조를 갖는 듀얼 모드 비교기를 포함할 수 있다. 그 결과, 아날로그 투 디지털 컨버팅 회로(1120) 내부의 전원 전압 변동은 방지될 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 중복되는 설명은 생략하기로 한다. 이미지 센서(1460)는 프로세서(1410)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 모바일 시스템(1400)은 이미지 센서를 구비하는 모든 모바일 기기로 해석되어야 할 것이다. 한편, 모바일 시스템(1400)은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들이 이용될 수 있다.
도 18은 도 14의 이미지 센서를 구비한 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 18을 참조하면, 시스템(2000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이, 피엠피, 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(2010), 이미지 센서(2140) 및 디스플레이(2150) 등을 포함할 수 있다. 어플리케이션 프로세서(2110)의 CSI 호스트(2112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(2140)의 CSI 장치(2141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(2112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(2141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(2110)의 DSI 호스트(2111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(2150)의 DSI 장치(2151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(2111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(2151)는 광 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 시스템(2000)은 어플리케이션 프로세서(2110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(2160)을 더 포함할 수 있다. 시스템(2000)의 PHY(2113)와 RF 칩(2160)의 PHY(2161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(2110)는 PHY(2161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(2114)를 더 포함할 수 있다. 한편, 시스템(2000)은 지피에스(Global Positioning System; GPS)(2120), 스토리지(2170), 마이크(2180), 디램(DRAM)(2185) 및 스피커(2190)를 포함할 수 있다. 또한, 시스템(2000)는 초광대역(Ultra WideBand; UWB)(2210), 무선랜(Wireless Local Area Network; WLAN)(2220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(2230) 등을 이용하여 통신을 수행할 수 있다. 다만, 시스템(2000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터 등에 적용될 수 있다. 예를 들어, 본 발명은 이미지 센서를 구비한 컴퓨터, 노트북, 디지털 카메라, 3차원 카메라, 휴대폰, 스마트폰, 피디에이(PDA), 피엠피(PMP), 차량용 네비게이션, 비디오폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용되어 고품질의 이미지를 생성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 듀얼 모드 비교기 120: 대상 전압 선택부
140: 전류 미러부 160: 바이어스부
180: 모드 스위칭부 900: 아날로그 투 디지털 컨버터
920: 램프 전압 생성기 940: 듀얼 모드 비교기
960: 디지털 신호 생성기

Claims (10)

  1. 제 1 및 제 2 대상 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부;
    상기 제 1 및 제 2 경로에 대하여 전류 미러(current mirror) 동작을 수행하고, 출력 단자를 통하여 비교 전압을 출력하는 전류 미러부;
    상기 제 1 전류와 상기 제 2 전류의 합(sum)에 상응하는 바이어스 전류(bias current)를 생성하는 바이어스부; 및
    오토 제로 모드에서 상기 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 상기 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함하는 듀얼 모드 비교기.
  2. 제 1 항에 있어서, 상기 비교 전압 입력부는
    상기 제 1 비교 대상 전압에 기초하여 상기 제 1 경로로 상기 제 1 전류를 흐르게 하는 제 1 트랜지스터; 및
    상기 제 2 비교 대상 전압에 기초하여 상기 제 2 경로로 상기 제 2 전류를 흐르게 하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 듀얼 모드 비교기.
  3. 제 2 항에 있어서, 상기 전류 미러부는
    상기 제 1 경로에 위치하고, 제 1 공급 전압과 상기 제 1 트랜지스터 사이에 연결되는 제 3 트랜지스터; 및
    상기 제 2 경로에 위치하고, 상기 제 1 공급 전압과 상기 제 2 트랜지스터 사이에 연결되는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 듀얼 모드 비교기.
  4. 제 3 항에 있어서, 상기 바이어스부는
    상기 제 3 및 제 4 트랜지스터와 제 2 공급 전압 사이에 연결되는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 듀얼 모드 비교기.
  5. 제 4 항에 있어서, 상기 모드 스위칭부는
    상기 오토 제로 모드에서 턴온(turn-on)되어 상기 제 3 및 제 4 트랜지스터의 게이트 전극을 상기 제 3 트랜지스터의 드레인 전극에 연결하고, 상기 비교 모드에서 턴오프(turn-off)되는 제 1 스위치; 및
    상기 비교 모드에서 턴온되어 상기 제 3 및 제 4 트랜지스터의 게이트 전극을 상기 제 4 트랜지스터의 드레인 전극에 연결하고, 상기 오토 제로 모드에서 턴오프되는 제 2 스위치를 포함하는 것을 특징으로 하는 듀얼 모드 비교기.
  6. 제 5 항에 있어서, 상기 모드 스위칭부는
    상기 오토 제로 모드에서 턴온되어 상기 제 2 트랜지스터의 게이트 전극과 드레인 전극을 서로 연결하고, 상기 비교 모드에서 턴오프되는 제 3 스위치를 더 포함하는 것을 특징으로 하는 듀얼 모드 비교기.
  7. 제 5 항에 있어서, 상기 모드 스위칭부는
    상기 오토 제로 모드에서 턴온되어 상기 제 1 트랜지스터의 게이트 전극과 드레인 전극을 연결하고, 상기 비교 모드에서 턴오프되는 제 4 스위치를 더 포함하는 것을 특징으로 하는 듀얼 모드 비교기.
  8. 제 5 항에 있어서, 상기 제 1 구조는 상기 제 3 및 제 4 트랜지스터의 게이트 전극이 상기 제 1 및 제 3 트랜지스터의 드레인 전극과 연결되는 구조이고, 상기 제 2 구조는 상기 제 3 및 제 4 트랜지스터의 게이트 전극이 상기 제 2 및 제 4 트랜지스터의 드레인 전극과 연결되는 구조인 것을 특징으로 하는 듀얼 모드 비교기.
  9. 램프 전압을 생성하는 램프 전압 생성기;
    오토 제로 모드와 비교 모드에 따라 구조가 변경되고, 상기 오토 제로 모드에서 오프셋(offset) 제거 동작을 수행하며, 상기 비교 모드에서 상기 램프 전압을 픽셀 출력 전압과 비교하여 비교 결과 신호를 생성하는 듀얼 모드 비교기; 및
    상기 비교 결과 신호에 기초하여 클럭 신호 카운트 방식으로 상기 픽셀 출력 전압에 상응하는 디지털 신호를 생성하는 디지털 신호 생성기를 포함하는 아날로그 투 디지털 컨버터.
  10. 제 9 항에 있어서, 상기 듀얼 모드 비교기는
    상기 램프 전압을 상기 픽셀 출력 전압과 비교하여 제 1 비교 전압을 생성하여 출력하는 제 1 비교기; 및
    상기 제 1 비교 전압을 기준 전압과 비교하여 제 2 비교 전압을 생성하여 출력하는 제 2 비교기를 포함하고, 상기 제 2 비교기는
    상기 제 1 비교 전압 및 상기 기준 전압에 기초하여 제 1 경로를 흐르는 제 1 전류와 제 2 경로를 흐르는 제 2 전류를 생성하는 대상 전압 입력부;
    상기 제 1 및 제 2 경로에 대하여 전류 미러 동작을 수행하고, 출력 단자를 통하여 상기 제 2 비교 전압을 출력하는 전류 미러부;
    상기 제 1 전류와 상기 제 2 전류의 합에 상응하는 바이어스 전압을 생성하는 바이어스부; 및
    오토 제로 모드에서 상기 전류 미러부가 제 1 구조를 갖도록 결정하고, 비교 모드에서 상기 전류 미러부가 제 2 구조를 갖도록 결정하는 모드 스위칭부를 포함하는 것을 특징으로 하는 아날로그 투 디지털 컨버터.
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