JP2022123539A - 撮像素子 - Google Patents

Abstract

【課題】 撮像素子において、同じタイミングで駆動・読み出しが行われる画素群において、画素毎にもしくは任意の大きさに設定される画素群毎に、ビニングの有効と無効を切り替えることが可能な撮像素子を提供する。
【解決手段】 光電変換部２１～２４を各々有する複数の画素をアレイ状に配してなる画素群を、所定個数毎の画素部領域２に区分し、該画素群において、所定方向に配列された画素の駆動により画素に蓄積された電荷を、信号として読み出す撮像素子１００において、画素部領域２毎にビニング処理を行うか否かに係るビニング処理決定情報（行選択信号、画素動作タイミング信号）に基づき、画素部領域２毎にビニング処理を行うか否かを指示するゲート駆動信号を出力する画素内駆動信号生成回路１を備えてなる。
【選択図】図１

Description

本発明は、ビニング機能を備えた撮像素子に関するものである。

CMOS型撮像素子は、一平面上において画素がアレイ状に配列されてなり（例えば図８（Ａ）に示す画素アレイ領域３００Ｂを参照）、各画素は、図８（Ｂ）に示すように、光電変換部１２３および複数個のトランジスタ（TG、RST、SF、SL）を備えてなり、各画素への入力光量に応じて発生した信号電荷を、画素内に配された電荷電圧変換部で信号電荷に応じた電圧に変換し、この電圧信号（画素信号）を画素内アンプ、AD変換部（例えば図８（Ａ）のCDS/ADC）２３０を介して素子外部に出力するようにしている。

ここで、各画素への駆動信号の供給や、各画素からの画素信号の出力は、信号線を通じて行うことになるが、画面内の横方向に配列される一群の画素（以下「行」と表現する）を一括して駆動し、画面内の縦方向に配線される垂直信号線によって画素からの信号をＡＤ変換部２３０に伝達する列並列方式を用いて読出し走査を行うことが一般的である。
一本の垂直信号線には、画面内縦方向の多数の画素が接続されるが、画素アレイを駆動する行駆動回路が、行を走査しながら駆動することにより、同一時刻においては、一本の垂直信号線毎に一つの画素のみを駆動する時分割方式が採用されている。これにより、全ての画素からの画素信号を時系列的に順次読み出して画像データを取得することが可能となる。
このように信号線が配列された結果、横方向の行は、共通の駆動信号線によって一括して駆動されることから、行に含まれる全ての画素は同一の読出し動作を行うことになる。

一方、近年では、画素の小型化の要請から、複数の画素（フォトダイオード）が１つの電荷電圧変換部を共有する、画素共有構造が多く採用されている。その一例として、横２画素×縦２画素の４つのフォトダイオード３２１～３２４が電荷電圧変換部を共有する４画素共有構造３０２を図９に示す。また、図９には、この４画素共有構造３０２が縦・横に配列されている様子が示されている。この構成では、通常の撮影においては、４つのフォトダイオード３２１～３２４に蓄積された信号電荷を順番に電荷電圧変換部に転送し、それぞれを垂直信号線で読み出してＡＤ変換を行うことが望まれる。その一方、低照度での撮影時においては、４つのフォトダイオード３２１～３２４に蓄積された信号電荷を同時に電荷電圧変換部に転送し、加算された信号を垂直信号線で読み出してＡＤ変換を行う、ビニングと称される処理を採用することが望まれる。ビニングを行うことで、画像の解像度は低下するものの、読み出される映像の信号雑音比（Ｓ／Ｎ比）を向上させることが可能である。

特開２００８－２８８９０３号公報 特開２０２０－３１３４７号公報

ところで、一般的な画像の撮影においては、撮像範囲内の照度や空間周波数成分はその領域によって必ずしも一様ではない。例えば、比較的明るく高精細な被写体が含まれる領域と、比較的暗く高精細ではない被写体が含まれる領域のいずれもが、１つの撮像範囲内に存在することも多い。
このような場合には、前者の領域はビニングを行わずに高解像度で撮影し、後者の領域はビニングを行って低雑音で撮影することにより、画面全体の主観的な画質を向上させることが望まれる。
しかしながら、このような撮影を行うためには、撮影する領域に応じて、ビニングを行ったり、行わなかったりする動作が必要となる。

このように、撮影する領域に応じて、画素の駆動を変更する技術としては、例えば上記特許文献１に記載の技術が知られている。この技術は、特定の行に対して電子シャッター動作をおこなうことによりブルーミングを抑制するものであるが、１行に含まれる画素は全て同じ動作を行うこととなるため、上記領域毎にビニングを行うか否かを決定することはできない。
また、上記特許文献２には、画素ブロック毎に制御を行う技術が開示されているが、全画素を、短秒露光を受け持つ画素と長秒露光を受け持つ画素に応じた駆動を行う機能と、読み出し時のゲインを上記画素の種類に合わせて協調制御する機能とを有してはいるものの、状況に応じて、隣接する画素における蓄積信号を互いに加算する、あるいは加算しないという構成とはされていないので、ビニングをコントロールすることは困難である。

本発明は、上記事情に鑑みなされたもので、撮像素子において、同じタイミングで駆動・読み出しが行われる画素群において、画素毎にもしくは任意の大きさに設定される画素群毎に、ビニングの有効と無効を切り替えることが可能な撮像素子を提供することを目的とする。

本発明の撮像素子は、
光電変換部を各々有する複数の画素をアレイ状に配してなる画素群を、所定個数の画素毎の画素部領域に区分し、該画素群において、所定方向に配列された該画素の駆動により該画素に各々蓄積された電荷を、信号として読み出す撮像素子において、
前記画素部領域を１つ配置してなる、または前記所定方向に複数個配列してなる画素部領域制御単位毎にビニング処理を行うか否かに係るビニング処理決定情報に基づき、該画素部領域制御単位毎にビニング処理を行うか否かを指示するビニング処理駆動指示信号を出力するビニング処理駆動指示部を備えたことを特徴とするものである。
なお、上記「ビニング処理決定情報」は、所定の情報に基づき自動的に形成されるものであってもよいし、キーボード等からの人為的な操作により発生した情報であってもよい。

前記所定方向が行方向であり、
前記ビニング処理決定情報は、選択行および非選択行のいずれか一方に対しては高電位に、他方に対しては低電位に設定される行選択信号と、前記画素部領域における、少なくとも転送ゲートトランジスタの各ゲートに対して、オンまたはオフのいずれか一方のタイミングでは高電位に、他方のタイミングでは低電位に、各々設定される画素動作タイミング信号であり、
前記ビニング処理駆動指示信号は、少なくとも前記転送ゲートトランジスタを駆動するゲート駆動信号であることが好ましい。

また、前記ゲート駆動信号は、前記画素部領域を構成する前記光電変換部毎に設けられた、少なくとも前記転送ゲートトランジスタ毎にゲートをオン/オフする信号であることが好ましい。
さらに、前記ビニング処理駆動指示部は、前記画素部領域を構成する、少なくとも前記転送ゲートトランジスタ毎に各々設けられていることが好ましい。

また、前記ビニング処理駆動指示部が、前記画素部領域を構成する、少なくとも前記転送ゲートトランジスタ毎に、NMOS型トランジスタおよびPMOS型トランジスタのペアからなるインバータ回路を備えていることが好ましい。
また、前記ビニング処理駆動指示部が、前記画素部領域を構成する、少なくとも前記転送ゲートトランジスタ毎に１つのNMOS型トランジスタまたはPMOS型トランジスタを備えていることが好ましい。
また、前記少なくとも前記転送ゲートトランジスタは、前記転送ゲートトランジスタおよびリセットトランジスタ、とすることができる。
また、前記画素部領域制御単位の各々について、信号の出力部に設けられたＡＤ変換回路による信号変換周期が、前記ビニング処理を行う場合には、前記ビニング処理を行わない場合よりも長く設定されるように構成されていることが好ましい。
この場合において、前記ＡＤ変換回路による信号変換周期が長くなるのにしたがい、サンプリングの回数が増大するように構成されていることが好ましい。

本発明の撮像素子によれば、画素群が所定個数の画素を備えた画素部領域に区分され、この画素部領域を１つ配置してなる、または前記画素群において所定方向に複数個配列してなる画素部領域制御単位毎に、ビニング処理を行うか否かを指示するビニング処理駆動指示信号を出力するビニング処理駆動指示部を備えている。このビニング処理駆動指示部には、ビニング処理を行うか否かに係るビニング処理決定情報が入力され、このビニング処理決定情報に基づいて画素部領域制御単位毎にビニング処理を行うか否かを指示するビニング処理駆動指示信号が出力されるようになっている。

これにより、本発明の撮像素子によれば、同じタイミングで駆動・読出しが行われる画素群において、画素部領域を１つ、または前記所定方向に複数個配列してなる画素部領域制御単位毎に、ビニングの有効と無効を切り替えることが可能となる。
したがって、例えば、比較的明るく高精細な被写体が含まれる領域（画素部領域制御単位）と、比較的暗く高精細ではない被写体が含まれる領域（画素部領域制御単位）のいずれもが、１つの撮像範囲内に存在する場合であっても、前者の領域はビニングを行わずに高解像度で撮影し、後者の領域はビニングを行って低雑音で撮影することにより、画面全体の主観的な画質を向上させることが可能となる。

本実施形態に係る撮像素子を示す概略図である。 本実施形態に係る撮像素子の画素部領域制御単位の主要部を示す概略図である。 本実施形態に係る撮像素子の画素内駆動信号生成回路の動作を説明するための一部回路図および入出力信号状態を示すグラフである（行選択されている時（VDD側が高電圧（VGH）に接続）。 本実施形態に係る撮像素子の画素内駆動信号生成回路の動作を説明するための一部回路図および入出力信号状態を示すグラフである（行選択されていない時（VDD側が低電圧（VGL）に接続）。 本実施形態に係る撮像素子において、４画素共有構造における各駆動モードのタイミングチャート（（Ａ）ビニングを行わない読出しの場合、（Ｂ）４画素ビニングの場合、（Ｃ）横２画素ビニングの場合、（Ｄ）縦２画素ビニングの場合）を示すものである。 本実施形態に係る撮像素子に対するフィードバック制御機能を備えた撮像装置を示す概略図である。 図２に示す撮像素子の画素内駆動信号生成回路の変更態様を示す概略図である。 本実施形態の変更態様に係る撮像素子において、４画素共有構造における各駆動モードのタイミングチャート（（Ａ）ビニングを行わない読出しの場合、（Ｂ）４画素ビニングの場合、（Ｃ）横２画素ビニングの場合、（Ｄ）縦２画素ビニングの場合）を示すものである。 従来技術１に係るCMOS型撮像素子の構造（Ａ）および各画素の回路（Ｂ）を示す概略図である。 従来技術２に係るCMOS型撮像素子の画素共有構造を示す概略図である。

以下、本発明の実施形態に係る撮像素子について、図面を参照しながら説明する。
最初に、本実施形態に係る撮像素子の基本的な構成を、図１を参照しつつ、列挙する。
すなわち、本実施形態に係る撮像素子１００は、光電変換部２１～２４を各々有する複数の画素をアレイ状に配してなる画素群を、４つの画素を備えた画素部領域２を行方向に複数個（１つであってもよい）配列してなる画素部領域制御単位２００毎に仮想的に区分し、行方向に配列された画素を一括して駆動することにより、該画素に蓄積された電荷を信号として読みだすように構成されている。また、各画素部領域制御単位２００毎にビニング処理を行うか否かに係るビニング処理決定情報に基づき、ゲート駆動信号（ビニング処理駆動指示信号）を出力する画素内駆動信号生成回路（ビニング処理駆動指示部）１を備えてなる。このゲート駆動信号は画素部領域制御単位２００毎にビニング処理を行うか否かを、当該画素部領域制御単位２００における全ての画素部領域２に対して一様に指示するものである。

また、画素内駆動信号生成回路１に入力されるビニング処理決定情報は、選択行に対しては高電位に、非選択行に対しては低電位に（高電位と低電位を逆に設定する構成とすることも可能である）、各々設定される行選択信号、および画素部領域２における、転送ゲートトランジスタTG1～TG4およびリセットトランジスタRSTのゲートに対して、オンまたはオフのいずれか一方のタイミングでは高電位に、他方のタイミングでは低電位に（高電位と低電位を逆に設定する構成とすることも可能である）、各々設定される画素動作タイミング信号である。

また、画素内駆動信号生成回路１からの出力信号であるゲート駆動信号は、転送ゲートトランジスタTG1～TG4およびリセットトランジスタRSTの各ゲートを駆動するものである。
なお、画素内駆動信号生成回路１は、画素部領域２を構成する、各光電変換部２１～２４に係る転送トランジスタTG1～TG4毎に、および画素部領域２に対する１つのリセットトランジスタRSTに対応して、各々設けられている。

さらに、画素内駆動信号生成回路１は、画素部領域２を構成する、光電変換部２１～２４に係る転送トランジスタTG1～TG4毎に、および画素部領域２に対する１つのリセットトランジスタRSTに対応して、各々、PMOS（Ｐ型電界効果トランジスタ）およびNMOS（Ｎ型電界効果トランジスタ）のペアからなるインバータ回路を備えている。上記PMOS１１のソースは行選択信号線に、上記NMOS１２のソースは転送トランジスタTG1～TG4およびリセットトランジスタRSTのオフ時のゲート電圧を供給する信号線(VSSTG,VSSRT)に、それぞれ接続され、PMOS１１とNMOS１２のドレインは互いに接続されている。PMOS１１とNMOS１２のゲートのいずれにも前記画素動作タイミング信号が入力されるように接続されている。

すなわち、図１に示すように、本実施形態に係る撮像素子においては、複数の画素部領域２を備えた画素部領域制御単位２００内に、各々画素内駆動信号生成回路１が形成されている。
この画素内駆動信号生成回路１には、行駆動回路１０から出力されて行選択と同時に画素内の転送ゲートトランジスタTG1～TG4にオン時のゲート駆動電圧を付与する行選択信号（TG（n）、RT（n）、SL（n））と、列ごと、もしくは複数の列を単位として、ゲートをオンにするタイミングを付与する画素動作タイミング信号（TG1CTL～TG4CTL、RTCTL）が入力されるように構成されており、また、これらの入力信号に基づいて、画素内トランジスタのゲートを駆動するゲート駆動信号（TG1_LOCAL～TG4_LOCAL、RT_LOCAL）を出力するように構成されている。

上記行選択信号は、選択された行に配された各画素部領域２については、この選択されている期間において、対象の画素内トランジスタを駆動するオン電圧が供給されるように制御され、一方、選択されていない行に配された各画素部領域２については、この選択されていない期間において、対象の画素内トランジスタを駆動しないオフ電圧と同一の電圧が供給されるように制御される。
また、上記画素動作タイミング信号は、対象の画素内トランジスタをオンに制御しようとする期間はVSS（低電圧）が、オフに制御しようとする期間はVDD（高電圧）が各々供給されるという、いわゆるCMOSロジック信号が供給されるように制御される。この画素動作タイミング信号の供給によって、画素部領域制御単位２００毎に、ビニングについて異なる動作モード（ビニングが有効、あるいは無効とのモードを含む：動作モードについては、後述する図５の説明において記述する）に設定することができる。

このような画素内駆動信号生成回路１の設定数は、前述したように画素部領域２に含まれる転送ゲートトランジスタ（TG）とリセットトランジスタ（RST）の数に応じた数とされる。また、後述するようにリセットトランジスタ(RST)については画素部領域制御単位２００毎に制御を行わない構成とすることも可能であり、その場合には、画素内駆動信号生成回路１の設定数は、転送ゲートトランジスタ（TG）の数に応じた数となる。
なお、画素部領域制御単位２００に含まれる画素部領域２の数は任意の数とされている。
また、図１に示すように、撮像素子１００からの出力信号は、AD変換回路３０を介して外部に出力される。この時、AD変換回路３０には、タイミング生成回路２０から動作モードに応じたタイミング信号が供給され、これに基づいて、AD変換処理および信号外部出力処理がなされるようになっている。

以下、本実施形態に係る撮像素子の動作について図２、３を用いて説明する。
行選択信号（TG（n）、RT（n）、SL（n））がオンとなっている期間においては、画素内駆動信号生成回路１は、図３Ａ（ａ）、（ｂ）に示すように、PMOS１１のソースにVDDが供給され、NMOS１２のソースにVSSTG（図１を参照）が供給される。

この状態で、インバータ（PMOS１１とNMOS１２からなる）を駆動するのに十分な振幅を持つ画素動作タイミング信号（TG1CTL～TG4CTL、RTCTL）が供給された場合には、出力されるゲート駆動信号（TG1_LOCAL～TG4_LOCAL、RT_LOCAL）は、画素動作タイミング信号の反転状態とされ、かつ行選択信号より供給されるオン電圧、オフ電圧の振幅を持つ信号となる。
また、その遷移動作はインバータとしての構成を有することから、画素動作タイミング信号の遷移状態から低遅延かつ急峻なエッジを有する信号状態とされる。
したがって、このゲート駆動信号を用いて、画素内の転送トランジスタTG1～TG4のゲートやリセットトランジスタRSTのゲートを高速で駆動することが可能である。

また、行選択信号がオフとなっている期間においては、画素内駆動信号生成回路１は、図３Ｂ（ａ）、（ｂ）に示すように、画素動作タイミング信号がVDD側の時には、NMOS１２が導通状態となることからゲート駆動信号はオフ電圧に固定され、また、画素動作タイミング信号がVSS側の時には、NMOS１２とPMOS１１が共に非導通状態となることから、ゲート駆動信号によりゲートは駆動されず、NMOS１２のソースとドレイン間を接続する抵抗１３によって、オフ電圧が維持されることになる。

このようにして、該当する行が選択されていない場合には、図３Ｂに示すように、画素動作タイミング信号がVDD側に設定されるかVSS側に設定されるか否かに拘らず、ゲート駆動信号はオフ電圧に維持されるために、画素アレイ中の特定の行のみを駆動することが可能となる。
なお、上記抵抗１３は、前述したようにゲート駆動信号がインバータ部から送出されない状態において、該当するノードの電圧が揺らぐことを防止する目的で設けられており、この目的が達成される程度の、高い抵抗値の素子とする。

さらに、寄生容量やゲートとソース間の接合容量などによる影響が軽微で、該当するノードの電圧の揺らぎが問題とならない場合には、抵抗１３を省略することが可能である。
なお、抵抗に替えて容量（コンデンサ等）を設けても、同様の効果を得ることができる。

また、ゲート駆動信号の高電位と低電位であるVGHとVGLは、該当する画素内トランジスタTG1～TG4を駆動し得る適切な値にそれぞれ設定することが可能であり、一般的には画素の性能を最も高くできるように設定される。ただし、インバータ動作を適切に行い、かつ貫通電流がインバータ動作に問題を与えない範囲に収まるように、VGHとVGLがそれぞれ設定される必要がある。

すなわち、PMOS１１の閾値電圧をVTHP、NMOS１２の閾値電圧をVTHNとした場合、インバータ動作が適切に行われるためには、下記不等式（１）～（４）を同時に満足することが望ましい。ここで、ゲート駆動信号の高電圧をVGH、ゲート駆動信号の低電圧をVGLとする。
VGH＜VDD＋VTHP （１）
VGH＞VSS＋VTHP （２）
VGL＞VSS－VTHN （３）
VGL＜VDD－VTHN （４）
また貫通電流がインバータ動作に影響を与えないように、入力電圧VINの、VDDとVSS間の遷移が十分に短い時間で行われるように駆動信号が供給されることが望ましい。
また、VGLは画素のグランドと共通化させることで、配線数を減らすことも可能である。

本実施形態の撮像素子においては、縦２画素、横２画素の４画素共有画素において、ビニングを行わないで信号を読み出す場合と、ビニングを行って信号を読み出す場合の切替えが、ビニング処理決定情報に基づいてなされるが、ビニングを行わないで信号を読み出す駆動パターンにおける各駆動信号を図４（Ａ）に、また、４画素ビニングを行って信号を読み出す駆動パターンにおける各駆動信号を図４（Ｂ）に示す。

これらの駆動パターンは、いずれも画素群を走査する際のｎ番目の行が選択されている期間における、画素動作タイミング信号と、ゲート駆動信号を示すものである。
図４（Ａ）、（Ｂ）の比較からも明らかなように、ビニングを行わない場合は、各画素について、リセットトランジスタRSTを駆動するゲート駆動信号RTCTLが出力される度に、順次転送ゲートトランジスタTG1～TG4を駆動するゲート駆動信号TG1CTL～TG4CTLが出力されるのに対し、４画素ビニングを行う場合は、各画素について、リセットトランジスタRSTを駆動するゲート駆動信号RTCTLが１パルス出力された後、所定の期間を空けて、全ての転送ゲートトランジスタTG1～TG4を駆動するゲート駆動信号TG1CTL～TG4CTLが同時に出力される。

なお、ADCの動作については、１回のAD変換の処理期間を矩形のブロックで表しており、数字は対応する画素の番号（光電変換部の付番から２０を減じた数に一致する）を示すものであり、Ｒはリセット電圧を処理していることを、Ｓは電荷転送後の信号電圧を処理していることを各々表す。

ところで、上述したように、４画素のビニングを行って信号を読み出す動作モードでは、行選択がなされている期間内に、１回のリセット動作がなされ、４つの画素の転送ゲートトランジスタTGが全てONとなり、さらに蓄積電荷が合算されて、信号を読み出す電荷転送動作が１回行われる。このように、４つの画素の信号を合算して読み出すことにより、４倍の信号値を取得することができ、S/N比を改善することが可能となる。

また、AD変換回路は、この期間内に、リセット電圧に対する変換動作を１回、信号電圧に対する変換動作を１回、各々行えばよいので、ビニングを行わない場合に比較して４倍の時間をAD変換に用いることが可能となる。このように空いた時間を利用して、複数回のAD変換動作を各電圧に対して行い、それら複数回の電圧値の平均値をとることにより、さらにS/N比を向上させることが可能である。
また、オーバーサンプリング型のAD変換回路を用いる場合や、マルチサンプリング回路がＡＤ変換回路との間に存在する場合には、このようにして空いた時間を利用してサンプリングの回数を増やし、これによりS/N比の向上を図ってもよい。

一方、上述したような４画素ビニングを用いた場合には、上記のようにS/N比を大幅に改善することが可能であるが、その反面、解像度が低下してしまうという問題が生じる。そのために、S/N比を改善しつつ解像度の大幅な低下も抑制し得る２画素ビニングを行うようにしてもよい。

図４（Ｃ）、（Ｄ）は、横２画素のビニングを行う場合と、縦２画素のビニングを行う場合における各駆動信号を各々示すものである。
これら２画素をビニングする場合には、行選択が行われている期間内に、４画素のうち、２画素を読み出す動作を２回行うため、ビニングを行わない場合に比して、信号電荷を２倍とすることができ、AD変換に費やすことができる時間も２倍とすることができる。
また、横２画素のビニングを行った場合には、画面縦方向の解像度（横縞状の模様に対する解像度）、縦２画素のビニングを行った場合には、画面横方向の解像度（縦縞状の模様に対する解像度）に対してのビニングによる影響を抑制することが可能である。

上記実施形態においては、縦２画素、横２画素の４画素共有構造を例に説明を行ったが、これに替えて、縦２画素のみからなる縦２画素共有構造、横２画素のみからなる横２画素共有構造、斜め２画素のみからなる斜め２画素共有構造等の他の画素共有構造を用いても、上記実施形態と同様の作用効果を得ることが可能である。

なお、図４のADCの動作の欄に示すように、各リセット電圧と信号電圧が逐次AD変換されるように構成されており、対応するリセット電圧と信号電圧のAD変換結果の差分を算出することにより、ノイズ成分が除去された、各画素の信号値を得ることが可能である。また、リセット電圧と信号電圧の両方に対してAD変換動作を行わずに、アナログドメインで差分を取るCDS回路を設けることによって両者の差分を算出し、その結果に対してAD変換を１回行うようにしてもよい。
上記図４（Ｃ）に示す「横２画素ビニング」における１回のAD変換期間（信号変換周期）、および上記図４（Ｄ）に示す「縦２画素ビニング」における１回のAD変換期間（信号変換周期）においても図４（Ｂ）に示す「４画素ビニング」の場合と同様の趣旨で、図４（Ａ）に示す「ビニングを行わない読出し」における１回のAD変換期間（信号変換周期）の２倍に延ばすことができ、その延ばすことにより得られた余剰期間を利用してサンプリングの回数を増やし、マルチサンプリング処理を行うことによって、雑音特性を向上させることが可能である。

このように、行選択が行われている期間において、画素のビニングの有無および組み合わせにより、種々の動作モードに設定することができる。また、この動作モードは、最小では２画素×２画素の画素共有構造の単位に構成し得る画素部領域２毎に設定することが可能である。このような設定を制御する構成は、例えば図５に示す構造とする。

図５に示す撮像装置では、撮像素子１００Ａからの画像信号を受け、形成される画像の特徴を解析する画像解析部４０が設けられている。この画像解析部４０は、撮像素子１００Ａからの画像信号に基づき、画像の領域毎の明るさ、空間周波数の特徴、空間周波数が高い領域の配列傾向等を解析することにより、画面を所定形状の領域に分け、その領域毎に最適な駆動モードを選択する。この選択した駆動モード情報に係る領域制御情報は画像解析部４０からタイミング生成回路２０Ａに出力される。
なお、図５に示すように、画素アレイ領域（画素部領域制御部）３００内には、縦・横に画素部領域制御単位２００Ａが配列されており、各々の画素部領域制御単位２００Ａに対して、行選択信号および画素動作タイミング信号がビニング処理決定情報として入力される。

画素動作タイミング信号は、タイミング生成回路２０Ａから直接出力されるが、行選択信号はタイミング生成回路２０Ａから出力された行番号情報にも基づいて行駆動回路１０Ａから出力される。
画素部領域制御単位２００Ａ内には、前述した画素部領域制御単位２００と同様に、画素内駆動信号生成回路１および、１つ以上の画素部領域２が配されており、この画素内駆動信号生成回路１が上記行選択信号および上記画素動作タイミング信号に基づき、各画素部領域制御単位２００Ａ毎に、当該画素部領域制御単位２００Ａ内の全ての画素部領域２に対し、決定された、ビニングを行うか否かについて制御（さらにはビニングに関する種々の動作モードの制御）を一様に行うように構成されている。

また、図中、画素部領域制御部３００Ａの下方には、各々の画素部領域制御単位２００Ａに対応するAD変換回路３０Ａが配されており、各画素部領域制御単位２００Ａからの出力信号のＡＤ変換処理を行うように構成されている。AD変換回路３０Ａからは、画像解析部４０に対して画像信号が出力され、画像解析部４０では、前撮影フレームから得られた画面領域毎の明るさ情報等に基づいて画面を領域に分割して領域毎に駆動モードを変更するフィードバック動作を行う。

なお、AD変換回路３０Ａから出力された画像信号は、前述したように、画像解析部４０に対して出力される一方、撮像素子１００Ａの外部に対しても出力される（図示せず）。
この画像解析部４０は、撮像素子の内部に設けてもよいし、外部に設けてもよい。

（変更態様）
上記画素内駆動信号生成回路（ビニング処理駆動指示部）としては、上記実施形態に記載されたように、NMOSおよびPMOSのペアからなるインバータ構造を備えた構成としてもよいが、その他の種々の構成を採用し得る。
例えば、図６に示すように、光電変換部２１´～２４´および４種のトランジスタ（TG1～4、RST、SF、SL）からなる画素部領域２´に対して、ゲート駆動信号のON/OFFスイッチとして機能する、５つのNMOSトランジスタ１４Ａ～Ｅにより各画素内駆動信号生成回路１´を構成することも可能である。

具体的には、各NMOSトランジスタ１４Ａ～Ｄの出力は各転送ゲートトランジスタTG1～4のゲートスイッチ（TG_SW）として機能し、NMOSトランジスタ１４ＥはリセットトランジスタRSTのゲートスイッチ（RT_SW）として機能する。

なお、NMOSトランジスタ１４Ａ～Ｄは、行選択信号TG（ｎ）と画素動作タイミング信号TG1CTL～TG4CTLに基づいて、転送ゲートトランジスタTG1～4へのゲート駆動信号のON/OFFを切り替え、NMOSトランジスタ１４Ｅは、行選択信号RT（ｎ）と画素動作タイミング信号RTCTLに基づいて、リセットトランジスタRSTへのゲート駆動信号のON/OFFを切り替える。
上記画素動作タイミング信号TG1CTL～TG4CTL、RTCTLは、図１に示す画素動作タイミング信号TG1CTL～TG4CTL、RTCTLとは極性が逆とされている。

すなわち、本変更態様においては、転送ゲートトランジスタTG1～4またはリセットトランジスタRTをオンとしたい期間に画素動作タイミング信号が高電位(VDD)となるよう設定されるのに対し、図１に示す実施形態においては、トランジスタTG1～4またはリセットトランジスタRTをオンとしたい期間に画素動作タイミング信号が低電位(VSS)となるよう設定される。
なお、本変更態様の極性を図１に示す実施形態の極性が同じとなるように構成することも可能である。

また、本変更態様においては、上記画素動作タイミング信号TG1CTL～TG4CTL、RTCTLの高電位は、転送ゲートトランジスタTG1～4またはリセットトランジスタRTのゲートにオン時に印可したい電圧に設定し、上記画素動作タイミング信号TG1CTL～TG4CTL、RTCTLの低電位は、転送ゲートトランジスタTG1～4またはリセットトランジスタRTのゲートにオフ時に印可したい電圧に設定する。

また、行選択信号TG（ｎ）、RT（ｎ）の高電位は、画素動作タイミング信号TG1CTL～TG4CTL、RTCTLの高電位に、各々転送ゲートトランジスタTG1～4およびリセットトランジスタRTのゲートスイッチの閾値電圧を加えた値よりも高い電圧に、一方、行選択信号TG（ｎ）、RT（ｎ）の低電位は、各々転送ゲートトランジスタTG1～4およびリセットトランジスタRTのオフ時に印可したい電圧に、各々転送ゲートトランジスタTG1～4およびリセットトランジスタRTのゲートスイッチの閾値電圧を加えた値よりも低い電位に、それぞれ設定する。

図６に示す画素内駆動信号生成回路１´によれば、図２に示す画素内駆動信号生成回路１に比べてトランジスタの数を減少させることができ、画素内駆動信号生成回路１´に要するスペースを減らすことができるので、撮像素子としての開口率を向上させることもできる。

なお、本発明の撮像素子としては、上記実施形態の構成のものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記実施形態においては、ビニング処理駆動指示信号が、転送ゲートトランジスタおよびリセットトランジスタを駆動するゲート駆動信号とされているが、ビニング処理駆動指示信号としては、少なくとも前記転送ゲートトランジスタを駆動するゲート駆動信号であればよく、リセットトランジスタに対するビニング処理駆動指示部を設けない態様とすることも可能である。このような、リセットトランジスタに対するビニング処理駆動指示部を設けない態様においては、リセットトランジスタを制御する必要がなくなる。具体的には、例えば行駆動回路（図１に示す行駆動回路１０）から直接、リセットトランジスタのゲートに所定のパルスを入力するようにしてもよい。

ここで、リセットトランジスタにはビニング処理駆動指示部を設けずに、常に同一の動作を行うように構成された態様におけるタイミングチャートを図７に示す（（Ａ）はビニングを行わない読出し、（Ｂ）は４画素ビニング読出し、（Ｃ）は横２画素ビニング読出し、（Ｄ）は縦２画素ビニング読出しである）。この図７に示すタイミングチャートによれば、転送ゲートトランジスタ駆動信号の動作タイミングを変化させることで、ビニングを行う場合と行わない場合を切り替えているが、リセットトランジスタがＯＮとなるタイミングは４つのモードで同一である（図７（Ａ）～（Ｄ）のＲＴのタイミングチャートを参照）。この態様においては、前記AD変換期間（信号変換周期）を、ビニングを行った態様のようには長くすることができず、雑音を低減する効果が弱くなってしまう、という点はあるものの、ビニング時の信号加算によるＳ／Ｎの改善効果を向上させることが可能である。

また、画素内駆動信号生成回路に入力されるビニング処理決定情報は、上述した実施形態のように、撮像素子からの画像信号に基づいて自動的に発生する情報としてもよいし、人為的にキーボードやジョイスティック等を用いて入力された情報としてもよい。
また、画素内駆動信号生成回路の構成としても、勿論、上記実施形態のものに限られるものではない。

また、画素部領域のサイズをどのように選択、設定するかについては、画素内駆動信号生成回路に用いるトランジスタを、制御単位毎に配設する必要があることから、所望する制御単位の大きさと、画素ピッチや製造プロセスの微細さ等により画素内駆動信号生成回路として許容できる面積（開口率）とのトレードオフに鑑み、適宜決定することが望ましい。
また、上記実施形態においては、電荷の読出しを行方向への線順次の走査により行うようにしているが、この方向は列方向とすることも可能である。また、画素の走査は線順次の走査に限られず、飛越し走査等の他の走査手法とすることも可能である。

１、１´ 画素内駆動信号生成回路
２、２´、２０２、３０２ 画素部領域
１０、１０Ａ 行駆動回路
１１ ＰＭＯＳ
１２、１４Ａ～Ｅ ＮＭＯＳ
１３ 抵抗
２０、２０Ａ タイミング生成回路
２１～２４、２１´～２４´、１２３、３２１～３２４ 光電変換部
３０、３０Ａ、２３０ AD変換回路
４０ 画像解析部
１００、１００Ａ 撮像素子
２００、２００´、２００Ａ 画素部領域制御単位
３００、３００Ｂ 画素アレイ領域（画素部領域制御部）
TG、TG1～TG4 転送ゲートトランジスタ
RST リセットトランジスタ
SF ソースフォロアアンプトランジスタ
SL 選択トランジスタ

Claims (9)

1. 光電変換部を各々有する複数の画素をアレイ状に配してなる画素群を、所定個数の画素毎の画素部領域に区分し、該画素群において、所定方向に配列された該画素の駆動により該画素に各々蓄積された電荷を、信号として読み出す撮像素子において、
   前記画素部領域を１つ配置してなる、または前記所定方向に複数個配列してなる画素部領域制御単位毎にビニング処理を行うか否かに係るビニング処理決定情報に基づき、該画素部領域制御単位毎にビニング処理を行うか否かを指示するビニング処理駆動指示信号を出力するビニング処理駆動指示部を備えたことを特徴とする撮像素子。
2. 前記所定方向が行方向であり、
   前記ビニング処理決定情報は、選択行および非選択行のいずれか一方に対しては高電位に、他方に対しては低電位に設定される行選択信号と、前記画素部領域における、少なくとも転送ゲートトランジスタの各ゲートに対して、オンまたはオフのいずれか一方のタイミングでは高電位に、他方のタイミングでは低電位に、各々設定される画素動作タイミング信号であり、
   前記ビニング処理駆動指示信号は、少なくとも前記転送ゲートトランジスタを駆動するゲート駆動信号であることを特徴とする請求項１に記載の撮像素子。
3. 前記ゲート駆動信号は、前記画素部領域を構成する前記光電変換部毎に設けられた、少なくとも前記転送ゲートトランジスタ毎にゲートをオン/オフする信号であることを特徴とする請求項２に記載の撮像素子。
4. 前記ビニング処理駆動指示部は、前記画素部領域を構成する、少なくとも前記転送ゲートトランジスタ毎に各々設けられていることを特徴とする請求項２または３に記載の撮像素子。
5. 前記ビニング処理駆動指示部が、前記画素部領域を構成する、少なくとも前記転送ゲートトランジスタ毎に、NMOS型トランジスタおよびPMOS型トランジスタのペアからなるインバータ回路を備えていることを特徴とする請求項４に記載の撮像素子。
6. 前記ビニング処理駆動指示部が、前記画素部領域を構成する、少なくとも前記転送ゲートトランジスタ毎に１つのNMOS型トランジスタまたはPMOS型トランジスタを備えていることを特徴とする請求項４に記載の撮像素子。
7. 前記少なくとも前記転送ゲートトランジスタは、前記転送ゲートトランジスタおよびリセットトランジスタ、であることを特徴とする請求項２～６のうちいずれか１項に記載の撮像素子。
8. 前記画素部領域制御単位の各々について、信号の出力部に設けられたＡＤ変換回路による信号変換周期が、前記ビニング処理を行う場合には、前記ビニング処理を行わない場合よりも長く設定されるように構成されていることを特徴とする請求項１～７のうちいずれか１項に記載の撮像素子。
9. 前記ＡＤ変換回路による信号変換周期が長くなるのにしたがい、サンプリングの回数が増大するように構成されていることを特徴とする請求項８に記載の撮像素子。
   

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