WO2012032561A1 - 表示装置およびその駆動方法 - Google Patents

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晋也 小野
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パナソニック株式会社
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Definitions

  • the present invention relates to a display device and a driving method thereof, and more particularly to a display device using a current-driven light emitting element and a driving method thereof.
  • a display device using an organic electroluminescence (EL) element As a display device using a current-driven light emitting element, a display device using an organic electroluminescence (EL) element is known.
  • the organic EL display device using the self-emitting organic EL element does not require a backlight necessary for a liquid crystal display device, and is optimal for thinning the device. Moreover, since there is no restriction
  • organic EL elements constituting pixels are usually arranged in a matrix.
  • An organic EL element is provided at the intersection of a plurality of row electrodes (scanning lines) and a plurality of column electrodes (data lines), and a voltage corresponding to a data signal is applied between the selected row electrodes and the plurality of column electrodes.
  • a device for driving an organic EL element is called a passive matrix type organic EL display.
  • a switching thin film transistor (TFT: Thin Film Transistor) is provided at the intersection of a plurality of scanning lines and a plurality of data lines, and a gate of a driving element is connected to the switching TFT, and the switching TFT is turned on through the selected scanning line. Then, a data signal is input to the drive element from the signal line.
  • TFT Thin Film Transistor
  • a device in which an organic EL element is driven by this drive element is called an active matrix type organic EL display device.
  • An active matrix organic EL display device differs from a passive matrix organic EL display device in which an organic EL element connected thereto emits light only during a period when each row electrode (scanning line) is selected. Since the organic EL element can emit light until the selection), the luminance of the display is not reduced even if the duty ratio is increased. Therefore, the active matrix organic EL display device can be driven at a low voltage and can reduce power consumption.
  • the active matrix type organic EL display has a drawback that even if the same data signal is given due to variations in characteristics of the drive transistor, the luminance of the organic EL element is different in each pixel and uneven luminance occurs. .
  • Patent Document 1 discloses a method of compensating for characteristic variation for each pixel using a simple pixel circuit as a method for compensating luminance unevenness due to variations in characteristics of drive transistors.
  • FIG. 11 is a block diagram showing a configuration of a conventional image display device described in Patent Document 1.
  • the image display device 500 shown in the figure includes a pixel array unit 502 and a drive unit that drives the pixel array unit 502.
  • the pixel array unit 502 includes scanning lines 701 to 70m arranged for each row, signal lines 601 to 60n arranged for each column, matrix-like light emitting pixels 501 arranged at a portion where both intersect, And feeder lines 801 to 80m arranged for each.
  • the driving unit includes a signal selector 503, a scanning line driving unit 504, and a power feeding line driving unit 505.
  • the scanning line driving unit 504 sequentially supplies the control signals to the scanning lines 701 to 70m at a horizontal period (1H) to scan the light emitting pixels 501 line by line.
  • the feeder line drive unit 505 supplies a power supply voltage to be switched between the first voltage and the second voltage to each of the feeder lines 801 to 80m in accordance with the line sequential scanning.
  • the signal selector 503 switches the luminance signal voltage to be a video signal and the reference voltage in accordance with the line sequential scanning, and supplies them to the column-like signal lines 601 to 60n.
  • two columnar signal lines 601 to 60n are arranged for each column, and one signal line supplies a reference voltage and a signal voltage to the odd-numbered rows of light emitting pixels 501 and the other signal line. Supplies a reference voltage and a signal voltage to the light emitting pixels 501 in even rows.
  • FIG. 12 is a circuit configuration diagram of a light emitting pixel included in a conventional image display device described in Patent Document 1.
  • the light emitting pixels 501 in the first row and the first column are shown.
  • a scanning line 701, a power supply line 801, and a signal line 601 are arranged for the light emitting pixel 501. Note that one of the two signal lines 601 is connected to the light emitting pixel 501.
  • the light-emitting pixel 501 includes a switching transistor 511, a drive transistor 512, a storage capacitor 513, and a light-emitting element 514.
  • the switching transistor 511 has a gate connected to the scanning line 701, one of the source and the drain connected to the signal line 601, and the other connected to the gate of the driving transistor 512.
  • the drive transistor 512 has a source connected to the anode of the light emitting element 514 and a drain connected to the power supply line 801.
  • the light emitting element 514 has a cathode connected to the ground wiring 515.
  • the storage capacitor 513 is connected to the source and gate of the drive transistor 512.
  • the feed line driving unit 505 switches the feed line 801 from the first voltage (high voltage) to the second voltage (low voltage) while the signal line 601 is at the reference voltage. Thereby, the light emitting pixels in the first line are extinguished.
  • the scanning line driving unit 504 sets the voltage of the scanning line 701 to the “H” level to make the switching transistor 511 conductive, and applies the reference voltage to the gate of the driving transistor 512.
  • the source of the driving transistor 512 is set to the second voltage. With the above operation, the reset operation of the drive transistor 512 is executed.
  • the reset operation is an operation of erasing the gate potential and the source potential of the driving transistor in the previous light emission period and resetting the gate potential and the source potential to an initial state.
  • the preparation for correcting the threshold voltage Vth is completed by the reset operation.
  • the feed line driver 505 switches the voltage of the feed line 801 from the second voltage to the first voltage in the correction period before the voltage of the signal line 601 is switched from the reference voltage to the signal voltage, so that the drive transistor 512 A voltage corresponding to the threshold voltage Vth is held in the holding capacitor 513.
  • the voltage of the switching transistor 511 is set to “H” level, and the signal voltage is held in the holding capacitor 513.
  • this signal voltage is added to the voltage corresponding to the threshold voltage Vth of the driving transistor 512 previously held and written to the holding capacitor 513. Then, the drive transistor 512 receives supply of current from the power supply line 801 at the first voltage, and flows a drive current corresponding to the holding voltage to the light emitting element 514.
  • FIG. 13 is an operation timing chart of the image display device described in Patent Document 1.
  • the scanning signal applied to the scanning line is sequentially shifted for each line by one horizontal period (1H).
  • a scanning signal applied to one scanning line includes two pulses.
  • the first pulse has a long time width and is 1H or more.
  • the second pulse has a narrow time width and is a part of 1H.
  • the first pulse corresponds to the reset period and the threshold correction period described above
  • the second pulse corresponds to the signal voltage sampling period and the mobility correction period.
  • the power supply pulse supplied to the power supply line is also shifted for each line at a cycle of 1H.
  • each signal line is applied with a signal voltage once every 2H, and a time zone at the reference voltage can be secured for 1H or more.
  • the conventional image display device described in Patent Document 1 often has on / off signal levels of scanning lines and power supply lines arranged for each light emitting pixel row.
  • the reset period and the threshold correction period must be set for each light emitting pixel row.
  • a light emission period must be provided subsequently. Therefore, it is necessary to set the reset period, threshold correction timing, and light emission timing for each pixel row. For this reason, as the display panel is increased in area, the number of rows also increases, so that more signals are output from each drive circuit, and the frequency of the signal switching is increased, and the scanning line drive circuit and the feed line are increased. The signal output load of the drive circuit increases.
  • the conventional image display device described in Patent Document 1 has a limit as a display device that requires high-precision correction because the reset period of the drive transistor and the correction period of the threshold voltage Vth are less than 2H.
  • the current driving operation of the driving transistor has hysteresis, it is necessary to sufficiently initialize the gate potential and the source potential with a sufficient reset period. If the light emission operation is performed with an insufficient reset period, the fluctuation history of the threshold voltage and mobility for each light emitting pixel will remain for a long time, and uneven brightness of the image will not be sufficiently suppressed, and display of afterimages, etc. Deterioration cannot be suppressed.
  • an object of the present invention is to provide a display device in which the output load of a drive circuit is reduced and the display quality is improved by a highly accurate reset operation.
  • a display device is a display device including a plurality of light-emitting pixels arranged in a matrix, and is provided for each light-emitting pixel column.
  • the plurality of light-emitting pixels constitute two or more drive blocks having a plurality of light-emitting pixel rows as one drive block, and each of the plurality of light-emitting pixels has one terminal at the first terminal.
  • a light emitting element that is connected to two power supply lines and emits light when a signal current corresponding to the signal voltage flows; one of a source and a drain is connected to the first power supply line; the other of the source and the drain is the other of the light emitting elements Connected to A driving transistor for converting the signal voltage applied between the gate and the source into the signal current, a capacitor having one terminal connected to the gate of the driving transistor, and a gate connected to the scanning line, One of the source and the drain is connected to one terminal of the capacitor, the other of the source and the drain is connected to the fixed potential line, the gate is connected to the control line, and one of the source and the drain is connected Is connected to the other terminal of the capacitive element, and the other of the source and the drain is connected to the source of the drive transistor, and the light emitting pixel belonging to the kth (k is a natural number) drive block Furthermore, the gate is connected to the scanning line, and one of the source and the drain is the other of the capacitive elements.
  • the reset period and timing of the driving transistor can be matched in the driving block, so that the number of signal level switching from on to off or off to on is reduced. This reduces the load on the driving circuit that drives the circuit of the light emitting pixel.
  • the drive transistor reset period of the drive transistor can be made longer than that of one frame period by the drive block and the two signal lines arranged for each light emitting pixel column, so that a highly accurate drive current is supplied to the light emitting element. Flow and image display quality are improved.
  • FIG. 1 is a block diagram showing an electrical configuration of a display device according to an embodiment of the present invention.
  • FIG. 2A is a specific circuit configuration diagram of the light-emitting pixels of the odd-numbered drive block in the display device according to the embodiment of the present invention.
  • FIG. 2B is a specific circuit configuration diagram of the light-emitting pixels of the even-numbered drive block in the display device according to the embodiment of the present invention.
  • FIG. 3 is a circuit configuration diagram showing a part of the display panel included in the display device according to the embodiment of the present invention.
  • FIG. 4A is an operation timing chart of the driving method of the display device according to the embodiment of the present invention.
  • FIG. 4A is an operation timing chart of the driving method of the display device according to the embodiment of the present invention.
  • FIG. 4B is a state transition diagram of a driving block that emits light by the driving method according to the embodiment of the present invention.
  • FIG. 5 is a state transition diagram of the light emitting pixels included in the display device according to the embodiment of the present invention.
  • FIG. 6 is an operation flowchart of the display device according to the embodiment of the present invention.
  • FIG. 7 is a diagram for explaining the waveform characteristics of the scanning lines and the signal lines.
  • FIG. 8A is a specific circuit configuration diagram of a light-emitting pixel of an odd-numbered drive block showing a modification of the display device according to the embodiment of the present invention.
  • FIG. 8B is a specific circuit configuration diagram of a light-emitting pixel of an even-numbered drive block showing a modification of the display device according to the embodiment of the present invention.
  • FIG. 9 is an operation timing chart of the driving method showing a modification of the display device according to the embodiment of the present invention.
  • FIG. 10 is an external view of a thin flat TV incorporating the display device of the present invention.
  • FIG. 11 is a block diagram showing a configuration of a conventional image display device described in Patent Document 1.
  • FIG. 12 is a circuit configuration diagram of a light emitting pixel included in a conventional image display device described in Patent Document 1.
  • FIG. 13 is an operation timing chart of the image display device described in Patent Document 1.
  • a display device is a display device including a plurality of light-emitting pixels arranged in a matrix, and is provided for each light-emitting pixel column.
  • the plurality of light-emitting pixels constitute two or more drive blocks having a plurality of light-emitting pixel rows as one drive block, and each of the plurality of light-emitting pixels has one terminal at the first terminal.
  • a light emitting element that is connected to two power supply lines and emits light when a signal current corresponding to the signal voltage flows; one of a source and a drain is connected to the first power supply line; the other of the source and the drain is the other of the light emitting elements Connected to A driving transistor for converting the signal voltage applied between the gate and the source into the signal current, a capacitor having one terminal connected to the gate of the driving transistor, and a gate connected to the scanning line, One of the source and the drain is connected to one terminal of the capacitor, the other of the source and the drain is connected to the fixed potential line, the gate is connected to the control line, and one of the source and the drain is connected Is connected to the other terminal of the capacitive element, and the other of the source and the drain is connected to the source of the drive transistor, and the light emitting pixel belonging to the kth (k is a natural number) drive block Furthermore, the gate is connected to the scanning line, and one of the source and the drain is the other of the capacitive elements.
  • the first switching transistor that connects the gate of the driving transistor and the fixed potential line, the capacitor that holds the voltage corresponding to the luminance signal voltage of the driving transistor, and the current path of the source of the driving transistor are connected.
  • the reset period of the drive transistor and the timing thereof are matched in the same drive block by the arrangement of the light emitting pixel circuit in which the second switching transistor is arranged and the control lines, scanning lines, and signal lines to the respective light emitting pixels in the drive block. It becomes possible. Therefore, the load of the drive circuit that outputs the signal for controlling the current path and controls the signal voltage is reduced.
  • the drive transistor reset period can be made longer in one frame period Tf, which is the time for rewriting all the light-emitting pixels, by using the drive block and the two signal lines arranged for each light-emitting pixel column. it can.
  • Tf the time for rewriting all the light-emitting pixels
  • the reset period is not divided for each light emitting pixel row but for each drive block. Therefore, as the display area becomes larger, the relative reset period for one frame period can be set longer without decreasing the light emission duty.
  • a drive current based on the luminance signal voltage corrected with high accuracy flows to the light emitting element, and the image display quality is improved.
  • control line is shared by all the light-emitting pixels in the same drive block, and may be independent between different drive blocks.
  • control line for controlling the conduction of the second switching transistor for connecting the current path between the capacitive element and the source of the driving transistor is shared in the same block, so that the signal to the control line is The load on the drive circuit that outputs is reduced.
  • the display device further includes a drive circuit that drives the light-emitting pixel by controlling the first signal line, the second signal line, the control line, and the scan line.
  • the driving circuit simultaneously applies voltages for turning on all the first switching transistors and the third switching transistors of the k-th driving block from the scanning line when the second switching transistor is in the on state.
  • a fixed voltage from the fixed potential line and a reference voltage from the first signal line are simultaneously applied to the gates and sources of all the drive transistors of the kth drive block, respectively, and the second switching transistor Are turned on, and all the first switching transistors of the kth drive block from the scanning line
  • the gates of all the drive transistors of the kth drive block and the fixed potential line are made non-conductive at the same time, and the kth drive
  • the sources of all of the drive transistors included in the block and the first signal line are made non-conductive at the same time, and the second switching transistor is in an on state, and all the first blocks included in the (k + 1) th drive block from the scanning line.
  • the gates and sources of all the driving transistors included in the (k + 1) th driving block are fixed from the fixed potential line, respectively.
  • Apply voltage and reference voltage from the second signal line simultaneously
  • the gates of all the drive transistors included in the (k + 1) th drive block and the fixed potential line are simultaneously made non-conductive, and the sources of all the drive transistors included in the (k + 1) th drive block and the second signal The line is made non-conductive at the same time.
  • the drive circuit that controls the voltages of the first signal line, the second signal line, the control line, and the scanning line controls the reset period, the signal voltage writing period, and the light emission period.
  • the signal voltage includes a luminance signal voltage for causing the light-emitting element to emit light, and a reference voltage for resetting the driving transistor
  • the display device includes: A signal line driving circuit that outputs the signal voltage to the first signal line and the second signal line; and a timing control circuit that controls a timing at which the signal line driving circuit outputs the signal voltage.
  • the timing control circuit causes the reference signal to be output to the second signal line while the signal line driving circuit outputs the luminance signal voltage to the first signal line, and the luminance to the second signal line. While the signal is being output, the reference voltage is output to the first signal line.
  • the reset period is provided in the (k + 1) th drive block during the period in which the luminance signal is sampled in the kth drive block. Therefore, the reset period is not divided for each light emitting pixel row but for each drive block. Thus, the larger the display area, the longer the relative reset period.
  • the reset period for resetting the driving transistors is Tf at the maximum. / N.
  • the present invention can be realized not only as a display device having such characteristic means, but also as a display device driving method using the characteristic means included in the display device as a step. .
  • the display device in this embodiment is a display device having a plurality of light-emitting pixels arranged in a matrix, and includes a first signal line and a second signal line arranged for each light-emitting pixel column, and each light-emitting pixel row.
  • a plurality of light emitting pixels constitute two or more drive blocks each having a plurality of light emitting pixel rows as a unit, and each of the plurality of light emitting pixels has a drive transistor and one terminal.
  • the light emitting pixel belonging to the block further includes a third switching transistor inserted between the first signal line and the other terminal of the capacitive element, and the light emitting pixel belonging to the even-numbered driving block further includes the second signal line.
  • a fourth switching transistor inserted between the other terminal of the capacitive element.
  • FIG. 1 is a block diagram showing an electrical configuration of a display device according to an embodiment of the present invention.
  • the display device 1 in FIG. 1 includes a display panel 10, a timing control circuit 20, and a voltage control circuit 30.
  • the display panel 10 includes a plurality of light emitting pixels 11A and 11B, a signal line group 12, a control line group 13, a scanning / control line driving circuit 14, and a signal line driving circuit 15.
  • the light emitting pixels 11A and 11B are arranged on the display panel 10 in a matrix.
  • the light emitting pixels 11A and 11B constitute two or more drive blocks having a plurality of light emitting pixel rows as one drive block.
  • the luminescent pixel 11A constitutes the k (k is a natural number) th drive block
  • the luminescent pixel 11B constitutes the (k + 1) th drive block.
  • (k + 1) is a natural number equal to or less than N. This means, for example, that the light emitting pixels 11A constitute odd-numbered drive blocks and the light-emitting pixels 11B constitute even-numbered drive blocks.
  • the signal line group 12 is composed of a plurality of signal lines arranged for each light emitting pixel column.
  • two signal lines are arranged for each light emitting pixel column, the light emitting pixels of the odd-numbered drive block are connected to the first signal line, and the light-emitting pixels of the even-numbered drive block are connected to the first signal line. It is connected to a different second signal line.
  • the control line group 13 includes scanning lines and control lines arranged for each light emitting pixel.
  • the scanning / control line driving circuit 14 drives the circuit elements of the light emitting pixels by outputting a scanning signal to each scanning line of the control line group 13 and a control signal to each control line.
  • the signal line driving circuit 15 drives a circuit element of the light emitting pixel by outputting a luminance signal or a reference signal to each signal line of the signal line group 12.
  • the timing control circuit 20 controls the output timing of the scanning signal and the control signal output from the scanning / control line driving circuit 14. In addition, the timing control circuit 20 controls the timing of outputting the luminance signal or the reference signal output from the signal line driving circuit 15 to the first signal line and the second signal line, and sends the first signal to the signal line driving circuit. While outputting the luminance signal voltage to the line, the reference voltage is output to the second signal line, and to the first signal line while the luminance signal is output to the second signal line. The reference voltage is output.
  • the voltage control circuit 30 controls the voltage level of the scanning signal and the control signal output from the scanning / control line driving circuit 14.
  • FIG. 2A is a specific circuit configuration diagram of the light-emitting pixels of the odd-numbered drive block in the display device according to the embodiment of the present invention
  • FIG. 2B is a diagram of the even-numbered drive block in the display device according to the embodiment of the present invention.
  • It is a specific circuit block diagram of a luminescent pixel.
  • Each of the light emitting pixels 11A and 11B described in FIGS. 2A and 2B includes an organic EL (electroluminescence) element 113, a driving transistor 114, switching transistors 115, 116, and 117, an electrostatic storage capacitor 118, A control line 131, a scanning line 133, a first signal line 151, and a second signal line 152 are provided.
  • the organic EL element 113 is a light emitting element whose cathode is connected to the power supply line 112 which is the second power supply line and whose anode is connected to the source of the drive transistor 114.
  • the drive current of the drive transistor 114 is Emits light by flowing.
  • the drive transistor 114 is a drive transistor whose drain is connected to the power supply line 110 that is the first power supply line and whose source is connected to the anode of the organic EL element 113.
  • the drive transistor 114 converts the signal voltage applied between the gate and the source into a drain current corresponding to the signal voltage. Then, this drain current is supplied to the organic EL element 113 as a drive current.
  • the drive transistor 114 is composed of, for example, an n-type thin film transistor (n-type TFT).
  • the switching transistor 115 has a gate connected to the scanning line 133 and one of a source and a drain connected to the second electrode which is the other terminal of the electrostatic holding capacitor 118.
  • the other of the source and the drain is connected to the first signal line 151 in the light emitting pixel 11A of the odd driving block and functions as a third switching transistor.
  • the second signal is connected in the light emitting pixel 11B of the even driving block. It is connected to the line 152 and functions as a fourth switching transistor.
  • the switching transistor 116 has a gate connected to the scanning line 133, one of the source and the drain connected to the first electrode which is the gate of the driving transistor 114 and one terminal of the electrostatic storage capacitor 118, and the other of the source and the drain
  • the first switching transistor is connected to the fixed potential line 119.
  • the switching transistor 116 has a function of determining the timing at which the fixed voltage V REF of the fixed potential line 119 is applied to the gate of the driving transistor 114.
  • the switching transistor 117 has a gate connected to the control line 131, one of the source and the drain connected to the other terminal of the electrostatic holding capacitor 118, and the other of the source and the drain connected to the source of the driving transistor 114. It is a switching transistor. Since the switching transistor 117 is turned off in the luminance signal voltage writing period from the signal line, a leakage current from the electrostatic holding capacitor 118 to the source of the driving transistor 114 does not occur in the period, so the electrostatic holding capacitor 118 has a function of holding a voltage corresponding to an accurate signal voltage.
  • the source of the drive transistor 114 has a function of setting the reset potential, and the drive transistor 114 and the organic EL element 113 can be instantaneously reset.
  • the switching transistors 115, 116, and 117 are composed of, for example, n-type thin film transistors (n-type TFTs).
  • the electrostatic storage capacitor 118 is a capacitive element in which a first electrode which is one terminal is connected to the gate of the driving transistor 114 and a second electrode which is the other terminal is connected to the other of the source and the drain of the switching transistor 115. is there.
  • the electrostatic holding capacitor 118 holds electric charges corresponding to the luminance signal voltage and the reset voltage supplied from the first signal line 151 or the second signal line 152.
  • the switching transistor 115 is turned off after the switching transistor 115 is turned off. It has a function of controlling a signal current supplied from the drive transistor 114 to the organic EL element 113 when the 117 is turned on.
  • the control line 131 is connected to the scanning / control line driving circuit 14 and is connected to each light emitting pixel belonging to the pixel row including the light emitting pixels 11A and 11B. Accordingly, the control line 131 has a function of generating a state in which the source of the driving transistor 114 and the second electrode of the electrostatic storage capacitor 118 are made conductive or nonconductive.
  • the scanning line 133 has a function of supplying a timing for writing a luminance signal voltage or a signal voltage that is a reference voltage to each light emitting pixel belonging to the pixel row including the light emitting pixels 11A and 11B.
  • the first signal line 151 and the second signal line 152 are connected to the signal line driving circuit 15 and are connected to each light emitting pixel belonging to the pixel column including the light emitting pixels 11A and 11B, respectively, and a reference for resetting the driving transistor. It has a function of supplying a voltage and a signal voltage for determining the emission intensity.
  • the power supply line 110 and the power supply line 112 are a positive power supply line and a negative power supply line, respectively, and are also connected to other light emitting pixels, and VDD and It is connected to a voltage source having a potential of Vcat.
  • the fixed potential line 119 is also connected to other light emitting pixels and is connected to a voltage source having a potential of Vref.
  • FIG. 3 is a circuit configuration diagram showing a part of the display panel included in the display device according to the embodiment of the present invention.
  • two adjacent drive blocks, control lines, scanning lines and signal lines are shown.
  • each control line, each scanning line, and each signal line are represented by “code (block number, row number in the block)” or “code (block number)”.
  • the drive block is composed of a plurality of light emitting pixel rows, and there are two or more drive blocks in the display panel 10.
  • each drive block shown in FIG. 3 is composed of m light emitting pixel rows.
  • the control line 131 (k) is connected in common to the gates of the switching transistors 117 of all the light emitting pixels 11A in the drive block.
  • the scanning lines 133 (k, 1) to 133 (k, m) are individually connected for each light emitting pixel row.
  • the (k + 1) th drive block shown in the lower part of FIG. 3 is connected in the same way as the kth drive block.
  • the control line 131 (k) connected to the kth drive block and the control line 131 (k + 1) connected to the (k + 1) th drive block are different control lines, and the scanning / control line drive circuit. 14, individual control signals are output. That is, the control line 131 is shared by all the light emitting pixels in the same drive block, and is independent between different drive blocks.
  • the common control line in the same drive block means that one control signal output from the scanning / control line drive circuit 14 is simultaneously supplied to the control line in the same drive block. That means.
  • one control line connected to the scanning / control line drive circuit 14 branches to the control line 131 arranged for each light emitting pixel row.
  • the control lines are independent between different drive blocks means that individual control signals output from the scanning / control line drive circuit 14 are supplied to a plurality of drive blocks.
  • the control lines 131 are individually connected to the scanning / control line drive circuit 14 for each drive block.
  • the first signal line 151 is connected to the other of the source and the drain of the switching transistor 115 included in all the light emitting pixels 11A in the drive block.
  • the second signal line 152 is connected to the other of the source and drain of the switching transistors 115 included in all the light emitting pixels 11B in the driving block.
  • control lines 131 for controlling the connection between the source of the drive transistor 114 and the second electrode of the electrostatic storage capacitor 118 is reduced by the above drive block. Therefore, the number of outputs of the scanning / control line drive circuit 14 that outputs drive signals to these control lines is reduced, and the circuit scale can be reduced.
  • FIG. 4A a driving method of the display device 1 according to the present embodiment will be described with reference to FIG. 4A.
  • a driving method for the display device having the specific circuit configuration described in FIGS. 2A and 2B will be described in detail.
  • FIG. 4A is an operation timing chart of the display device driving method according to the embodiment of the present invention.
  • the horizontal axis represents time.
  • the scanning lines 133 (k, 1), 133 (k, 2) and 133 (k, m), the first signal lines 151, and the control lines 131 (k) of the k-th driving block are sequentially arranged from the top.
  • the scanning lines 133 (k + 1, 1), 133 (k + 1, 2) and 133 (k + 1, m), the second signal line 152, and the control line 131 (k + 1) of the (k + 1) th driving block are connected.
  • a waveform diagram of the generated voltage is shown.
  • FIG. 5 is a state transition diagram of the light emitting pixels included in the display device according to the embodiment of the present invention.
  • FIG. 6 is an operation flowchart of the display device according to the embodiment of the present invention.
  • the scanning / control line driving circuit 14 simultaneously changes the voltage level of the scanning lines 133 (k, 1) to 133 (k, m) from LOW to HIGH to emit light belonging to the kth driving block.
  • the switching transistor 115 included in the pixel 11A is turned on.
  • the switching transistor 116 is simultaneously turned on by the above change in the voltage level of the scanning lines 133 (k, 1) to 133 (k, m) (S11 in FIG. 6).
  • the voltage level of the control line 131 (k) is already HIGH, and the switching transistor 117 is in an on state.
  • the signal line driver circuit 15 changes the signal voltage of the first signal line 151 from the luminance signal voltage to the reference voltage VR1.
  • the fixed voltage V REF of the fixed potential line 119 is applied to the gate of the driving transistor 114 and the first electrode of the electrostatic storage capacitor 118, and the switching transistor 117 is turned on.
  • the reference voltage VR1 of the first signal line 151 is applied to the source of the driving transistor 114, the second electrode of the electrostatic storage capacitor 118, and the anode of the organic EL element 113. That is, the gate potential and the source potential and the drain potential of the driving transistor 114, respectively, are reset by the V REF and VR1 and VDD, the anode potential and cathode potential of the organic EL element 113 is reset by the V REF and Vcat respectively.
  • the operation of applying the fixed voltage VREF and the reference voltage VR1 to the gate and source of the driving transistor 114 described above corresponds to a first reset voltage application step.
  • a fixed voltage V REF and the reference voltage VR1, respectively, are set in advance so as to satisfy the relationship represented by Formula 1 and Formula 2.
  • V REF V REF + Vt (EL) (Formula 1)
  • Vth and Vt (EL) are threshold voltages of the drive transistor 114 and the organic EL element 113, respectively, and VCAT is a cathode voltage of the organic EL element 113, respectively.
  • Expression 1 above is a condition that current does not flow in a current path of the fixed potential line 119 ⁇ the drive transistor 114 ⁇ the organic EL element 113 ⁇ the power supply line 112 at time t01.
  • the above formula 2 is a condition in which current does not flow in the current path of the first signal line 151 ⁇ the switching transistor 115 ⁇ the switching transistor 117 ⁇ the organic EL element 113 ⁇ the power supply line 112.
  • the light emission of the organic EL element 113 included in the light emitting pixel 11A belonging to the kth drive block is stopped, and the reset operation of the drive transistor 114 is started.
  • the scanning / control line driving circuit 14 simultaneously changes the voltage level of the scanning lines 133 (k, 1) to 133 (k, m) from HIGH to LOW, and belongs to the kth driving block.
  • the switching transistor 115 included in the light emitting pixel 11A is turned off (S12 in FIG. 6).
  • the switching transistor 116 is turned off at the same time due to the above change in the voltage level of the scanning lines 133 (k, 1) to 133 (k, m).
  • the reset operation of the drive transistor 114 started from time t01 is completed.
  • the operation of turning off switching transistors 115 and 116 at time t02 corresponds to the first non-conduction step.
  • the first reset voltage application step and the first non-conduction step described above correspond to the first reset step.
  • the reset operation of the drive transistor 114 is performed simultaneously in the kth drive block, and the gates and sources of the drive transistors 114 included in all the light emitting pixels 11A of the kth drive block.
  • V REF and VR 1 are stable reset voltages.
  • the scanning / control line driving circuit 14 changes the voltage level of the control line 131 (k) from HIGH to LOW to turn off the switching transistor 117 included in the light emitting pixel 11A belonging to the kth driving block. State. Accordingly, in the luminance signal voltage writing period starting from time t04, the switching transistor 117 is turned off, so that a leakage current from the electrostatic storage capacitor 118 to the source of the driving transistor 114 does not occur in the period. Therefore, the electrostatic holding capacitor 118 can hold a voltage corresponding to an accurate signal voltage.
  • the scanning / control line driving circuit 14 changes the voltage level of the scanning line 133 (k, 1) from LOW to HIGH to LOW, and the light emitting pixels in the first row are changed.
  • the switching transistor 115 is turned on (S13 in FIG. 6).
  • the switching transistor 116 is turned on at the same time due to the change in the voltage level of the scanning line 133 (k, 1).
  • the signal line drive circuit 15 changes the signal voltage of the first signal line 151 from the reference voltage to the luminance signal voltage Vdata. Accordingly, as shown in FIG.
  • the luminance signal voltage Vdata is applied to the second electrode of the electrostatic holding capacitor 118, and the fixed voltage VREF of the fixed potential line 119 is applied to the gate of the driving transistor 114. Is done.
  • Vdata ⁇ 5V to 0V.
  • the switching transistor 117 is non-conductive, and the source potential of the drive transistor 114 is maintained at VR1, which is the potential in the reset period.
  • the light emission current does not flow in the forward direction.
  • a voltage corresponding to the luminance signal voltage Vdata is written in the electrostatic holding capacitor 118 after both electrodes are reset with high accuracy.
  • the voltage writing operation corresponds to the first luminance holding step.
  • the scanning / control line drive circuit 14 changes the voltage level of the control line 131 (k) from LOW to HIGH, and the switching transistor 117 included in the light emitting pixel 11A belonging to the kth drive block is changed.
  • the on state is set (S14 in FIG. 6).
  • the switching transistors 115 and 116 are non-conductive. Therefore, the voltage held in the electrostatic storage capacitor 118 in the writing period from time t04 to time t06 becomes Vgs which is the gate-source voltage of the driving transistor 114, and is expressed by Expression 3.
  • Vgs (V REF ⁇ Vdata) (Formula 3)
  • Vgs is, for example, 0V to 5V
  • the driving transistor 114 is turned on, and the drain current flows into the organic EL element 113, and the kth driving block is input.
  • the light emitting pixels 11A to which the light belongs belong to emit light all at once according to Vgs defined in the above equation 3. This simultaneous light emission operation corresponds to the first light emission step.
  • the source potential of the drive transistor 114 is higher by Vt (EL) than the cathode potential V CAT of the organic EL element 113 and is expressed by Expression 4.
  • V S Vt (EL) + V CAT (Equation 4) Further, the gate potential of the driving transistor 114 is expressed by Equation 5 from Vgs defined by Equation 3 and the source potential defined by Equation 4.
  • V G (V REF ⁇ Vdata) + Vt (EL) + V CAT (Equation 5)
  • the scanning lines 133 (k, 1) to 133 (k, m) are individually connected to the scanning / control line driving circuit 14, but the timing of the driving pulses is the same in the reset period. . Therefore, since the scanning / control line driving circuit 14 can suppress an increase in the frequency of the output pulse signal, the output load of the driving circuit can be reduced.
  • the above-described driving method with a small output load of the driving circuit is difficult to realize with the conventional image display device 500 described in Patent Document 1.
  • the threshold voltage Vth of the drive transistor 512 is compensated.
  • the source potential of the drive transistor 512 changes. And do not confirm.
  • the image display device 500 after the threshold voltage Vth is held, writing of the added voltage obtained by adding the luminance signal voltage must be immediately executed. Further, since the addition voltage is also affected by the variation of the source potential, the light emission operation must be immediately executed. That is, in the conventional image display device 500, the above-described threshold voltage compensation, luminance signal voltage writing, and light emission must be executed for each light emitting pixel row. In the light emitting pixel 501 illustrated in FIG. Can not.
  • the switching transistor 116 is added between the gate of the driving transistor 114 and the fixed potential line 119, and the source of the driving transistor 114 And a switching transistor 117 is added between the second electrode of the electrostatic holding capacitor 118.
  • the gate and source potentials of the driving transistor 114 are stabilized, so that the time from the completion of the reset to the writing of the luminance signal voltage and the time from the writing to the light emission are arbitrarily set for each light emitting pixel row. It becomes possible.
  • a drive block can be formed, and the reset period and the light emission period in the same drive block can be matched.
  • the comparison of the light emission duty defined by the reset period is performed between the conventional image display device using two signal lines described in Patent Document 1 and the drive block display device of the present invention. Do.
  • the light emission duty is calculated on the assumption that the threshold voltage detection period is the reset period.
  • FIG. 7 is a diagram for explaining the waveform characteristics of the scanning lines and the signal lines.
  • the reset period in one horizontal period t IH for each pixel row is a period during which a reference voltage is applied to the electrostatic holding capacitor included in each pixel
  • the PW S scan line is the period of HIGH level state Equivalent to.
  • one horizontal period t IH includes a PW D is a period for supplying a signal voltage
  • t D is the period for supplying the reference voltage.
  • Equation 6 the rise time and fall time of PW S, respectively, t and R (S) and t F (S), the rise time and fall time of PW D, respectively, t R (D) and t F ( D) , one horizontal period t 1H is expressed as shown in Equation 6.
  • t D (t 1H ⁇ t R (D) ⁇ t F (D) ) / 2 (Formula 8) It becomes. Also, since the reset period must start and end within the reference voltage generation period, t D is expressed by Equation 9 assuming that the reset period is secured at the maximum.
  • Equation 15 PW S + t R (S) + t F (S) ( Formula 9)
  • the light emission duty of a panel having a vertical resolution of 1080 scanning lines (+30 blanking) and driven at 120 Hz is compared.
  • one horizontal period t 1H in the case of having two signal lines is twice that in the case of having one signal line.
  • the light emission duty of the display device having the drive block according to the present invention is obtained.
  • the reset period shown in FIG. 4A corresponds to 1000 ⁇ S in the case of block driving.
  • the conventional image display device using two signal lines is combined with block driving as in the present invention to ensure a longer light emission duty even when the same reset period is set. be able to. Therefore, it is possible to realize a long-life display device in which sufficient light emission luminance is ensured and the output load of the drive circuit is reduced.
  • the display device of the present invention is more suitable. It can be seen that a long reset period can be secured.
  • the reset operation of the drive transistor 114 in the (k + 1) th drive block is started immediately after time t04 when the reset period of the drive transistor 114 in the kth drive block is completed and the writing period is started.
  • the scanning / control line driving circuit 14 simultaneously changes the voltage levels of the scanning lines 133 (k + 1, 1) to 133 (k + 1, m) from LOW to HIGH, so that the (k + 1) th driving block is changed.
  • the switching transistor 115 of the light emitting pixel 11B to which it belongs is turned on.
  • the switching transistor 116 is simultaneously turned on by the above change in the voltage level of the scanning lines 133 (k + 1, 1) to 133 (k + 1, m) (S21 in FIG. 6).
  • the voltage level of the control line 131 (k + 1) is already HIGH, and the switching transistor 117 is in the on state.
  • the signal line driver circuit 15 changes the signal voltage of the second signal line 152 from the luminance signal voltage to the reference voltage VR1. Accordingly, the fixed voltage V REF of the fixed potential line 119 is applied to the gate of the driving transistor 114 and the first electrode of the electrostatic holding capacitor 118, and the source of the driving transistor 114 and the electrostatic holding are held by the conduction of the switching transistor 117.
  • the reference voltage VR1 of the second signal line 152 is applied to the second electrode of the capacitor 118. That is, the gate potential and the source potential of the driving transistor 114 are reset by VREF and VR1, respectively.
  • the operation of applying the fixed voltage VREF and the reference voltage VR1 to the gate and source of the driving transistor 114 described above corresponds to a second reset voltage application step.
  • the fixed voltage VREF and the reference voltage VR1 are set in advance so as to satisfy the relationship expressed by the above formula 1 and the above formula 2, respectively. .
  • the light emission of the organic EL element 113 included in the light emitting pixel 11B belonging to the (k + 1) th drive block is stopped, and the reset operation of the drive transistor 114 is started.
  • the scanning / control line driving circuit 14 simultaneously changes the voltage levels of the scanning lines 133 (k + 1, 1) to 133 (k + 1, m) from HIGH to LOW, and the (k + 1) th driving block.
  • the switching transistor 115 of the light emitting pixel 11B belonging to is turned off (S22 in FIG. 6).
  • the switching transistor 116 is turned off at the same time due to the above-described change in the voltage level of the scanning lines 133 (k + 1, 1) to 133 (k + 1, m).
  • the reset operation of the drive transistor 114 started from time t11 is completed.
  • the operation of turning off switching transistors 115 and 116 at time t12 corresponds to a second non-conduction step.
  • the second reset voltage application step and the second non-conduction step described above correspond to the second reset step.
  • V REF and VR1 which are stable reset voltages, are set to the gate and the source.
  • the scanning / control line driving circuit 14 changes the voltage level of the control line 131 (k + 1) from HIGH to LOW, and the switching transistor 117 included in the light emitting pixel 11B belonging to the (k + 1) th driving block. Is turned off. Accordingly, in the luminance signal voltage writing period starting from time t14, the switching transistor 117 is turned off, so that a leakage current from the electrostatic storage capacitor 118 to the source of the driving transistor 114 does not occur in the period. Therefore, the electrostatic holding capacitor 118 can hold a voltage corresponding to an accurate signal voltage. In addition, since the switching transistor 117 is not limited to high-speed writing for suppressing the leakage current during the period, it is possible to secure an original writing period necessary for accurate writing of the luminance signal voltage.
  • the scanning / control line driving circuit 14 changes the voltage level of the scanning line 133 (k + 1, 1) from LOW ⁇ HIGH ⁇ LOW, so that the light emitting pixels in the first row
  • the switching transistor 115 is turned on (S23 in FIG. 6).
  • the switching transistor 116 is turned on at the same time by the above change in the voltage level of the scanning line 133 (k + 1, 1).
  • the signal line driving circuit 15 changes the signal voltage of the second signal line 152 from the reference voltage to the luminance signal voltage Vdata.
  • the luminance signal voltage Vdata is applied to the second electrode of the electrostatic holding capacitor 118, and the fixed voltage V REF of the fixed potential line 119 is applied to the gate of the driving transistor 114.
  • Vdata ⁇ 5V to 0V.
  • the switching transistor 117 is non-conductive, and the source potential of the drive transistor 114 is maintained at VR1, which is the potential in the reset period.
  • the light emission current does not flow in the forward direction.
  • a voltage corresponding to the luminance signal voltage Vdata is written in the electrostatic holding capacitor 118 after both electrodes are reset with high accuracy.
  • the voltage writing operation corresponds to the second luminance holding step.
  • the above-described writing operation from time t14 to time t15 is sequentially executed for the light emitting pixels from the second row to the m-th row belonging to the (k + 1) th drive block.
  • the scanning / control line drive circuit 14 changes the voltage level of the control line 131 (k + 1) from LOW to HIGH, and the switching transistor included in the light emitting pixel 11B belonging to the (k + 1) th drive block. 117 is turned on (S24 in FIG. 6).
  • the switching transistors 115 and 116 are non-conductive. Therefore, the voltage held in the electrostatic holding capacitor 118 in the writing period from time t14 to time t16 becomes Vgs which is the gate-source voltage of the driving transistor 114, and is expressed by the above Equation 3.
  • Vgs is, for example, 0 V to 5 V
  • the driving transistor 114 is turned on, and the drain current flows into the organic EL element 113.
  • the above equation is obtained.
  • Vgs specified in 3 the light is emitted all at once. This simultaneous light emission operation corresponds to the second light emission step.
  • the reset operation of the drive transistor 114 is simultaneously performed in the drive block by forming the light emitting pixel row as the drive block.
  • the control line 131 can be shared in the drive block.
  • the scanning lines 133 (k + 1, 1) to 133 (k + 1, m) are individually connected to the scanning / control line driving circuit 14, but the timing of the driving pulses is the same in the reset period. . Therefore, since the scanning / control line driving circuit 14 can suppress an increase in the frequency of the output pulse signal, the output load of the driving circuit can be reduced.
  • the light emission of the organic EL element 113 is simultaneously performed in the (k + 1) th drive block.
  • FIG. 4B is a state transition diagram of a drive block that emits light by the drive method according to the embodiment of the present invention.
  • the light emission period and the non-light emission period for each drive block in a certain light emitting pixel column are shown.
  • the vertical direction shows a plurality of drive blocks, and the horizontal axis shows the elapsed time.
  • the non-light emitting period includes the reset period and the luminance signal voltage writing period described above.
  • the light emission period is set all at once in the same drive block. Therefore, between the drive blocks, the light emission period appears stepwise in the row scanning direction.
  • the light emitting pixel circuit in which the switching transistors 116 and 117 are arranged, the arrangement of the control lines, the scanning lines, and the signal lines to each light emitting pixel in the driving block, and the driving method, the reset period of the driving transistor 114 and The timing can be matched in the same drive block. Therefore, the load on the scanning / control line driving circuit 14 for outputting a signal for controlling the current path and the signal line driving circuit 15 for controlling the signal voltage is reduced. Furthermore, the reset period of the drive transistor 114 is made larger in one frame period Tf, which is the time for rewriting all the light emitting pixels, by the drive block formation and the two signal lines arranged for each light emitting pixel column. Can do.
  • the reset period given to each light emitting pixel is Tf / N at the maximum.
  • the reset period is set at a different timing for each light emitting pixel row, assuming that the light emitting pixel row is M rows (M >> N), the maximum is Tf / M. Further, even when two signal lines as described in Patent Document 1 are arranged for each light emitting pixel column, the maximum is 2 Tf / M.
  • a control line for controlling conduction between the source of the drive transistor 114 and the second electrode of the electrostatic holding capacitor 118 can be shared in the drive block. Therefore, the number of control lines output from the scanning / control line driving circuit 14 is reduced. Therefore, the load on the drive circuit is reduced.
  • control lines feed line and scanning line
  • the total number of control lines is 2M.
  • the scanning / control line driving circuit 14 outputs one scanning line per light emitting pixel row and one control line for each driving block. Therefore, if the display device 1 is composed of M light emitting pixel rows, the total number of control lines (including scanning lines) is (M + N).
  • the number of control lines of the display device 1 according to the present invention is the same as that of the conventional image display device 500.
  • the number of control lines can be reduced to about 1 ⁇ 2.
  • the display device according to the present invention is not limited to the above-described embodiment. Another embodiment realized by combining arbitrary constituent elements in the embodiment, or modifications obtained by applying various modifications conceivable by those skilled in the art without departing from the gist of the present invention to the embodiment. Various devices incorporating the display device according to the present invention are also included in the present invention.
  • the second electrode of the electrostatic holding capacitor 118 and the fixed potential line may be connected via a capacitive element.
  • the voltage Vgs defined by Equation 3 is held in the electrostatic holding capacitor 118 during the luminance signal voltage writing period, but thereafter, the timing from the holding of the voltage to light emission differs for each light emitting pixel row.
  • the potential of the second electrode of the electrostatic storage capacitor 118 is determined by the capacitor element, the potential of the first electrode of the electrostatic storage capacitor 118 is also determined, and the gate voltage of the driving transistor 114 is determined.
  • the capacitor element since the source potential of the driving transistor 114 is already in a steady state, the capacitor element also has a function of holding the source potential of the driving transistor 114 as a result.
  • the capacitor element only needs to be terminated at an arbitrary fixed potential, and may be connected to the fixed potential line 119, for example. Further, for example, the power supply line 110 or 112 may be connected. Further, for example, it may be connected to the preceding scanning line 133. In this case, the degree of freedom in layout is improved, a wider space between elements can be secured, and the yield is improved.
  • the n-type transistor that is turned on when the voltage level of the gate of the switching transistor is HIGH is described.
  • the drive blocking described in the embodiment can be applied.
  • FIG. 8A is a specific circuit configuration diagram of a light emitting pixel of an odd-numbered drive block showing a modification of the display device according to the embodiment of the present invention
  • FIG. 8B is a diagram of the display device according to the embodiment of the present invention. It is a specific circuit block diagram of the luminescence pixel of the even number drive block which shows a modification.
  • Each of the light emitting pixels 21A and 21B described in FIGS. 8A and 8B includes an organic EL element 213, a drive transistor 214, switching transistors 215, 216, and 217, an electrostatic storage capacitor 118, a control line 131, and the like. , A scanning line 133, a first signal line 151, and a second signal line 152.
  • FIG. 8A is a specific circuit configuration diagram of a light emitting pixel of an odd-numbered drive block showing a modification of the display device according to the embodiment of the present invention
  • FIG. 8B is a diagram of the display device according to the embodiment of the present invention.
  • FIG. 9 is an operation timing chart of the driving method showing a modification of the display device according to the embodiment of the present invention.
  • the function of each component of the light emitting pixels 21A and 21B described in FIGS. 8A and 8B and the function of each operation of the driving method described in FIG. 9 are the same as those of each component according to the above-described embodiment. Since the function and the function of each operation are the same, the description is omitted here.
  • the switching transistor and the driving transistor are formed of p-type transistors, and the display device driven by the timing chart in which the polarity of the scanning line is reversed as shown in FIG. The same effect as the embodiment is achieved.
  • the organic EL element is connected with the cathode side shared with other pixels.
  • the anode side is shared and the cathode side is connected to the pixel circuit.
  • the display device according to the present invention is built in a thin flat TV as shown in FIG.
  • a thin flat TV capable of displaying a highly accurate image reflecting a video signal is realized.
  • the present invention is particularly useful for an active organic EL flat panel display in which the luminance is varied by controlling the light emission intensity of the pixel by the pixel signal current.

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Abstract

　駆動回路の出力負荷が低減され、表示品質が向上した表示装置を提供する。複数の発光画素を有する表示装置は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、各発光画素は、駆動トランジスタと、容量素子と、発光素子と、駆動トランジスタのゲートと固定電位線とを導通させる第１スイッチングトランジスタと、駆動トランジスタのソースと容量素子とを導通させる第２スイッチングトランジスタとを備え、さらに、ｋ番目の駆動ブロックに属する発光画素（１１Ａ）と第１信号線（１５１）とを接続する第３スイッチングトランジスタ、または、（ｋ＋１）番目の駆動ブロックに属する発光画素（１１Ｂ）と第２信号線（１５２）とを接続する第４スイッチングトランジスタを備える。

Description

表示装置およびその駆動方法
　本発明は、表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた表示装置およびその駆動方法に関する。
　電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
　有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。
　一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
　アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイでは、駆動トランジスタの特性のばらつきに起因して、同じデータ信号を与えても、各画素において有機ＥＬ素子の輝度が異なり、輝度むらが発生するという欠点がある。
　この問題に対し、例えば、特許文献１では、駆動トランジスタの特性のばらつきによる輝度ムラの補償方法として、簡単な画素回路で、画素ごとの特性バラツキを補償する方法が開示されている。
　図１１は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。同図に記載された画像表示装置５００は、画素アレイ部５０２と、これを駆動する駆動部からなる。画素アレイ部５０２は、行ごとに配置された走査線７０１～７０ｍと、列ごとに配置された信号線６０１～６０ｎと、両者が交差する部分に配置された行列状の発光画素５０１と、行ごとに配置された給電線８０１～８０ｍとを備える。また、駆動部は、信号セレクタ５０３と、走査線駆動部５０４と、給電線駆動部５０５とを備える。
　走査線駆動部５０４は、各走査線７０１～７０ｍに水平周期（１Ｈ）で順次制御信号を供給して発光画素５０１を行単位で線順次走査する。給電線駆動部５０５は、この線順次走査に合わせて各給電線８０１～８０ｍに第１電圧と第２電圧で切り換える電源電圧を供給する。信号セレクタ５０３は、この線順次走査に合わせて映像信号となる輝度信号電圧と基準電圧とを切り換えて列状の信号線６０１～６０ｎに供給する。
　ここで、列状の信号線６０１～６０ｎは、それぞれ、列ごとに２本配置されており、一方の信号線は奇数行の発光画素５０１に基準電圧及び信号電圧を供給し、他方の信号線は偶数行の発光画素５０１に基準電圧及び信号電圧を供給している。
　図１２は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。なお、同図には１行目かつ１列目の発光画素５０１を記載している。この発光画素５０１に対して走査線７０１、給電線８０１及び信号線６０１が配されている。なお、信号線６０１は２本あるうちの１本が、発光画素５０１に接続されている。発光画素５０１は、スイッチングトランジスタ５１１と、駆動トランジスタ５１２と、保持容量５１３と、発光素子５１４とを備える。スイッチングトランジスタ５１１は、ゲートが走査線７０１に、ソース及びドレインの一方が信号線６０１に、その他方が駆動トランジスタ５１２のゲートにそれぞれ接続されている。駆動トランジスタ５１２は、ソースが発光素子５１４のアノードに、ドレインが給電線８０１にそれぞれ接続されている。発光素子５１４は、カソードが接地配線５１５に接続されている。保持容量５１３は、駆動トランジスタ５１２のソース及びゲートに接続されている。
　上記構成において、給電線駆動部５０５は、信号線６０１が基準電圧である状態で、給電線８０１を第１電圧（高電圧）から第２電圧（低電圧）に切り換える。これにより、１ライン目の発光画素が消光する。走査線駆動部５０４は、同じく信号線６０１が基準電圧である状態で、走査線７０１の電圧を“Ｈ”レベルにしてスイッチングトランジスタ５１１を導通させ、基準電圧を駆動トランジスタ５１２のゲートに印加するとともに、駆動トランジスタ５１２のソースを第２電圧に設定する。以上の動作により、駆動トランジスタ５１２のリセット動作が実行される。ここで、リセット動作とは、前発光期間における駆動トランジスタのゲート電位及びソース電位を消去し、当該ゲート電位及びソース電位を初期状態にリセットする動作のことである。上記リセット動作により、閾値電圧Ｖｔｈの補正のための準備が完了する。続いて、給電線駆動部５０５は、信号線６０１の電圧が基準電圧から信号電圧に切り換わる前の補正期間で、給電線８０１の電圧を第２電圧から第１電圧に切り換えて、駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持させる。次に、スイッチングトランジスタ５１１の電圧を“Ｈ”レベルにして信号電圧を保持容量５１３に保持させる。つまり、この信号電圧は、先に保持された駆動トランジスタ５１２の閾値電圧Ｖｔｈに相当する電圧に加算されて保持容量５１３に書き込まれる。そして、駆動トランジスタ５１２は、第１電圧にある給電線８０１から電流の供給を受け、上記保持電圧に応じた駆動電流を発光素子５１４に流す。
　上述した動作では、信号線６０１は列ごとに２本配置されていることにより、各信号線が基準電圧にある時間帯を長くしている。よって、駆動トランジスタ５１２のリセット期間及び閾値電圧Ｖｔｈに相当する電圧を保持容量５１３に保持するための補正期間を確保するようにしている。
　図１３は、特許文献１に記載された画像表示装置の動作タイミングチャートである。同図には、上から順に、１ライン目の走査線７０１及び給電線８０１、２ライン目の走査線７０２及び給電線８０２、３ライン目の走査線７０３及び給電線８０３、奇数行の発光画素に割り当てられた信号線、偶数行の発光画素に割り当てられた信号線の信号波形が記載されている。走査線に印加される走査信号は、１水平期間（１Ｈ）ずつ順次１ラインごとにシフトしていく。１ライン分の走査線に印加される走査信号は、２個のパルスを含んでいる。１番目のパルスは時間幅が長く１Ｈ以上である。２番目のパルスは時間幅が狭く、１Ｈの一部である。１番目のパルスは上述したリセット期間及び閾値補正期間に対応し、２番目のパルスは信号電圧サンプリング期間及び移動度補正期間に対応している。また、給電線に供給される電源パルスも１Ｈ周期で１ラインごとにシフトしていく。これに対して、各信号線は２Ｈに１回、信号電圧が印加され、基準電圧にある時間帯を１Ｈ以上確保することが可能となる。
　以上のように、特許文献１に記載された従来の画像表示装置では、発光画素ごとに駆動トランジスタ５１２の閾値電圧Ｖｔｈがばらついても、十分なリセット期間及び閾値補正期間が確保されることにより、発光画素ごとに当該ばらつきはキャンセルされ、画像の輝度ムラ抑止が図られる。
特開２００８－１２２６３３号公報
　しかしながら、特許文献１に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、リセット期間及び閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとのリセット期間及び閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。
　また、特許文献１に記載された従来の画像表示装置は、駆動トランジスタのリセット期間及び閾値電圧Ｖｔｈの補正期間は２Ｈ未満であり、高精度の補正が要求される表示装置としては限界がある。特に、駆動トランジスタの電流駆動動作はヒステリシスを有するため、リセット期間を十分に確保してゲート電位及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま発光動作が実行されると、発光画素ごとの閾値電圧及び移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。
　上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、高精度のリセット動作により表示品質が向上した表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された制御線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート－ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された容量素子と、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の一方の端子に接続され、ソース及びドレインの他方が固定電位線に接続された第１スイッチングトランジスタと、ゲートが前記制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備えることを特徴とする。
　本発明の表示装置およびその駆動方法によれば、駆動トランジスタのリセット期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切り換え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタのリセット期間を１フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。
図１は、本発明の実施の形態に係る表示装置の電気的な構成を示すブロック図である。 図２Ａは、本発明の実施の形態に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図である。 図２Ｂは、本発明の実施の形態に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。 図３は、本発明の実施の形態に係る表示装置の有する表示パネルの一部を示す回路構成図である。 図４Ａは、本発明の実施の形態に係る表示装置の駆動方法の動作タイミングチャートである。 図４Ｂは、本発明の実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図である。 図５は、本発明の実施の形態に係る表示装置の有する発光画素の状態遷移図である。 図６は、本発明の実施の形態に係る表示装置の動作フローチャートである。 図７は、走査線及び信号線の波形特性を説明する図である。 図８Ａは、本発明の実施の形態に係る表示装置の変形例を示す奇数駆動ブロックの発光画素の具体的な回路構成図である。 図８Ｂは、本発明の実施の形態に係る表示装置の変形例を示す偶数駆動ブロックの発光画素の具体的な回路構成図である。 図９は、本発明の実施の形態に係る表示装置の変形例を示す駆動方法の動作タイミングチャートである。 図１０は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。 図１１は、特許文献１に記載された従来の画像表示装置の構成を示すブロック図である。 図１２は、特許文献１に記載された従来の画像表示装置の有する発光画素の回路構成図である。 図１３は、特許文献１に記載された画像表示装置の動作タイミングチャートである。
　上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、第１電源線及び第２電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された制御線とを備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート－ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、一方の端子が前記駆動トランジスタのゲートに接続された容量素子と、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の一方の端子に接続され、ソース及びドレインの他方が固定電位線に接続された第１スイッチングトランジスタと、ゲートが前記制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタとを備え、ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備えるものである。
　本態様によれば、駆動トランジスタのゲートと固定電位線とを接続する第１スイッチングトランジスタ、駆動トランジスタの輝度信号電圧に対応する電圧を保持する容量素子と駆動トランジスタのソースとの電流パスを接続する第２スイッチングトランジスタが配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタのリセット期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタのリセット期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいてリセット期間が設けられることによるものである。よって、リセット期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、１フレーム期間に対する相対的なリセット期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
　また、本発明の一態様に係る表示装置は、前記制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していてもよい。
　本態様によれば、容量素子と駆動トランジスタのソースとの電流パスを接続するための第２スイッチングトランジスタの導通制御をする制御線を、同一ブロック内で共通化することにより、制御線への信号を出力する駆動回路の負荷が低減する。
　また、本発明の一態様に係る表示装置は、さらに、前記第１信号線、前記第２信号線、前記制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、前記駆動回路は、前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第１信号線からの基準電圧を同時に印加し、前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にし、前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第２信号線からの基準電圧を同時に印加し、前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にするものである。
　本態様によれば、前記第１信号線、前記第２信号線、前記制御線及び前記走査線の電圧を制御する駆動回路が、リセット期間、信号電圧書き込み期間及び発光期間を制御する。
　また、本発明の一態様に係る表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタをリセットするための基準電圧からなり、前記表示装置は、さらに、前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号を出力させている間には前記第１信号線へ前記基準電圧を出力させるものである。
　本態様によれば、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいてリセット期間が設けられる。よって、リセット期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、相対的なリセット期間を長く設けることが可能となる。
　また、本発明の一態様に係る表示装置は、全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、前記駆動トランジスタをリセットするためのリセット期間は、最大でＴｆ／Ｎである。
　また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
　（実施の形態）
　本実施の形態における表示装置は、マトリクス状に配置された複数の発光画素を有する表示装置であって、発光画素列ごとに配置された第１信号線及び第２信号線と、発光画素行ごとに配置された制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした２以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、一端子が駆動トランジスタのゲートに接続された容量素子と、駆動トランジスタのソースに接続された発光素子と、ゲートが走査線に接続され駆動トランジスタのゲートと固定電位線との間に挿入された第１スイッチングトランジスタと、ゲートが制御線に接続され駆動トランジスタのソースと容量素子の他端子との間に挿入された第２スイッチングトランジスタとを備え、奇数番目の駆動ブロックに属する発光画素は、さらに、第１信号線と容量素子の他端子との間に挿入された第３スイッチングトランジスタを備え、偶数番目の駆動ブロックに属する発光画素は、さらに、第２信号線と容量素子の他端子との間に挿入された第４スイッチングトランジスタを備える。これにより、駆動トランジスタのリセット期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、リセット期間を１フレーム期間に対して大きくとることができるので、画像表示品質が向上する。
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　図１は、本発明の実施の形態に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１は、表示パネル１０と、タイミング制御回路２０と、電圧制御回路３０とを備える。表示パネル１０は、複数の発光画素１１Ａ及び１１Ｂと、信号線群１２と制御線群１３と走査／制御線駆動回路１４と、信号線駆動回路１５とを備える。
　発光画素１１Ａ及び１１Ｂは、表示パネル１０上に、マトリクス状に配置されている。ここで、発光画素１１Ａ及び１１Ｂは、複数の発光画素行を一駆動ブロックとする２以上の駆動ブロックを構成している。発光画素１１Ａは、ｋ（ｋは自然数）番目の駆動ブロックを構成し、また、発光画素１１Ｂは（ｋ＋１）番目の駆動ブロックを構成する。但し、表示パネル１０をＮ個の駆動ブロックに分割したとすると、（ｋ＋１）はＮ以下の自然数である。これは、例えば、発光画素１１Ａは奇数番目の駆動ブロックを構成し、発光画素１１Ｂは偶数番目の駆動ブロックを構成するということを意味する。
　信号線群１２は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき２本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は第１信号線に接続され、偶数番目の駆動ブロックの発光画素は第１信号線と異なる第２信号線に接続されている。
　制御線群１３は、発光画素ごとに配置された走査線及び制御線からなる。
　走査／制御線駆動回路１４は、制御線群１３の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。
　信号線駆動回路１５は、信号線群１２の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。
　タイミング制御回路２０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路２０は、信号線駆動回路１５から第１信号線及び第２信号線に出力される輝度信号または基準信号を出力するタイミングを制御し、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号を出力させている間には前記第１信号線へ前記基準電圧を出力させる。
　電圧制御回路３０は、走査／制御線駆動回路１４から出力される走査信号及び制御信号の電圧レベルを制御する。
　図２Ａは、本発明の実施の形態に係る表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図２Ｂは、本発明の実施の形態に係る表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂは、いずれも、有機ＥＬ（エレクトロルミネッセンス）素子１１３と、駆動トランジスタ１１４と、スイッチングトランジスタ１１５、１１６及び１１７と、静電保持容量１１８と、制御線１３１と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。
　図２Ａ及び図２Ｂにおいて、有機ＥＬ素子１１３は、カソードが第２電源線である電源線１１２に接続されアノードが駆動トランジスタ１１４のソースに接続された発光素子であり、駆動トランジスタ１１４の駆動電流が流れることにより発光する。
　駆動トランジスタ１１４は、ドレインが第１電源線である電源線１１０に接続され、ソースが有機ＥＬ素子１１３のアノードに接続された駆動トランジスタである。駆動トランジスタ１１４は、ゲート－ソース間に印加された信号電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を駆動電流として有機ＥＬ素子１１３に供給する。駆動トランジスタ１１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
　スイッチングトランジスタ１１５は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が静電保持容量１１８の他方の端子である第２電極に接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素１１Ａにおいては、第１信号線１５１に接続され、第３スイッチングトランジスタとして機能し、偶数駆動ブロックの発光画素１１Ｂにおいては、第２信号線１５２に接続され、第４スイッチングトランジスタとして機能する。
　スイッチングトランジスタ１１６は、ゲートが走査線１３３に接続され、ソース及びドレインの一方が駆動トランジスタ１１４のゲート及び静電保持容量１１８の一方の端子である第１電極に接続され、ソース及びドレインの他方が固定電位線１１９に接続された第１スイッチングトランジスタである。スイッチングトランジスタ１１６は、固定電位線１１９の固定電圧ＶＲＥＦを駆動トランジスタ１１４のゲートに印加するタイミングを決定する機能を有する。
　スイッチングトランジスタ１１７は、ゲートが制御線１３１に接続され、ソース及びドレインの一方が静電保持容量１１８の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ１１４のソースに接続された第２スイッチングトランジスタである。スイッチングトランジスタ１１７は、信号線からの輝度信号電圧書き込み期間においてはオフ状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、リセット期間においてオン状態となることにより、駆動トランジスタ１１４のソースをリセット電位に設定する機能を有し、駆動トランジスタ１１４と有機ＥＬ素子１１３を瞬時にリセット状態とすることができる。スイッチングトランジスタ１１５、１１６及び１１７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
　静電保持容量１１８は、一方の端子である第１電極が駆動トランジスタ１１４のゲートに接続され、他方の端子である第２電極がスイッチングトランジスタ１１５のソース及びドレインの他方に接続された容量素子である。静電保持容量１１８は、第１信号線１５１または第２信号線１５２から供給された輝度信号電圧及びリセット電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ１１５がオフ状態となった後にスイッチングトランジスタ１１７がオン状態となった際に、駆動トランジスタ１１４から有機ＥＬ素子１１３へ供給する信号電流を制御する機能を有する。
　制御線１３１は、走査／制御線駆動回路１４に接続され、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素に接続されている。これにより、制御線１３１は、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極とを導通または非導通とする状態を発生する機能を有する。
　走査線１３３は、発光画素１１Ａ及び１１Ｂを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。
　第１信号線１５１及び第２信号線１５２は、信号線駆動回路１５に接続され、それぞれ、発光画素１１Ａ及び１１Ｂを含む画素列に属する各発光画素へ接続され、駆動トランジスタをリセットするための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。
　なお、図２Ａ及び図２Ｂには記載されていないが、電源線１１０及び電源線１１２は、それぞれ、正電源線及び負電源線であり、他の発光画素にも接続されており、それぞれＶＤＤ及びＶｃａｔの電位の電圧源に接続されている。また、固定電位線１１９は、他の発光画素にも接続されておりＶｒｅｆの電位の電圧源に接続されている。
　次に、制御線１３１、走査線１３３、第１信号線１５１及び第２信号線１５２の発光画素間における接続関係について説明する。
　図３は、本発明の実施の形態に係る表示装置の有する表示パネルの一部を示す回路構成図である。同図には、２つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を“符号（ブロック番号、当該ブロックにおける行番号）”、または、“符号（ブロック番号）”で表している。
　前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル１０の中には２以上の駆動ブロックが存在する。例えば、図３に記載された各駆動ブロックは、ｍ行の発光画素行で構成されている。
　図３の上段に記載されたｋ番目の駆動ブロックでは、制御線１３１（ｋ）が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１７のゲートに共通して接続されている。一方、走査線１３３（ｋ、１）～走査線１３３（ｋ、ｍ）は、それぞれ、発光画素行ごとに個別に接続されている。
　また、図３の下段に記載された（ｋ＋１）番目の駆動ブロックでも、ｋ番目の駆動ブロックと同様の接続がなされている。ただし、ｋ番目の駆動ブロックに接続された制御線１３１（ｋ）と（ｋ＋１）番目の駆動ブロックに接続された制御線１３１（ｋ＋１）とは、異なる制御線であり、走査／制御線駆動回路１４から個別の制御信号が出力される。つまり、制御線１３１は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。ここで、同一の駆動ブロック内において、制御線が共通化されているとは、走査／制御線駆動回路１４から出力される一の制御信号が、同一の駆動ブロック内の制御線に同時に供給されることをいう。例えば、同一の駆動ブロック内では、走査／制御線駆動回路１４に接続された一本の制御線が、発光画素行ごとに配置された制御線１３１に分岐している。また、制御線が、異なる駆動ブロック間では独立しているとは、走査／制御線駆動回路１４から出力される個別の制御信号が、複数の駆動ブロックに対して供給されることをいう。例えば、制御線１３１が、走査／制御線駆動回路１４に、駆動ブロックごとに、個別に接続されている。
　また、ｋ番目の駆動ブロックでは、第１信号線１５１が当該駆動ブロック内の全ての発光画素１１Ａの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。一方、（ｋ＋１）番目の駆動ブロックでは、第２信号線１５２が当該駆動ブロック内の全ての発光画素１１Ｂの有するスイッチングトランジスタ１１５のソース及びドレインの他方に接続されている。
　上記駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との接続を制御する制御線１３１の本数が削減される。よって、これらの制御線に駆動信号を出力する走査／制御線駆動回路１４の出力本数が低減し、回路規模の削減を可能にする。
　次に、本実施の形態に係る表示装置１の駆動方法について図４Ａを用いて説明する。なお、ここでは、図２Ａ及び図２Ｂに記載された具体的回路構成を有する表示装置についての駆動方法を詳細に説明する。
　図４Ａは、本発明の実施の形態に係る表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ｋ番目の駆動ブロックの走査線１３３（ｋ、１）、１３３（ｋ、２）及び１３３（ｋ、ｍ）、第１信号線１５１及び制御線１３１（ｋ）に発生する電圧の波形図が示されている。また、これらに続き、（ｋ＋１）番目の駆動ブロックの走査線１３３（ｋ＋１、１）、１３３（ｋ＋１、２）及び１３３（ｋ＋１、ｍ）、第２信号線１５２及び制御線１３１（ｋ＋１）に発生する電圧の波形図が示されている。また、図５は、本発明の実施の形態に係る表示装置の有する発光画素の状態遷移図である。また、図６は、本発明の実施の形態に係る表示装置の動作フローチャートである。
　まず、時刻ｔ０１において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）～１３３（ｋ、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１５をオン状態とする。また、走査線１３３（ｋ、１）～１３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする（図６のＳ１１）。このとき、既に制御線１３１（ｋ）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ１１７はオン状態となっている。また、信号線駆動回路１５は、第１信号線１５１の信号電圧を、輝度信号電圧から基準電圧ＶＲ１に変化させる。これにより、図５（ｂ）に示すように、駆動トランジスタ１１４のゲート及び静電保持容量１１８の第１電極には、固定電位線１１９の固定電圧ＶＲＥＦが印加され、スイッチングトランジスタ１１７の導通により、駆動トランジスタ１１４のソース及び静電保持容量１１８の第２電極及び有機ＥＬ素子１１３のアノードには、第１信号線１５１の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ１１４のゲート電位及びソース電位及びドレイン電位が、それぞれ、ＶＲＥＦ及びＶＲ１及びＶＤＤでリセットされ、有機ＥＬ素子１１３のアノード電位及びカソード電位が、それぞれＶＲＥＦ及びＶｃａｔでリセットされる。上述した駆動トランジスタ１１４のゲート及びソースに、それぞれ、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第１リセット電圧印加ステップに相当する。
　また、時刻ｔ０１において、有機ＥＬ素子１１３の発光を停止させるため、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、式１及び式２で表される関係を満たすように予め設定されている。
 
　　　ＶＲＥＦ－ＶＣＡＴ＜Ｖｔｈ＋Ｖｔ（ＥＬ）　　　　　（式１）
　　　ＶＲ１－ＶＣＡＴ＜Ｖｔ（ＥＬ）　　　　　（式２）
 
　上記式１及び式２を満たす数値例として、例えば、ＶＲＥＦ＝ＶＣＡＴ＝ＶＲ１＝０Ｖである。
　ここで、Ｖｔｈ及びＶｔ（ＥＬ）は、それぞれ、駆動トランジスタ１１４及び有機ＥＬ素子１１３の閾値電圧であり、ＶＣＡＴは、有機ＥＬ素子１１３のカソード電圧である。上記式１は、時刻ｔ０１において、固定電位線１１９→駆動トランジスタ１１４→有機ＥＬ素子１１３→電源線１１２という電流パスで電流が流れない条件である。一方、上記式２は、第１信号線１５１→スイッチングトランジスタ１１５→スイッチングトランジスタ１１７→有機ＥＬ素子１１３→電源線１１２という電流パスで電流が流れない条件である。
　以上、時刻ｔ０１では、ｋ番目の駆動ブロックに属する発光画素１１Ａの有する有機ＥＬ素子１１３の発光を停止し、駆動トランジスタ１１４のリセット動作を開始する。
　次に、時刻ｔ０２において、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）～１３３（ｋ、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１５をオフ状態とする（図６のＳ１２）。また、走査線１３３（ｋ、１）～１３３（ｋ、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオフ状態とする。これにより、時刻ｔ０１から開始された駆動トランジスタ１１４のリセット動作が終了する。時刻ｔ０２におけるスイッチングトランジスタ１１５及び１１６を非導通とする動作は、第１非導通ステップに相当する。
　上述した第１リセット電圧印加ステップ及び第１非導通ステップは、第１リセットステップに相当する。
　なお、駆動トランジスタ１１４に印加されるゲート－ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述したリセット期間を十分に確保して当該ゲート電位及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま閾値補正または書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧または移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。また、このリセット期間を十分長く確保することにより、駆動トランジスタ１１４のゲート電位及びソース電位は安定し、高精度なリセット動作が実現される。
　以上、時刻ｔ０１～時刻ｔ０２の期間では、駆動トランジスタ１１４のリセット動作が、ｋ番目の駆動ブロック内において同時に実行され、ｋ番目の駆動ブロックの全ての発光画素１１Ａの有する駆動トランジスタ１１４のゲート及びソースには、安定したリセット電圧であるＶＲＥＦ及びＶＲ１が設定される。
　次に、時刻ｔ０３において、走査／制御線駆動回路１４は、制御線１３１（ｋ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１７をオフ状態とする。これにより、時刻ｔ０４から開始される輝度信号電圧の書き込み期間において、スイッチングトランジスタ１１７が非導通状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させることが可能となる。
　次に、時刻ｔ０４～時刻ｔ０５の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ１１５を、オン状態とする（図６のＳ１３）。また、走査線１３３（ｋ、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする。また、この時、信号線駆動回路１５は、第１信号線１５１の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させている。これにより、図５（ｃ）に示すように、静電保持容量１１８の第２電極に輝度信号電圧Ｖｄａｔａが印加され、駆動トランジスタ１１４のゲートには、固定電位線１１９の固定電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝－５Ｖ～０Ｖである。
　なお、時刻ｔ０４～時刻ｔ０５においては、スイッチングトランジスタ１１７が非導通となっており、駆動トランジスタ１１４のソース電位は、リセット期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子１１３の順方向に発光電流は流れない。
　よって、静電保持容量１１８には、両電極が高精度にリセットされた後、輝度信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、第１輝度保持ステップに相当する。
　次に、時刻ｔ０６までの期間において、上述した時刻ｔ０４～時刻ｔ０５の書き込み動作を、ｋ番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
　次に、時刻ｔ０７において、走査／制御線駆動回路１４は、制御線１３１（ｋ）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、ｋ番目の駆動ブロックに属する発光画素１１Ａの有するスイッチングトランジスタ１１７をオン状態とする（図６のＳ１４）。このとき、既に、走査線１３３（ｋ、１）～１３３（ｋ、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ１１５及び１１６は非導通状態である。よって、時刻ｔ０４～時刻ｔ０６の書き込み期間において静電保持容量１１８に保持された電圧が駆動トランジスタ１１４のゲート－ソース間電圧であるＶｇｓとなり、式３で表される。
 
　　　Ｖｇｓ＝（ＶＲＥＦ－Ｖｄａｔａ）　　　　　　　　（式３）
 
　ここで、Ｖｇｓは、例えば、０Ｖ～５Ｖとなるため、図５（ａ）に示すように、駆動トランジスタ１１４はオン状態となり、ドレイン電流が有機ＥＬ素子１１３へと流れ込み、ｋ番目の駆動ブロックに属する発光画素１１Ａでは、上記式３に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第１発光ステップに相当する。
　このとき、駆動トランジスタ１１４のソース電位は、有機ＥＬ素子１１３のカソード電位ＶＣＡＴからＶｔ（ＥＬ）だけ高い電位となり、式４で表される。
 
　　　ＶＳ＝Ｖｔ（ＥＬ）＋ＶＣＡＴ　　　　　（式４）
 
　また、上記式３で規定されるＶｇｓ及び式４で規定されるソース電位から、駆動トランジスタ１１４のゲート電位は、式５で表される。
 
　　　ＶＧ＝（ＶＲＥＦ－Ｖｄａｔａ）＋Ｖｔ（ＥＬ）＋ＶＣＡＴ　　　（式５）
 
　以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４のリセット動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線１３１を駆動ブロック内で共通化できる。
　また、走査線１３３（ｋ、１）～１３３（ｋ、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、リセット期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
　上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献１に記載された従来の画像表示装置５００では実現困難である。図１０に記載された画素回路図では、駆動トランジスタ５１２の閾値電圧Ｖｔｈを補償しているが、当該閾値電圧に相当する電圧が保持容量５１３に保持された後、駆動トランジスタ５１２のソース電位は変動し確定しない。このため、画像表示装置５００では、閾値電圧Ｖｔｈを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置５００では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図１０に記載された発光画素５０１では駆動ブロック化はできない。
　これに対し、本発明の表示装置１の有する発光画素１１Ａ及び１１Ｂは、前述したように、駆動トランジスタ１１４のゲートと固定電位線１１９との間にスイッチングトランジスタ１１６が付加され、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との間にスイッチングトランジスタ１１７が付加されている。これにより、駆動トランジスタ１１４のゲート及びソース電位が安定化されるので、リセット完了から輝度信号電圧の書き込みまでの時間、及び、当該書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内でのリセット期間及び発光期間を一致させることが可能となる。
　ここで、特許文献１に記載された、２本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された表示装置とで、リセット期間により規定される発光デューティの比較を行う。なお、特許文献１に記載された画像表示装置については、閾値電圧検出期間をリセット期間であると仮定して、発光デューティを算出する。
　図７は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の１水平期間ｔ１Ｈにおけるリセット期間は、基準電圧が各画素の有する静電保持容量に印加される期間であり、走査線がＨＩＧＨレベル状態の期間であるＰＷＳに相当する。また、信号線においては、１水平期間ｔ１Ｈは、信号電圧を供給する期間であるＰＷＤと、基準電圧を供給する期間であるｔＤとを含む。また、ＰＷＳの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｓ）及びｔＦ（Ｓ）とし、ＰＷＤの立ち上がり時間及び立ち下がり時間を、それぞれ、ｔＲ（Ｄ）及びｔＦ（Ｄ）とすると、１水平期間ｔ１Ｈは式６のように表される。
 
　ｔ１Ｈ＝ｔＤ＋ＰＷＤ＋ｔＲ（Ｄ）＋ｔＦ（Ｄ）　　　　　（式６）
 
さらに、ＰＷＤ＝ｔＤと仮定すると、１水平期間ｔ１Ｈは式７のように表される。
 
　ｔＤ＋ＰＷＤ＋ｔＲ（Ｄ）＋ｔＦ（Ｄ）＝２ｔＤ＋ｔＲ（Ｄ）＋ｔＦ（Ｄ）　　　　　（式７）
 
となる。式６及び式７より、ｔＤは式８で表される。
 
　ｔＤ＝（ｔ１Ｈ－ｔＲ（Ｄ）－ｔＦ（Ｄ））／２　　　　　（式８）
 
となる。また、リセット期間は基準電圧発生期間内に開始し終了しなければならないので、リセット期間を最大で確保したとして、ｔＤは式９で表される。
 
　ｔＤ＝ＰＷＳ＋ｔＲ（Ｓ）＋ｔＦ（Ｓ）　　　　　（式９）
 
となり、式８及び式９より、ＰＷＳは式１５のように表される。
 
　ＰＷＳ＝（ｔ１Ｈ－ｔＲ（Ｄ）－ｔＦ（Ｄ）－２ｔＲ（Ｓ）－２ｔＦ（Ｓ））／２　　　（式１０）
 
が得られる。
　上記式１０に対して、例として、走査線本数が１０８０本（＋ブランキング３０本）の垂直解像度を有し、１２０Ｈｚ駆動するパネルの発光デューティを比較する。
　従来の画像表示装置において、２本の信号線を有する場合の１水平期間ｔ１Ｈは、１本の信号線を有する場合の２倍であるから、
　ｔ１Ｈ＝｛１秒／（１２０Ｈｚ×１１１０本）｝×２＝７．５μＳ×２＝１５μＳ
となる。ここで、ｔＲ（Ｄ）＝ｔＦ（Ｄ）＝２μＳ、ｔＲ（Ｓ）＝ｔＦ（Ｓ）＝１．５μＳとし、これらを式１０に代入すると、リセット期間であるＰＷＳは、２．５μＳとなる。
　ここで、十分な精度を有するためのリセット期間が１０００μＳ必要であるとすると、当該リセット動作に必要な水平期間は、１０００μＳ／２．５μＳ＝４００水平期間、が少なくとも非発光期間として必要となる。よって、２本の信号線を用いた従来の画像表示装置の発光デューティは、（１１１０水平期間－４００水平期間）／１１１０水平期間＝６４％以下となる。
　次に、本発明の駆動ブロック化された表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのリセット期間が１０００μＳ必要であるとすると、ブロック駆動の場合には、図４Ａに記載されたリセット期間が上記１０００μＳに相当する。この場合、１フレームの非発光期間は、上記リセット期間と書き込み期間とを含むことから、少なくとも１０００μＳ×２＝２０００μＳとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、（１フレーム時間－２０００μＳ）／１フレーム時間であり、１フレーム時間として（１秒／１２０Ｈｚ）を代入して、７６％以下となる。
　以上の比較結果より、２本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じリセット期間を設定したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の表示装置を実現することが可能となる。
　逆に言えば、２本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた表示装置とを同じ発光デューティに設定した場合、本発明の表示装置の方が、リセット期間を長く確保できることが解る。
　再び、本実施の形態に係る表示装置１の駆動方法について説明する。
　一方、ｋ番目の駆動ブロックにおける駆動トランジスタ１１４のリセット期間が完了し、書き込み期間が開始される時刻ｔ０４の直後、（ｋ＋１）番目の駆動ブロックにおける駆動トランジスタ１１４のリセット動作が開始される。
　まず、時刻ｔ１１において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）～１３３（ｋ＋１、ｍ）の電圧レベルを同時にＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１５をオン状態とする。また、走査線１３３（ｋ＋１、１）～１３３（ｋ＋１、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする（図６のＳ２１）。このとき、既に制御線１３１（ｋ＋１）の電圧レベルはＨＩＧＨでありスイッチングトランジスタ１１７はオン状態となっている。また、信号線駆動回路１５は、第２信号線１５２の信号電圧を、輝度信号電圧から基準電圧ＶＲ１に変化させる。これにより、駆動トランジスタ１１４のゲート及び静電保持容量１１８の第１電極には、固定電位線１１９の固定電圧ＶＲＥＦが印加され、スイッチングトランジスタ１１７の導通により、駆動トランジスタ１１４のソース及び静電保持容量１１８の第２電極には、第２信号線１５２の基準電圧ＶＲ１が印加される。つまり、駆動トランジスタ１１４のゲート電位及びソース電位が、それぞれ、ＶＲＥＦ及びＶＲ１でリセットされる。上述した駆動トランジスタ１１４のゲート及びソースに、それぞれ、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１を印加する動作は、第２リセット電圧印加ステップに相当する。
　また、時刻ｔ１１において、有機ＥＬ素子１１３の発光を停止させるため、固定電圧ＶＲＥＦ及び基準電圧ＶＲ１は、それぞれ、上記式１及び上記式２で表される関係を満たすように予め設定されている。
　以上、時刻ｔ１１では、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有する有機ＥＬ素子１１３の発光を停止し、駆動トランジスタ１１４のリセット動作を開始する。
　次に、時刻ｔ１２において、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）～１３３（ｋ＋１、ｍ）の電圧レベルを同時にＨＩＧＨからＬＯＷに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１５をオフ状態とする（図６のＳ２２）。また、走査線１３３（ｋ＋１、１）～１３３（ｋ＋１、ｍ）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオフ状態とする。これにより、時刻ｔ１１から開始された駆動トランジスタ１１４のリセット動作が終了する。時刻ｔ１２におけるスイッチングトランジスタ１１５及び１１６を非導通とする動作は、第２非導通ステップに相当する。
　上述した第２リセット電圧印加ステップ及び第２非導通ステップは、第２リセットステップに相当する。
　なお、駆動トランジスタ１１４に印加されるゲート－ソース電圧とドレイン電流との特性は、ヒステリシスを有するため、上述したリセット期間を十分に確保して当該ゲート及びソース電位を精度よく初期化しておく必要がある。リセット期間が不十分のまま閾値補正及び書き込み動作が実行されると、上記ヒステリシス等により発光画素ごとの閾値電圧及び移動度の変動履歴が長時間残留することとなり、画像の輝度ムラが十分に抑制されず、残像などの表示劣化を抑制できない。また、このリセット期間を十分長く確保することにより、駆動トランジスタ１１４のゲート電位及びソース電位は安定し、高精度なリセット動作が実現される。
　以上、時刻ｔ１１～時刻ｔ１２の期間では、駆動トランジスタ１１４のリセット動作が、（ｋ＋１）番目の駆動ブロック内において同時に実行され、（ｋ＋１）番目の駆動ブロックの全ての発光画素１１Ｂの有する駆動トランジスタ１１４のゲート及びソースには、安定したリセット電圧であるＶＲＥＦ及びＶＲ１が設定される。
　次に、時刻ｔ１３において、走査／制御線駆動回路１４は、制御線１３１（ｋ＋１）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１７をオフ状態とする。これにより、時刻ｔ１４から開始される輝度信号電圧の書き込み期間において、スイッチングトランジスタ１１７が非導通状態となることにより、当該期間において静電保持容量１１８から駆動トランジスタ１１４のソースへのリーク電流が発生しないので、静電保持容量１１８に正確な信号電圧に対応した電圧を保持させることが可能となる。また、スイッチングトランジスタ１１７により、上記期間は上記リーク電流を抑制するための高速書き込みに制約されないので、正確な輝度信号電圧の書き込みに必要な本来の書き込み期間を確保することが可能となる。
　次に、時刻ｔ１４～時刻ｔ１５の間に、走査／制御線駆動回路１４は、走査線１３３（ｋ＋１、１）の電圧レベルを、ＬＯＷ→ＨＩＧＨ→ＬＯＷに変化させ、１行目の発光画素の有するスイッチングトランジスタ１１５を、オン状態とする（図６のＳ２３）。また、走査線１３３（ｋ＋１、１）の電圧レベルの上記変化により、同時に、スイッチングトランジスタ１１６をオン状態とする。また、この時、信号線駆動回路１５は、第２信号線１５２の信号電圧を基準電圧から輝度信号電圧Ｖｄａｔａに変化させている。これにより、静電保持容量１１８の第２電極に輝度信号電圧Ｖｄａｔａが印加され、駆動トランジスタ１１４のゲートには、固定電位線１１９の固定電圧ＶＲＥＦが印加される。Ｖｄａｔａの数値例として、例えば、Ｖｄａｔａ＝－５Ｖ～０Ｖである。
　なお、時刻ｔ１４～時刻ｔ１５においては、スイッチングトランジスタ１１７が非導通となっており、駆動トランジスタ１１４のソース電位は、リセット期間での電位であるＶＲ１を維持していることから、有機ＥＬ素子１１３の順方向に発光電流は流れない。
　よって、静電保持容量１１８には、両電極が高精度にリセットされた後、輝度信号電圧Ｖｄａｔａに応じた電圧が書き込まれる。上記電圧の書き込み動作は、第２輝度保持ステップに相当する。
　次に、時刻ｔ１６までの期間において、上述した時刻ｔ１４～時刻ｔ１５の書き込み動作を、（ｋ＋１）番目の駆動ブロックに属する２行目からｍ行目の発光画素について、行順次に実行する。
　次に、時刻ｔ１７において、走査／制御線駆動回路１４は、制御線１３１（ｋ＋１）の電圧レベルを、ＬＯＷからＨＩＧＨに変化させ、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂの有するスイッチングトランジスタ１１７をオン状態とする（図６のＳ２４）。このとき、既に、走査線１３３（ｋ＋１、１）～１３３（ｋ＋１、ｍ）の電圧レベルは同時にＨＩＧＨからＬＯＷに変化しているので、スイッチングトランジスタ１１５及び１１６は非導通状態である。よって、時刻ｔ１４～時刻ｔ１６の書き込み期間において静電保持容量１１８に保持された電圧が駆動トランジスタ１１４のゲート－ソース間電圧であるＶｇｓとなり、上記式３で表される。
　ここで、Ｖｇｓは、例えば、０Ｖ～５Ｖとなるため、駆動トランジスタ１１４はオン状態となり、ドレイン電流が有機ＥＬ素子１１３へと流れ込み、（ｋ＋１）番目の駆動ブロックに属する発光画素１１Ｂでは、上記式３に規定されたＶｇｓに応じて一斉に発光する。この一斉発光動作は、第２発光ステップに相当する。
　以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ１１４のリセット動作が同時に実行される。また、発光画素行を駆動ブロック化することにより、制御線１３１を駆動ブロック内で共通化できる。
　また、走査線１３３（ｋ＋１、１）～１３３（ｋ＋１、ｍ）においては、走査／制御線駆動回路１４とは個別に接続されているが、リセット期間においては、駆動パルスのタイミングが同一である。よって、走査／制御線駆動回路１４は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。
　以上、時刻ｔ１７以降の期間では、有機ＥＬ素子１１３の発光が、（ｋ＋１）番目の駆動ブロック内において同時に実行されている。
　以上の動作が、表示パネル１０内の（ｋ＋２）番目の駆動ブロック以降においても順次実行される。
　図４Ｂは、本発明の実施の形態に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述したリセット期間及び輝度信号電圧の書き込み期間を含む。
　本発明の実施の形態に係る表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。
　以上、スイッチングトランジスタ１１６及び１１７が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ１１４のリセット期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査／制御線駆動回路１４や信号電圧を制御する信号線駆動回路１５の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された２本の信号線により、駆動トランジスタ１１４のリセット期間を、全発光画素を書き換える時間である１フレーム期間Ｔｆのなかで大きくとることができる。これは、ｋ番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、（ｋ＋１）番目の駆動ブロックにおいてリセット期間が設けられることによるものである。よって、リセット期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査／制御線駆動回路１４の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、１フレーム期間に対する相対的なリセット期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。
　例えば、表示パネル１０をＮ個の駆動ブロックに分割した場合、各発光画素に与えられるリセット期間は、最大Ｔｆ／Ｎとなる。これに対し、発光画素行ごとに異なるタイミングでリセット期間を設定する場合、発光画素行がＭ行（Ｍ＞＞Ｎ）であるとすると、最大Ｔｆ／Ｍとなる。また、特許文献１に記載されたような信号線を発光画素列ごとに２本配置した場合でも、最大２Ｔｆ／Ｍである。
　また、駆動ブロック化により、駆動トランジスタ１１４のソースと静電保持容量１１８の第２電極との導通を制御する制御線を駆動ブロック内で共通化できる。よって、走査／制御線駆動回路１４から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。
　例えば、特許文献１に記載された従来の画像表示装置５００では、発光画素行あたり２本の制御線（給電線及び走査線）が配置されている。画像表示装置５００がＭ行の発光画素行から構成されているとすると、制御線は合計２Ｍ本となる。
　これに対し、本発明の実施の形態に係る表示装置１では、走査／制御線駆動回路１４から、発光画素行あたり１本の走査線、駆動ブロックごとに１本の制御線が出力される。よって、表示装置１がＭ行の発光画素行から構成されているとすると、制御線（走査線を含む）の合計は（Ｍ＋Ｎ）本となる。
　大面積化がなされ、発光画素の行数が大きい場合、Ｍ＞＞Ｎが実現されるので、この場合には、本発明に係る表示装置１の制御線本数は、従来の画像表示装置５００の制御線本数に比べ、約１／２に削減することができる。
　以上、実施の形態について説明したが、本発明に係る表示装置は、上述した実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
　なお、図２Ａ及び図２Ｂに記載された発光画素１１Ａ及び１１Ｂにおいて、静電保持容量１１８の第２電極と固定電位線とが、容量素子を介して接続されてもよい。この場合、輝度信号電圧の書き込み期間において静電保持容量１１８には式３で規定された電圧Ｖｇｓが保持されているが、その後、当該電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量１１８の第２電極の電位が上記容量素子により確定されるので静電保持容量１１８の第１電極の電位も確定され、駆動トランジスタ１１４のゲート電圧が確定される。一方、駆動トランジスタ１１４のソース電位は既に定常状態であるので、上記容量素子は、結果的に駆動トランジスタ１１４のソース電位を保持する機能をも有する。なお、上記容量素子は、任意の固定電位で終端されていればよく、例えば、固定電位線１１９に接続されていてもよい。また、例えば、電源線１１０または１１２に接続されていてもよい。また例えば、前段の走査線１３３に接続されていてもよい。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
　なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成した発光画素にも、上記実施の形態で説明した駆動ブロック化が適用できる。
　図８Ａは、本発明の実施の形態に係る表示装置の変形例を示す奇数駆動ブロックの発光画素の具体的な回路構成図であり、図８Ｂは、本発明の実施の形態に係る表示装置の変形例を示す偶数駆動ブロックの発光画素の具体的な回路構成図である。図８Ａ及び図８Ｂに記載された発光画素２１Ａ及び２１Ｂは、いずれも、有機ＥＬ素子２１３と、駆動トランジスタ２１４と、スイッチングトランジスタ２１５、２１６及び２１７と、静電保持容量１１８と、制御線１３１と、走査線１３３と、第１信号線１５１と、第２信号線１５２とを備える。また、図９は、本発明の実施の形態に係る表示装置の変形例を示す駆動方法の動作タイミングチャートである。図８Ａ及び図８Ｂに記載された発光画素２１Ａ及び２１Ｂの各構成要素の機能、また、図９に記載された駆動方法の各動作の機能については、上述した実施の形態に係る各構成要素の機能及び各動作の機能と同様であるため、ここでは説明を省略する。
　図８Ａ及び図８Ｂに示すように、スイッチングトランジスタ及び駆動トランジスタをｐ型トランジスタで形成し、図９に示すように走査線の極性を反転させたタイミングチャートで駆動される表示装置でも、上述した各実施の形態と同様の効果を奏する。
　また、以上に述べた実施の形態では、有機ＥＬ素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側を画素回路と接続した表示装置でも、上述した各実施の形態と同様の効果を奏する。
　また、例えば、本発明に係る表示装置は、図１０に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
　本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
　１　　表示装置
　１０　　表示パネル
　１１Ａ、１１Ｂ、２１Ａ、２１Ｂ、５０１　　発光画素
　１２　　信号線群
　１３　　制御線群
　１４　　走査／制御線駆動回路
　１５　　信号線駆動回路
　２０　　タイミング制御回路
　３０　　電圧制御回路
　１１０、１１２　　電源線
　１１３、２１３　　有機ＥＬ素子
　１１４、２１４、５１２　　駆動トランジスタ
　１１５、１１６、１１７、２１５、２１６、２１７、５１１　　スイッチングトランジスタ
　１１８　　静電保持容量
　１１９　　固定電位線
　１３１　　制御線
　１３３、７０１、７０２、７０３　　走査線
　１５１　　第１信号線
　１５２　　第２信号線
　５００　　画像表示装置
　５０２　　画素アレイ部
　５０３　　信号セレクタ
　５０４　　走査線駆動部
　５０５　　給電線駆動部
　５１３　　保持容量
　５１４　　発光素子
　５１５　　接地配線
　６０１　　信号線
　８０１、８０２、８０３　　給電線

Claims (9)

  1. 　マトリクス状に配置された複数の発光画素を有する表示装置であって、
    　発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第１信号線及び第２信号線と、
    　第１電源線及び第２電源線と、
    　発光画素行ごとに配置された走査線と、
    　発光画素行ごとに配置された制御線とを備え、
    　前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成し、
    　前記複数の発光画素のそれぞれは、
    　一方の端子が前記第２電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、
    　ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が前記発光素子の他方の端子に接続され、ゲート－ソース間に印加される前記信号電圧を前記信号電流に変換する駆動トランジスタと、
    　一方の端子が前記駆動トランジスタのゲートに接続された容量素子と、
    　ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の一方の端子に接続され、ソース及びドレインの他方が固定電位線に接続された第１スイッチングトランジスタと、
    　ゲートが前記制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタとを備え、
    　ｋ（ｋは自然数）番目の駆動ブロックに属する前記発光画素は、さらに、
    　ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタを備え、
    　（ｋ＋１）番目の駆動ブロックに属する前記発光画素は、さらに、
    　ゲートが前記走査線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続され、ソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタを備える
    　表示装置。
  2. 　前記制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している
    　請求項１に記載の表示装置。
  3. 　さらに、前記第１信号線、前記第２信号線、前記制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、
    　前記駆動回路は、
    　前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第１信号線からの基準電圧を同時に印加し、
    　前記第２スイッチングトランジスタがオン状態で、前記走査線からｋ番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第３スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にし、
    　前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオン状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第２信号線からの基準電圧を同時に印加し、
    　前記第２スイッチングトランジスタがオン状態で、前記走査線から（ｋ＋１）番目の駆動ブロックの有する全ての前記第１スイッチングトランジスタ及び第４スイッチングトランジスタをオフ状態とする電圧を同時に印加することにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にする
    　請求項１または２に記載の表示装置。
  4. 　前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタをリセットするための基準電圧からなり、
    　前記表示装置は、さらに、
    　前記信号電圧を前記第１信号線及び前記第２信号線に出力する信号線駆動回路と、
    　前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、
    　前記タイミング制御回路は、前記信号線駆動回路に前記第１信号線へ前記輝度信号電圧を出力させている間には前記第２信号線へ前記基準電圧を出力させ、前記第２信号線へ前記輝度信号を出力させている間には前記第１信号線へ前記基準電圧を出力させる
    　請求項１～３のうちいずれか１項に記載の表示装置。
  5. 　全ての前記発光画素を書き換える時間をＴｆとし、前記駆動ブロックの総数をＮとすると、
    　前記駆動トランジスタをリセットするためのリセット期間は、
    　最大でＴｆ／Ｎである
    　請求項１～４のうちいずれか１項に記載の表示装置。
  6. 　複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタと、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした２以上の駆動ブロックを構成する表示装置の駆動方法であって、
    　ｋ（ｋは自然数）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースを同時にリセットする第１リセットステップと、
    　前記第１リセットステップの後、一方の端子がｋ番目の駆動ブロックの有する前記駆動トランジスタのゲートに接続された容量素子に、前記輝度信号電圧に対応した電圧を発光画素行順に保持させる第１輝度保持ステップと、
    　前記第１リセットステップの後、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースを同時にリセットする第２リセットステップとを含み、
    　前記第１リセットステップは、
    　ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、固定電位線からの固定電圧及び発光画素列ごとに配置された第１信号線からの基準電圧を同時に印加する第１リセット電圧印加ステップと、
    　ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にする第１非導通ステップとを含み、
    　前記第２リセットステップは、
    　（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び発光画素列ごとに配置された第２信号線からの基準電圧を同時に印加する第２リセット電圧印加ステップと、
    　（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にする第２非導通ステップとを含む
    　表示装置の駆動方法。
  7. 　前記発光素子は、一方の端子が第１電源線に接続され、他方の端子が前記駆動トランジスタのソースに接続され、
    　前記第１リセット電圧印加ステップでは、
    　ゲートが発光画素行ごとに配置された制御線に接続され、ソース及びドレインの一方が前記容量素子の他方の端子に接続されソース及びドレインの他方が前記駆動トランジスタのソースに接続された第２スイッチングトランジスタを導通させた状態で、ゲートが発光画素行ごとに配置された走査線に接続されソース及びドレインの一方が前記駆動トランジスタのゲートに接続されソース及びドレインの他方が前記固定電位線に接続された第１スイッチングトランジスタと、ゲートが前記走査線に接続されソース及びドレインの一方が前記容量素子の他方の端子に接続されソース及びドレインの他方が前記第１信号線に接続された第３スイッチングトランジスタとを導通させることにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電位線からの固定電圧及び前記第１信号線からの基準電圧を同時に印加し、
    　前記第２リセット電圧印加ステップでは、
    　前記第２スイッチングトランジスタを導通させた状態で、前記第１スイッチングトランジスタと、ゲートが前記走査線に接続されソース及びドレインの一方が前記容量素子の他方の端子に接続されソース及びドレインの他方が前記第２信号線に接続された第４スイッチングトランジスタとを導通させることにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに、それぞれ、前記固定電圧及び前記第２信号線からの前記基準電圧を同時に印加し、
    　前記第１非導通ステップでは、
    　前記第２スイッチングトランジスタを導通させた状態で、前記第１スイッチングトランジスタと前記第３スイッチングトランジスタとを非導通にすることにより、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、ｋ番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第１信号線とを同時に非導通にし、
    　前記第２非導通ステップでは、
    　前記第２スイッチングトランジスタを導通させた状態で、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタとを非導通にすることにより、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートと前記固定電位線とを同時に非導通にし、かつ、（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのソースと前記第２信号線とを同時に非導通にし、
    　前記第１輝度保持ステップでは、
    　前記第２スイッチングトランジスタを非導通にした状態で、前記第３スイッチングトランジスタを導通させることにより、前記第１信号線から前記輝度信号電圧を前記容量素子の他方の端子に印加する
    　請求項６に記載の表示装置の駆動方法。
  8. 　さらに、
    　前記第１輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、ｋ番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第１発光ステップを含む
    　請求項６または７に記載の表示装置の駆動方法。
  9. 　さらに、
    　前記第２リセットステップの後、一方の端子が（ｋ＋１）番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに接続された容量素子に、前記輝度信号電圧に対応した電圧を発光画素行順に保持させる第２輝度保持ステップと、
    　前記第２輝度保持ステップの後、前記駆動トランジスタのドレイン電流として、（ｋ＋１）番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第２発光ステップとを含む
    　請求項６～８のうちいずれか１項に記載の表示装置の駆動方法。
     
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