KR20050008628A - 데이터 처리 회로, 표시 장치 및 휴대 단말기 - Google Patents

Abstract

TFT를 이용하여 절연 기판 상에 데이터 처리 회로를 형성한 경우, 디지털 표시 데이터와 같이 데이터 레이트가 빠른 데이터 신호를 고속으로 처리하는 것이 어려워진다. 절연 기판 상에 TFT를 이용하여 형성하여 이루어지는 데이터 처리 회로에 있어서, 직렬로 입력되는 저전압 진폭의 데이터 신호를 레벨 시프트 회로(11)에 의해 한번 고전압 진폭으로 레벨 업하여, 이 고전압 진폭의 직렬 데이터 신호를 직렬-병렬 변환 회로(12)에 의해 병렬 데이터 신호로 변환한 후, 재차 저전압 진폭의 데이터 신호로 레벨 시프트 회로(13A, 13B)에 의해 레벨 다운함으로써, 저소비 전력으로 디지털 데이터 신호의 고속 처리를 가능하게 한다.

Description

데이터 처리 회로, 표시 장치 및 휴대 단말기{DATA PROCESSING CIRCUIT, DISPLAY DEVICE, AND MOBILE TERMINAL}

액정 표시 장치나 EL(electroluminescence) 표시 장치로 대표되는 플랫 패널형 표시 장치의 분야에서는, 최근, 패널의 협액연화, 박형화를 도모하기 위해서, 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와 동일한 투명 절연 기판 상에, 해당 표시부를 구동하는 주변의 구동 회로를 일체적으로 탑재하는, 소위 구동 회로 일체형 표시 장치의 개발이 진행되고 있다. 액정 표시 장치나 EL 표시 장치에 있어서는 화소 트랜지스터로서 박막 트랜지스터(Thin Film Transistor; TFT)가 이용되고 있기 때문에, 주변의 구동 회로를 투명 절연 기판 상에 탑재 시에는 해당 구동 회로도 TFT를 이용하여 형성되게 된다.

표시 장치의 주변 구동 회로로서는, 표시부의 각 화소를 행 단위로 선택하는 수직 구동 회로나, 그 선택된 행의 각 화소에 대하여 표시 데이터를 기입하는 수평구동 회로 외에, 해당 수평 구동 회로에 공급하는 표시 데이터에 대하여 여러가지 처리를 실시하는 데이터 처리 회로가 불가결하다. 여기서, 해당 데이터 처리 회로를 절연 기판 위, 표시 장치에 적용하는 경우에는 유리 기판 등의 투명 절연 기판 상에 TFT를 이용하여 형성하는 경우에 대해서 생각한다.

TFT는 소자 특성의 변동이 크고, 또한 임계값 Vth의 절대값이 크다. 또한, 유리 기판 등의 절연 기판 상에 형성하면, 실리콘 기판 상에 형성하는 경우에 비하여 TFT의 소자 특성이 더욱 악화되는 것이 알려져 있다. 이와 같이 임계값 Vth의 절대값이 큰 TFT를 이용하여 절연 기판 위에 데이터 처리 회로를 형성하는 경우에는 디지털 표시 데이터 신호와 같이 데이터 레이트가 빠른 데이터 신호를 고속으로 처리하는 것이 어려워진다.

한편, 임계값 Vth의 절대값이 크더라도, 회로의 전원 전압을 높게 설정하여, 데이터 신호를 진폭이 큰 신호로 취급함으로써, 데이터 레이트가 빠른 디지털 데이터 신호를 고속으로 처리할 수 있게 된다. 그러나, 데이터 처리 회로의 전원 전압을 높게 하면, 해당 데이터 처리 회로에서의 소비 전력이 대폭 증가하므로, 구동 회로 일체형의 구성을 채용하면서, 표시 장치의 저소비 전력화를 도모하는 데에 있어서 불리하게 된다.

본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은 절연 기판 상에 TFT로 형성하는 경우에도, 저소비 전력으로 디지털 데이터 신호의 고속 처리가 가능한 데이터 처리 회로, 이것을 표시부의 주변 구동 회로의 하나로서 이용한 표시 장치 및 해당 표시 장치를 화면 표시부로서 탑재한 휴대 단말기를제공하는 것에 있다.

〈발명의 개시〉

본 발명에 따른 데이터 처리 회로는, 직렬로 입력되는 제1 전압 진폭의 데이터 신호를 해당 제1 전압 진폭보다 큰 제2 전압 진폭의 데이터 신호로 레벨 변환하는 제1 레벨 변환 수단과, 이 제1 레벨 변환 수단으로 레벨 변환된 데이터 신호를 병렬의 데이터 신호로 변환하는 직렬-병렬 변환 수단과, 상기 병렬의 데이터 신호를 상기 제2 전압 진폭보다 작은 제3 전압 진폭의 데이터 신호로 레벨 변환하는 제2 레벨 변환 수단을 구비하고, 절연 기판 위에 박막 트랜지스터로 형성된 구성으로 되어 있다. 이 데이터 처리 회로는, 기판 외부로부터 직렬로 입력되는 표시 데이터 신호를 처리하여 복수의 수평 구동 회로에 공급하는 데이터 처리 회로를 표시부와 동일한 투명 절연 기판 위에 탑재하여 이루어지는 표시 장치에 있어서, 해당 데이터 처리 회로로서 이용된다. 또한, 이 데이터 처리 회로를 이용한 표시 장치는, PDA(Personal Digital Assistants)나 휴대 전화기로 대표되는 휴대 단말기에, 그 화면 표시부로서 탑재된다.

상기 구성의 데이터 처리 회로, 이것을 표시부의 주변 구동 회로의 하나로서 이용한 표시 장치 또는 해당 표시 장치를 화면 표시부로서 탑재한 휴대 단말기에 있어서, 직렬 입력되는 제1 전압 진폭의 데이터 신호는 제1 레벨 변환 수단으로 제2 전압 진폭의 데이터 신호로 레벨 변환됨으로써 진폭이 큰 데이터 신호가 된다. 직렬-병렬 변환 수단은 직렬 데이터 신호가 데이터 레이트가 빠른 신호라도, 진폭이 큰 신호이므로 고속 처리가 가능하고, 직렬 데이터 신호를 병렬 데이터 신호로고속 처리로 변환한다. 이 병렬화 처리에 의해, 데이터 신호의 데이터 레이트가 느려진다. 이 병렬 데이터 신호는 제2 레벨 변환 수단으로 제3 전압 진폭의 데이터 신호로 레벨 변환됨으로써 진폭이 작은 데이터 신호가 된다. 이후의 처리에서는 데이터 신호가 진폭이 작은 신호라도 데이터 레이트가 느리기 때문에, 회로 전원의 전원 전압이 낮아도 고속 처리가 가능하게 된다.

본 발명은 데이터 처리 회로, 표시 장치 및 휴대 단말기에 관한 것으로, 특히 데이터 레이트가 빠른 디지털 데이터 신호를 처리하는 데이터 처리 회로, 해당 데이터 처리 회로를 표시부의 주변 구동 회로의 하나로서 이용한 표시 장치 및 해당 표시 장치를 화면 표시부로서 탑재한 휴대 단말기에 관한 것이다.

도 1은 본 발명의 일 실시 형태에 따른 데이터 처리 회로의 구성예를 나타내는 블록도.

도 2는 레벨 시프트 회로 및 직렬-병렬 변환 회로의 구체적인 구성의 일례를 나타내는 블록도.

도 3은 직렬-병렬 변환 회로를 겸하는 샘플링 래치형 레벨 시프트 회로의 구체적인 회로예를 나타내는 회로도.

도 4는 본 발명에 따른 구동 회로 일체형 액정 표시 장치의 구성예를 나타내는 블록도.

도 5는 표시부에 있어서의 화소의 구성의 일례를 나타내는 회로도.

도 6은 수평 드라이버 내의 데이터 샘플링 래치부, 제2 래치부 및 레벨 시프터의 구체적인 회로예를 나타내는 회로도.

도 7은 본 발명에 따른 PDA의 구성의 개략을 나타내는 외관도.

〈발명을 실시하기 위한 최량의 형태〉

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 형태에 따른 데이터 처리 회로의 구성예를 나타내는 블록도이다. 도 1에서 알 수 있는 바와 같이, 본 실시 형태에 따른 데이터 처리 회로는 제1 레벨 변환 수단인 레벨 시프트 회로(11)와, 직렬-병렬 변환 회로(12)와, 제2 레벨 변환 수단인 레벨 시프트 회로(13A, 13B)와, 출력 회로(14A, 14B)를 포함하고, 유리 기판 등의 절연 기판 상에 소자 특성의 변동이 크고, 또한 임계값 Vth의 변동이 큰 TFT로 형성되는 것을 전제로 하고 있다.

본 실시 형태에 따른 데이터 처리 회로에는, 제1 전압 진폭(예를 들면, 0V-3.3V)의 디지털 데이터 신호가 직렬로 입력된다. 레벨 시프트 회로(11)는 직렬 입력되는 제1 전압 진폭의 데이터 신호를 해당 제1 전압 진폭보다 큰 제2 전압 진폭(예를 들면, 0V-6.5V)의 데이터 신호로 레벨 변환(레벨 업)한다. 직렬-병렬 변환 회로(12)는 레벨 시프트 회로(11)로 레벨 업된 직렬 데이터 신호를, 예를 들면 2개의 병렬 데이터 신호로 변환한다. 여기서 말하는 직렬-병렬 변환은, 직렬로 입력된 디지털 데이터 신호를 복수 계통, 본 예에서는 2계통의 디지털 데이터 신호(2개의 병렬 데이터 신호)로 변환하는 처리를 의미한다.

직렬-병렬 변환 회로(12)의 후단에는 2계통의 디지털 데이터 신호에 대응하여 2개의 레벨 변환 회로(13A, 13B)가 제3 레벨 변환 수단으로서 형성되어 있다. 이 2개의 레벨 변환 회로(13A, 13B)는 제2 전압 진폭의 데이터 신호를 해당 제2 전압 진폭보다 작은 제3 전압 진폭(예를 들면, 0V-3.3V)의 데이터 신호로 레벨 변환(레벨 다운)한다. 이 제3 전압 진폭의 디지털 데이터 신호는 출력 회로(14A, 14B)를 통해서 외부로 출력된다.

상기 구성의 본 실시 형태에 따른 데이터 처리 회로에 있어서, 직렬 입력되는 제1 전압 진폭의 데이터 신호는 레벨 시프트 회로(11)에 의해 제2 전압 진폭의 데이터 신호로 레벨 업됨으로써, 진폭이 큰 데이터 신호가 되어 직렬-병렬 변환 회로(12)에 공급된다. 직렬-병렬 변환 회로(12)에서는 직렬 데이터 신호가 데이터 레이트가 빠른 신호라도 진폭이 큰 신호이므로, TFT로 이루어지는 회로 구성이라도 고속 처리가 가능하고, 직렬 데이터 신호로부터 병렬 데이터 신호로의 변환 처리가 고속으로 행해진다.

직렬-병렬 변환 회로(12)에 의한 직렬-병렬 변환에 의해, 데이터 신호의 데이터 레이트가 느려진다. 본 회로예의 경우에는 2개의 병렬 데이터 신호로 변환되므로, 변환 후의 데이터 신호의 데이터 레이트는 변환 전의 1/2이 된다. 병렬 데이터 신호는 레벨 시프트 회로(13A, 13B)에 의해 제3 전압 진폭의 데이터 신호로 레벨 다운됨으로써 재차 진폭이 작은 신호가 된다. 이 진폭이 작은 데이터 신호는 출력 회로(14A, 14B)를 통해서 외부로 출력된다. 여기서, 출력 회로(14A, 14B) 및 외부의 회로에서는 데이터 신호가 진폭이 작은 신호라도 데이터 레이트가 느리기 때문에, 회로 전원의 전원 전압이 낮아, TFT로 이루어지는 회로 구성이라도 처리가 가능하게 된다.

상술한 바와 같이, 직렬로 입력되는 저전압 진폭의 데이터 신호를 한번 고전압 진폭으로 레벨 업하여, 이 고전압 진폭의 직렬 데이터 신호를 병렬 데이터 신호로 변환한 후, 재차 저전압 진폭의 데이터 신호로 레벨 다운함으로써, 진폭이 큰 데이터 신호를 취급하는 것이 일부의 회로 부분, 즉 레벨 시프트 회로(11)의 출력단, 직렬-병렬 변환 회로(12) 및 레벨 시프트 회로(13A, 13B)뿐이므로, 절연 기판 위에 TFT로 형성하여 이루어지는 데이터 처리 회로라도, 저소비 전력으로 디지털 데이터 신호의 고속 처리가 가능하게 된다.

또한, 상기 구성의 본 실시 형태에 따른 데이터 처리 회로에 있어서, 예를 들면 레벨 시프트 회로(11)와 직렬-병렬 변환 회로(12)는 공통의 회로로 구성된다. 즉, 직렬로 입력된 데이터 신호를 2개의 병렬 데이터 신호로 변환하는 경우에는, 도 2에 도시한 바와 같이 2개의 샘플링 래치형 레벨 시프트 회로(11A, 11B)를 병렬적으로 배치하여, 이들 레벨 시프트 회로(11A, 11B)에 입력 데이터 Data를 공통으로 입력한다.

그리고, 위상이 다른 2개의 샘플링 펄스 SP1, SP2를 레벨 시프트 회로(11A, 11B)에 각각 공급하여, 이들 레벨 시프트 회로(11A, 11B)를 다른 타이밍에서 샘플링 동작시키도록 한다. 이 동작에 의해, 레벨 시프트 회로(11A, 11B)의 각각에서 데이터 신호 Data가 레벨 업됨과 동시에, 레벨 시프트 회로(11A, 11B)의 각각으로부터 2계통으로 분리된 2개의 병렬 데이터 신호 Data1, Data2가 출력되게 된다.

도 3은 직렬-병렬 변환 회로(12)를 겸하는 샘플링 래치형 레벨 시프트 회로(11A, 11B)의 구체적인 회로예를 나타내는 회로도이다. 도 3에서 알 수 있는 바와 같이, 본 예에 따른 샘플링 래치형 레벨 시프트 회로(11A)(11B)는 샘플링 래치부(21) 및 데이터 래치부(22)를 갖고, 어느 것이나 TFT를 이용하여 절연 기판 상에 형성된 구성으로 되어 있다.

본 레벨 시프트 회로에는 제어 단자(23), 데이터 입력 단자(24), 마이너스측전원 단자(25), 2개의 플러스측 전원 단자(26, 27) 및 데이터 출력 단자(28)가 형성되어 있다. 제어 단자(23)에는 샘플링 펄스 SP가 기판 외부로부터 입력된다. 데이터 입력 단자(24)에는 제1 전압 진폭(0V-3.3V)의 데이터 신호 Data가 기판 외부로부터 입력된다. 전원 단자(25)에는 전원 전압 VSS(예를 들면, 접지 레벨)가 공급된다. 전원 단자(26)에는 데이터 신호 Data의 진폭 전압의 전원 전압 VCC(본 예에서는 3.3V)가 공급된다. 또한, 전원 단자(27)에는 전원 전압 VCC보다 높은 전원 전압 VDD(본 예에서는 6.5V)가 공급된다.

샘플링 래치부(21)는 CMOS 인버터(211, 212), CMOS 래치 셀(213) 및 인버터 회로(214)로 구성되어 있다. CMOS 인버터(211)는, 예를 들면 VCC 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 각 게이트가 데이터 입력 단자(24)에 접속된 PMOS 트랜지스터 Qp11 및 NMOS 트랜지스터 Qn11로 구성되어 있다. 이 CMOS 인버터(211)에 있어서는 기판 외부로부터 데이터 입력 단자(24)를 통하여 입력되는 데이터 신호 Data의 극성을 반전하는 처리가 행해진다.

CMOS 인버터(212)는 VDD 라인과 VSS 라인과의 사이에 직렬로 접속되고, 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp12 및 NMOS 트랜지스터 Qn12로 구성되어 있다. 이 CMOS 인버터(212)에 있어서는 제어 단자(21)를 통하여 입력되는 0V-6.5V 진폭의 샘플링 펄스 SP의 극성을 반전하는 처리가 행해진다.

CMOS 래치 셀(213)은 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp13 및 NMOS 트랜지스터 Qn13으로 이루어지는 제1 CMOS 인버터와, 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp14 및 NMOS 트랜지스터 Qn14로 이루어지는 제2 CMOS 인버터를 갖고, 이들 CMOS 인버터의 각 입출력단이 교차 접속된 구성으로 되어 있다.

구체적으로는, 제1 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp13, Qn13의 게이트 공통 접속점이 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp14, Qn14의 드레인 공통 접속점에 접속되고, 제2 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp14, Qn14의 게이트 공통 접속점이 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp13, Qn13의 드레인 공통 접속점에 접속되어 있다.

이 CMOS 래치 셀(213)의 전원측과 VDD 라인과의 사이에는 PMOS 트랜지스터 Qp15가 접속되어 있다. 이 PMOS 트랜지스터 Qp15는 제어 단자(21)를 통하여 입력되는 샘플링 펄스 SP가 저레벨의 기간에 온 상태로 되어 CMOS 래치 셀(213)에 대하여 전원 전압 VDD를 공급하고, 고레벨의 기간에 오프 상태로 되어 CMOS 래치 셀(213)에의 전원 전압 VDD의 공급을 차단한다. 이상에 의해, CMOS 래치 셀(213)이 레벨 시프트부로 구성되어 있다.

CMOS 래치 셀(213)에 있어서, 제1 CMOS 인버터의 입력단과 데이터 입력 단자(24)와의 사이에는 NMOS 트랜지스터 Qn15가 접속되고, 제2 CMOS 인버터의 입력단과 CMOS 인버터(211)의 각 출력단과의 사이에는 NMOS 트랜지스터 Qn16이 각각 접속되어 있다. 이들 NMOS 트랜지스터 Qn15, Qn16은 샘플링 펄스 SP가 고레벨의 기간에 온 상태로 되어 데이터 신호 Data 및 그 역상 신호를 샘플링하여, CMOS 래치 셀(213)에 공급한다.

인버터 회로(214)는 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS트랜지스터 Qp17 및 NMOS 트랜지스터 Qn17로 이루어지는 제1 CMOS 인버터와, 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp18 및 NMOS 트랜지스터 Qn18로 이루어지는 제2 CMOS 인버터로 구성되고, PMOS 트랜지스터 Qp15를 통해서 전원 전압 VDD가 공급됨으로써 동작 상태로 된다.

이 인버터 회로(214)에 있어서, 제1, 제2 CMOS 인버터는 각 입력단, 즉 MOS 트랜지스터 Qp17, Qn17 및 Qp18, Qn18의 각 게이트 공통 접속점이, CMOS 래치 셀(213)의 제1, 제2 CMOS 인버터의 각 출력단에 접속되어 있다. 제1, 제2 CMOS 인버터의 각 출력단, 즉 MOS 트랜지스터 Qp17, Qn17 및 Qp18, Qn18의 각 드레인 공통 접속점에는 NMOS 트랜지스터 Qn19, Qn20의 각 드레인이 접속되어 있다. 이들 NMOS 트랜지스터 Qn19, Qn20은 CMOS 인버터(212)로 레벨 시프트된 샘플링 펄스 SP가 고레벨의 기간에 온 상태로 되어 CMOS 래치 셀(213)에 래치된 데이터 신호 Data를 차단(次段)의 데이터 래치부(22)에 전송한다.

데이터 래치부(22)는 CMOS 래치(221) 및 CMOS 인버터(222)로 구성되어 있다. CMOS 래치(221)는 VDD 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp21 및 NMOS 트랜지스터 Qn21로 이루어지는 제1 CMOS 인버터와, VDD 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp22 및 NMOS 트랜지스터 Qn22로 이루어지는 제2 CMOS 인버터를 갖고, 이들 CMOS 인버터의 각 입출력단이 교차 접속된 구성으로 되어 있다.

구체적으로는, 제1 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp21, Qn21의게이트 공통 접속점이 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp22, Qn22의 드레인 공통 접속점에 접속되고, 제2 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp22, Qn22의 게이트 공통 접속점이 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp21, Qn21의 드레인 공통 접속점에 접속되어 있다. 또한, 제1, 제2 CMOS 인버터의 각 입력단은 샘플링 래치부(21)의 NMOS 트랜지스터 Qn19, Qn20의 각 소스에 접속되어 있다.

CMOS 인버터(222)는 VDD 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp23 및 NMOS 트랜지스터 Qn23으로 이루어지고, 그 입력단, 즉 MOS 트랜지스터 Qp23, Qn23의 게이트 공통 접속점이 CMOS 래치(221)에 있어서의 제1 CMOS 인버터의 출력단에 접속되고, 그 출력단, 즉 MOS 트랜지스터 Qp23, Qn23의 드레인 공통 접속점이 데이터 출력 단자(28)에 접속된 구성으로 되어 있다.

상기 구성의 샘플링 래치형 레벨 시프트 회로를 도 2에 도시한 바와 같이 병렬적으로 배치하여, 이들 레벨 시프트 회로(11A, 11B)에 입력 데이터 Data를 공통으로 입력함과 함께, 위상이 다른 2개의 샘플링 펄스 SP1, SP2를 레벨 시프트 회로(11A, 11B)에 각각 공급하여, 이들 레벨 시프트 회로(11A, 11B)를 다른 타이밍에서 샘플링 래치시킴으로써, 직렬 입력의 데이터 신호 Data에 대한 레벨 변환(레벨 업) 및 직렬-병렬 변환을 효율적으로 행할 수 있다.

또한, 도 3에 도시한 샘플링 래치형 레벨 시프트 회로에서는 샘플링 펄스 SP가 하강하는 순간에 레벨 변환을 행하고, 이 순간에만 전류가 소비되므로 저소비전력화가 도모된다. 또한, 해당 샘플링 래치형 레벨 시프트 회로를 이용함으로써, 레벨 시프트 회로(11)와 직렬-병렬 변환 회로(12)를 공통의 회로로 구성할 수 있으므로, 공간 절약화를 도모할 수 있다고 하는 장점도 있다.

또, 상기 실시 형태에서는 레벨 시프트 회로(13A, 13B)에 의해 레벨 다운하는 제3 전압 진폭을, 입력되는 데이터 신호의 저전압 진폭(본 예에서는 0V-3.3V)으로 설정한 경우를 예로 들어 설명하였지만, 이 전압 진폭에 한정되는 것이 아니라, 제2 전압 진폭보다 작은 전압 진폭이면, 저소비 전력화의 효과를 얻을 수 있다. 단, 입력되는 데이터 신호의 저전압 진폭과 동일하게 설정하면, 다른 전원을 설치할 필요가 없다고 하는 장점이 있다.

또한, 상기 실시 형태에서는 직렬-병렬 변환 회로(12)에 있어서, 직렬로 입력되는 1계통의 데이터 신호를 2계통의 데이터 신호로 분리, 즉 2개의 병렬의 데이터 신호로 변환하는 것으로 하였지만, 3개 이상의 병렬의 데이터 신호로 변환함으로써, 데이터 신호의 데이터 레이트를 더욱 낮출 수 있다. 구체적으로는, 도 2의 회로에서, 레벨 시프트 회로를 n개(n≥3) 병렬적으로 배치함과 함께, 이들 n개의 레벨 시프트 회로에 대하여 위상이 다른 n개의 샘플링 펄스 SP1∼SPn을 각각 공급하도록 하면 된다.

이상 설명한 실시 형태에 따른 데이터 처리 회로는, 그 용도가 특별히 한정되는 것은 아니지만, 예를 들면 구동 회로 일체형 표시 장치에 있어서, 표시부를 구동하는 주변의 구동 회로로서 이용하기에 적합한 것이다. 단, 본 발명은 표시 장치의 구동 회로에의 적용에 한정되는 것이 아니고, 특히 절연 기판 상에 TFT로형성되는 데이터 처리 회로 단체로서 이용해도 유용한 것이다.

도 4는 본 발명에 따른 구동 회로 일체형 표시 장치, 예를 들면 액정 표시 장치의 구성예를 나타내는 블록도이다. 도 4에서, 투명 절연 기판, 예를 들면 유리 기판(31) 상에는 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부(화소부)(32)가 형성되어 있다. 유리 기판(31)은 다른 한 장의 유리 기판과 소정의 간극을 두고 대향 배치되고, 양 기판 사이에 액정 재료를 밀봉함으로써 표시 패널(LCD 패널)을 구성하고 있다.

표시부(32)에 있어서의 화소의 구성의 일례를 도 5에 도시한다. 매트릭스 형상으로 배치된 화소(50)의 각각은, 화소 트랜지스터인 TFT(Thin Film Transistor; 박막 트랜지스터)(51)와, 이 TFT(51)의 드레인 전극에 화소 전극이 접속된 액정 셀(52)과, TFT(51)의 드레인 전극에 한쪽의 전극이 접속된 유지 용량(53)을 갖는 구성으로 되어 있다. 여기서, 액정 셀(52)은 화소 전극과 이에 대향하여 형성되는 대향 전극과의 사이에서 발생하는 액정 용량을 의미한다.

이 화소 구조에 있어서, TFT(51)는 게이트 전극이 게이트선(주사선)(54)에 접속되고, 소스 전극이 데이터선(신호선)(55)에 접속되어 있다. 액정 셀(52)은 대향 전극이 VCOM선(56)에 대하여 각 화소에 공통으로 접속되어 있다. 그리고, 액정 셀(52)의 대향 전극에는 VCOM선(56)을 통하여 공통 전압 VCOM(VCOM 전위)이 각 화소 공통으로 공급된다. 유지 용량(53)은 다른 쪽의 전극(대향 전극측의 단자)이 CS선(57)에 대하여 각 화소에 공통으로 접속되어 있다.

여기서, 1H(H는 수평 기간) 반전 구동 또는 1F(F는 필드 기간) 반전 구동을행하는 경우에는, 각 화소에 기입되는 표시 신호는 VCOM 전위를 기준으로 하여 극성 반전을 행하게 된다. 또한, VCOM 전위의 극성을 1H 주기 또는 1F 주기로 반전시키는 VCOM 반전 구동을 1H 반전 구동 또는 1F 반전 구동과 병용하는 경우에는, CS선(57)에 공급되는 CS 전위의 극성도 VCOM 전위에 동기하여 교류 반전한다.

여기서, VCOM 전위로서는 CS 전위와 거의 동일한 진폭의 교류 전압이 이용된다. 단, 실제로는 데이터선(54)으로부터 TFT(51)를 통해서 액정 셀(52)의 화소 전극에 신호를 기입할 때에, 기생 용량 등에 기인하여 TFT(51)에서 전압 강하가 발생하므로, VCOM 전위로서는 그 전압 강하분만큼 DC 시프트한 교류 전압이 이용된다.

다시 도 4에서, 표시부(32)와 동일한 유리 기판(31) 상에는, 예를 들면 표시부(32)의 좌측에 데이터 처리 회로(33)가, 표시부(32)의 상하측에 수평(H) 드라이버(수평 구동 회로)(34A, 34B)가, 표시부(32)의 우측에 수직(V) 드라이버(수직 구동 회로)(35)가, 각각 주변의 구동 회로로서 탑재되어 있다. 여기서는 주변의 구동 회로로서 일부를 예시한 것에 불과하며, 이들에 한정되는 것이 아니다. 또한, 수평 드라이버(34A, 34B)에 대해서는 표시부(32)의 상하 어느 한쪽에 배치되어도 된다. 이들 주변의 구동 회로는 표시부(32)의 화소 트랜지스터와 함께 저온 폴리실리콘 또는 CG(Continuous Grain; 연속 입계 결정) 실리콘을 이용하여 제작된다.

상기 구성의 액정 표시 장치에 있어서, 유리 기판(31)에 대하여, 저전압 진폭(예를 들면, 0V-3.3V 진폭)의 R(적) G(녹) B(청) 병렬 입력의 표시 데이터가 입력 패드(PAD)부(36)를 통하여 기판 외부로부터 입력된다. 이 입력된 디지털 표시 데이터는 데이터 처리 회로(33)에 의해 복수 계통, 본 예에서는 표시부(32)의 홀수화소에 기입하는 데이터와 짝수 화소에 기입하는 데이터의 2계통으로 분리된다. 이 2계통으로 분리된 디지털 표시 데이터는, 각각 데이터 버스 라인(37A, 37B)을 통해서 수평 드라이버(34A, 34B)에 공급된다.

수평 드라이버(34A)는, 예를 들면 수평 시프트 레지스터(341), 데이터 샘플링 래치부(342), 제2 래치부(343), 레벨 시프터(344) 및 DA(디지털-아날로그) 변환 회로(DAC)(345)를 갖는 디지털 드라이버로 구성되어 있다. 수평 드라이버(34B)에 대해서도, 수평 드라이버(34A)와 완전히 동일한 구성으로 되어 있다. 일례로서, 수평 드라이버(34A)는 표시부(32)의 홀수 화소에의 표시 데이터의 기입을 행하고, 수평 드라이버(34B)는 표시부(32)의 짝수 화소에의 표시 데이터의 기입을 행하게 된다.

수평 시프트 레지스터(341)는 타이밍 발생 회로(도시 생략)로부터 공급되는 수평 스타트 펄스 HST에 응답하여 시프트 동작을 개시하여, 해당 타이밍 발생 회로로부터 공급되는 수평 클럭 펄스 HCK에 동기하여 1수평 기간에 순차적으로 전송해 가는 샘플링 펄스를 생성한다. 데이터 샘플링 래치부(342)는 수평 시프트 레지스터(341)에서 생성된 샘플링 펄스에 동기하여, 데이터 처리 회로(33)로부터 공급되는 표시 데이터 Data를 1수평 기간에 순차적으로 샘플링하여 래치한다.

이 래치된 1라인분의 디지털 데이터는 수평 블랭킹 기간에 제2 래치부(343)에 일괄적으로 이행된다. 제2 래치부(343)로부터는 1라인분의 디지털 데이터가 일제히 출력된다. 이 출력된 1라인분의 디지털 데이터는 레벨 시프터(344)에 의해 레벨 업되어 DA 변환 회로(345)에 공급되어, 여기서 아날로그 표시 신호로 변환된다. DA 변환 회로(345)로부터 출력되는 1라인분의 아날로그 표시 신호는 표시부(32)의 수평 방향 화소 수 n에 대응하여 배선된 데이터선(55-1∼55-n)으로 출력된다.

수직 드라이버(35)는 수직 시프트 레지스터 및 게이트 버퍼로 구성된다. 이 수직 드라이버(35)에 있어서, 수직 시프트 레지스터는 타이밍 발생 회로(도시 생략)로부터 공급되는 수직 스타트 펄스 VST에 응답하여 시프트 동작을 개시하여, 해당 타이밍 발생 회로로부터 공급되는 수직 클럭 펄스 VCK에 동기하여 1수직 기간에 순차적으로 전송해 가는 주사 펄스를 생성한다. 이 생성된 주사 펄스는 표시부(32)의 수직 방향 화소 수 m에 대응하여 배선된 게이트선(54-1∼54-m)에 게이트 버퍼를 통해서 순차적으로 출력된다.

이 수직 드라이버(35)에 의한 수직 주사에 의해, 주사 펄스가 게이트선(54-1∼54-m)에 순차적으로 출력되면, 표시부(32)의 각 화소가 행(라인) 단위로 순서대로 선택된다. 그리고, 이 선택된 1라인분의 화소에 대하여, DA 변환 회로(345)로부터 출력되는 1라인분의 아날로그 표시 신호가 데이터선(55-1∼55-n)을 경유하여 일제히 기입된다. 이 라인 단위의 기입 동작이 반복됨으로써, 1화면분의 화상 표시가 행해진다.

상기 구성의 액정 표시 장치에서는 표시부(32)와 동일한 패널(유리 기판(31)) 상에, 데이터 처리 회로(33), 수평 드라이버(34A, 34B) 및 수직 드라이버(35) 등의 주변의 구동 회로를 일체적으로 탑재함으로써, 모든 구동 회로 일체형의 표시 패널을 구성할 수 있어, 외부에 다른 기판이나 IC, 트랜지스터 회로를 형성할 필요가 없기 때문에, 시스템 전체의 소형화 및 저비용화가 가능하게 된다.

이 구동 회로 일체형 액정 표시 장치에 있어서, 데이터 처리 회로(33)로서, 상술한 실시 형태에 따른 데이터 처리 회로가 이용된다. 이 경우, 도 1에 도시한 데이터 처리 회로는, 예를 들면 RGB 각 색 6비트의 계 18비트의 디지털 표시 데이터가 기판 외부로부터 입력되는 것으로 하면, 각 비트마다 1개씩 설치되게 된다. 그리고, 18비트의 디지털 표시 데이터를 2계통으로 분리한다. 이 2계통의 디지털 표시 데이터는 18개씩의 배선으로 이루어지는 데이터 버스 라인(37A, 37B)에 의해 수평 드라이버(34A, 34B)에 전송된다.

이와 같이 데이터 처리 회로(33)로서, 상술한 실시 형태에 따른 데이터 처리 회로를 이용함으로써, 해당 데이터 처리 회로가 절연 기판 상에 TFT로 형성된 경우에도, 표시 데이터의 데이터 레이트를 떨어뜨림으로써 표시 데이터의 고속 처리가 가능함과 함께, 필요 이외의 회로 부분에서는 저전압 진폭 신호로 신호 처리를 행함으로써 저소비 전력화가 가능하기 때문에, 종래 곤란하였던, TFT를 이용한 구동 회로 일체형 액정 표시 장치의 실현이 가능하게 됨과 함께, RGB 병렬 입력의 디지털 표시 데이터를 저소비 전력으로 고속으로 처리할 수 있게 된다.

그런데, 구동 회로 일체형 액정 표시 장치를 구성하는 경우, 데이터 처리 회로(33)의 기판 위의 배치 위치가 제약되므로, 디지털 표시 데이터를 데이터 처리 회로(33)로부터 수평 드라이버(34A, 34B)까지 전송하는 데이터 버스 라인(37A, 37B)의 배선 길이가 길어지므로, 배선에서 발생되는 기생 용량 등이 커서, 그 용량 부하가 무거워진다. 또한, 데이터 버스 라인(37A, 37B)은 RGB 각 색 6비트의 계18비트의 디지털 표시 데이터에 대응한 18개씩의 배선으로 이루어지므로, 그 용량 부하가 매우 무거워진다.

이 매우 무거운 용량 부하의 구동을 데이터 처리 회로(33)가 담당하게 되므로, 해당 데이터 처리 회로(33)에서 소비하는 전력이 매우 큰 것으로 된다. 그런데, 데이터 처리 회로(33)로서, 상술한 실시 형태에 따른 데이터 처리 회로를 이용함으로써, 도 1에서, 대전압 진폭의 데이터 신호를 레벨 시프트 회로(13A, 13B)에 의해 다시 소전압 진폭의 데이터 신호로 레벨 다운하고 있기 때문에, 출력 회로(14A, 14B) 이후의 처리에서의 소비 전력이 적다. 이것은 상술한 실시 형태에 따른 데이터 처리 회로는 배선 길이가 긴 데이터 버스 라인(37A, 37B)을 통해서 디지털 데이터를 전송하는 데 매우 적합한 것을 의미한다.

또, 본 적용예에서는 데이터 처리 회로(33)에 의한 처리 시에, 1계통의 디지털 표시 데이터를 2계통으로 분리하는, 즉 직렬로 입력되는 표시 데이터를 2개의 병렬의 표시 데이터로 변환하는 경우를 예로 들어 설명하였지만, 3개 이상의 병렬의 표시 데이터로 변환하여, 표시 데이터의 데이터 레이트를 더욱 떨어뜨리도록 할 수도 있다. 이 경우, 수평 드라이버는 병렬 데이터 수에 대응한 수만큼 배치되게 된다.

도 6은 수평 드라이버(34A)(34B) 내의 데이터 샘플링 래치부(342), 제2 래치부(343) 및 레벨 시프터(344)의 구체적인 회로예를 나타내는 회로도이다.

도 6에서 알 수 있는 바와 같이, 본 예에 따른 회로는 샘플링 래치부(40) 및 데이터 래치부(41)를 갖고, 어느 것이나 TFT를 이용하여 절연 기판 상에 형성된 구성으로 되어 있다. 또한, 데이터 래치부(41)가 레벨 시프터를 겸하고 있다. 즉, 도 4의 대응에 있어서, 샘플링 래치부(40)가 데이터 샘플링 래치부(342)에 상당하고, 데이터 래치부(41)가 제2 래치부(343) 및 레벨 시프터(344)에 상당한다.

본 예에 따른 회로에는 제1 제어 단자(42), 마이너스측의 2개의 전원 단자(43, 44), 플러스측의 2개의 전원 단자(45, 46), 데이터 입력 단자(47), 제2 제어 단자(48) 및 데이터 출력 단자(49)가 형성되어 있다. 도 4에서, 데이터 입력 단자(47)에는 데이터 처리 회로(33)로부터 데이터 버스 라인(37A, 37B)에 의해 전송되는 저전압 진폭(본 예에서는 0V-3.3V)의 표시 데이터가 입력된다. 제어 단자(42)에는 타이밍 발생 회로(도시 생략)로 발생되는 래치 펄스 LP가 공급된다. 제어 단자(48)에는 상기 타이밍 발생 회로에서 발생되는 샘플링 펄스 SP가 공급된다.

전원 단자(44)와 전원 단자(45)와의 사이에는 데이터 입력 단자(47)에 입력되는 표시 데이터의 진폭 전압, 즉 본 예의 경우에는 전원 전압 VSS로서 0V(접지 레벨), 전원 전압 VCC로서 3.3V가 공급된다. 전원 단자(43)에는 전원 전압 VSS보다 낮은 전원 전압 VL, 예를 들면 -3.3V가 공급된다. 전원 단자(46)에는 전원 전압 VCC보다 높은 전원 전압 VDD, 예를 들면 6.5V가 공급된다.

샘플링 래치부(40)는 입력부(401), CMOS 래치 셀(402) 및 출력부(403)로 구성되어 있다. 입력부(401)는 CMOS 래치 셀(213)은 VCC 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 데이터 입력 단자(47)에 대하여 공통으로 접속된 PMOS 트랜지스터 Qp31 및 NMOS 트랜지스터 Qn31로 이루어지는 CMOS 인버터와,해당 CMOS 인버터의 입출력단, 즉 게이트 공통 접속점 및 드레인 공통 접속점에 각 드레인이 각각 접속된 샘플링용의 NMOS 트랜지스터 Qn32, Qn33을 갖는 구성으로 되어 있다. NMOS 트랜지스터 Qn32, Qn33의 각 게이트는 제어 단자(48)에 공통으로 접속되어 있다.

CMOS 래치 셀(402)은 VCC 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp34 및 NMOS 트랜지스터 Qn34로 이루어지는 제1 CMOS 인버터와, VCC 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp35 및 NMOS 트랜지스터 Qn35로 이루어지는 제2 CMOS 인버터를 갖고, 이들 CMOS 인버터의 각 입출력단이 교차 접속된 구성으로 되어 있다.

구체적으로는, 제1 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp34, Qn34의 게이트 공통 접속점이 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp35, Qn35의 드레인 공통 접속점에 접속되고, 제2 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp35, Qn35의 게이트 공통 접속점이 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp34, Qn34의 드레인 공통 접속점에 접속되어 있다. 제1, 제2 CMOS 인버터의 각 입력단은 샘플링용의 NMOS 트랜지스터 Qn32, Qn33의 각 소스에 각각 접속되어 있다.

출력부(403)는 VCC 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp36 및 NMOS 트랜지스터 Qn36으로 이루어지는 제1 CMOS 인버터와, VCC 라인과 VSS 라인과의 사이에 직렬로 접속되며 또한게이트가 공통으로 접속된 PMOS 트랜지스터 Qp37 및 NMOS 트랜지스터 Qn37로 이루어지는 제2 CMOS 인버터를 갖는 구성으로 되어 있다. 제1 CMOS 인버터의 입력단은 CMOS 래치 셀(402)의 MOS 트랜지스터 Qp35, Qn35의 드레인 공통 접속점에 접속되어 있다. 제2 CMOS 인버터의 입력단은 CMOS 래치 셀(402)의 MOS 트랜지스터 Qp35, Qn35의 게이트 공통 접속점에 접속되어 있다.

데이터 래치부(41)는 입력부(411), CMOS 래치 셀(412) 및 출력부(413)로 구성되어 있다. 입력부(411)는 래치용의 NMOS 트랜지스터 Qn41, Qn42로 구성되어 있다. NMOS 트랜지스터 Qn41의 드레인은 샘플링 래치부(40)에 있어서의 출력부(403)의 MOS 트랜지스터 Qp36, Qn36의 드레인 공통 접속점에 접속되어 있다. NMOS 트랜지스터 Qn42의 드레인은 해당 출력부(403)의 MOS 트랜지스터 Qp37, Qn37의 드레인 공통 접속점에 접속되어 있다. 이들 NMOS 트랜지스터 Qn41, Qn42 각 게이트는 제어 단자(42)에 공통으로 접속되어 있다.

CMOS 래치 셀(412)은 VH 라인과 VL 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp43 및 NMOS 트랜지스터 Qn43로 이루어지는 제1 CMOS 인버터와, VH 라인과 VL 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp44 및 NMOS 트랜지스터 Qn44로 이루어지는 제2 CMOS 인버터를 갖고, 이들 CMOS 인버터의 각 입출력단이 교차 접속된 구성으로 되어 있다.

구체적으로는, 제1 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp43, Qn43의 게이트 공통 접속점이 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp44, Qn44의드레인 공통 접속점에 접속되고, 제2 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp44, Qn44의 게이트 공통 접속점이 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp43, Qn43의 드레인 공통 접속점에 접속되어 있다. 제1, 제2 CMOS 인버터의 각 입력단은 래치용의 NMOS 트랜지스터 Qn41, Qn42의 각 소스에 각각 접속되어 있다.

출력부(413)는 VH 라인과 VL 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp45 및 NMOS 트랜지스터 Qn45로 이루어지는 제1 CMOS 인버터와, VH 라인과 VL 라인과의 사이에 직렬로 접속되며 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp46 및 NMOS 트랜지스터 Qn46으로 이루어지는 제2 CMOS 인버터를 갖고, 이들 CMOS 인버터가 종속 접속된 구성으로 되어 있다. 제1 CMOS 인버터의 입력단은 CMOS 래치 셀(412)의 출력단에 접속되어 있다.

상기 구성의 회로, 즉 수평 드라이버(34A)(34B) 내의 데이터 샘플링 래치부(342), 제2 래치부(343) 및 레벨 시프터(344)의 기능을 갖는 회로에 있어서, 제2 래치부(343)에 상당하는 데이터 래치부(41)에 데이터를 건넬 때까지, 즉 샘플링 래치부(40)에서는 데이터 처리 회로(33)로부터 공급되는 표시 데이터의 전압 진폭(0V-3.3V)에 대응한 0V-3.3V의 전원 전압으로 처리가 행해진다. 그 결과, 소비 전력을 억제할 수 있다.

또한, 데이터 래치부(41)에의 데이터 전송의 완료 후에 전원 전압 VH, VL이 스위칭되어, 데이터 래치부(41)에서는 이 전원 전압 VH, VL로 처리가 행해지므로, 해당 데이터 래치부(41)에 의해 표시 데이터의 레벨 시프트, 즉 저전압 진폭(VSS-VCC)으로부터 고전압 진폭(VL-VH)으로 레벨 업된다. 이와 같이 제2 래치부(343)에상당하는 데이터 래치부(41)가 레벨 시프터(344)의 기능을 겸한 구성을 채용함으로써, 회로 구성의 간략화 및 공간 절약화를 도모할 수 있다.

이상 설명한 적용예에서는 표시 소자로서 액정 셀을 이용하여 이루어지는 액정 표시 장치에 적용한 경우를 예로 들어 설명하였지만, 이 적용예에 한정되는 것이 아니고, 표시 소자로서 EL(electroluminescence; 일렉트로 루미네센스) 소자를 이용하여 이루어지는 EL 표시 장치 등, 표시부와 동일한 기판 위에 데이터 처리 회로를 탑재하여 이루어지는 표시 장치 전반에 적용 가능하다.

상술한 적용예에 따른 액정 표시 장치로 대표되는 표시 장치는, 휴대 전화기나 PDA(Personal Digital Assistants; 휴대 정보 단말기)로 대표되는 소형·경량인 휴대 단말기의 화면 표시부로서 이용하기에 적합한 것이다.

도 7은 본 발명에 따른 휴대 단말기, 예를 들면 PDA의 구성의 개략을 설명하는 외관도이다.

본 예에 따른 PDA는, 예를 들면 장치 본체(61)에 대하여 덮개(62)가 개폐 가능하게 형성된 접이식의 구성으로 되어 있다. 장치 본체(61)의 상면에는 키보드 등의 각종 키가 배치되어 이루어지는 조작부(63)가 배치되어 있다. 한편, 덮개(62)에는 화면 표시부(64)가 배치되어 있다. 이 화면 표시부(64)로서, 상술한 실시 형태에 따른 데이터 처리 회로를 표시부와 동일 기판 위에 탑재하여 이루어지는 액정 표시 장치가 이용된다.

본 실시 형태에 따른 데이터 처리 회로를 탑재한 액정 표시 장치에서는, 상술한 바와 같이 TFT를 이용한 구동 회로 일체형을 용이하게 실현할 수 있음과 함께, 디지털 표시 데이터의 고속 처리를 저소비 전력으로 실현할 수 있다. 따라서, 해당 액정 표시 장치를 화면 표시부(64)로서 탑재함으로써, PDA 전체의 구성을 간략화할 수 있음과 함께, 화면 표시부(64)의 저소비 전력화에 의해 배터리 전원에 의한 연속 사용 가능 시간의 장시간화를 도모할 수 있게 된다.

또, 여기서는 PDA에 적용한 경우를 예로 들어 설명하였지만, 이 적용예에 한정되는 것이 아니고, 본 발명에 따른 액정 표시 장치는 특히 휴대 전화기 등 소형·경량의 휴대 단말기 전반에 이용하기에 적합한 것이다.

이상 설명한 바와 같이, 본 발명에 따르면, 직렬로 입력되는 저전압 진폭의 데이터 신호를 한번 고전압 진폭으로 레벨 업하여, 이 고전압 진폭의 직렬 데이터 신호를 병렬 데이터 신호로 변환한 후, 재차 저전압 진폭의 데이터 신호로 레벨 다운함으로써, 진폭이 큰 데이터 신호를 취급하는 것이 일부의 회로 부분뿐이므로, 절연 기판 위에 TFT로 형성하여 이루어지는 데이터 처리 회로라도, 저소비 전력으로 디지털 데이터 신호의 고속 처리가 가능하게 된다.

Claims (7)

1. 직렬로 입력되는 제1 전압 진폭의 데이터 신호를 해당 제1 전압 진폭보다 큰 제2 전압 진폭의 데이터 신호로 레벨 변환하는 제1 레벨 변환 수단과,

   상기 제1 레벨 변환 수단에 의해 레벨 변환된 데이터 신호를 병렬의 데이터 신호로 변환하는 직렬-병렬 변환 수단과,

   상기 병렬의 데이터 신호를 상기 제2 전압 진폭보다 작은 제3 전압 진폭의 데이터 신호로 레벨 변환하는 제2 레벨 변환 수단

   을 구비하고, 절연 기판 상에 박막 트랜지스터로 형성된 것을 특징으로 하는 데이터 처리 회로.
2. 제1항에 있어서,

   상기 제1 레벨 변환 수단 및 상기 직렬-병렬 변환 수단은, 상기 제1 전압 진폭의 데이터 신호가 공통으로 입력되는 복수의 샘플링 래치형 레벨 변환 회로를 포함하고, 이들 복수의 샘플링 래치형 레벨 변환 회로가 타이밍이 다른 복수의 샘플링 신호에 의해 각각 샘플링되는 것을 특징으로 하는 데이터 처리 회로.
3. 투명 절연 기판 상에 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와,

   상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되며, 상기 표시부의 각화소에 대하여 표시 데이터를 기입하는 복수의 수평 구동 회로와,

   상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되며, 기판 외부로부터 직렬로 입력되는 제1 전압 진폭의 표시 데이터 신호를 처리하여 상기 복수의 수평 구동 회로에 공급하는 데이터 처리 회로를 구비하고,

   상기 데이터 처리 회로가 박막 트랜지스터로 형성되고,

   상기 제1 전압 진폭의 표시 데이터 신호를 해당 제1 전압 진폭보다 큰 제2 전압 진폭의 표시 데이터 신호로 레벨 변환하는 제1 레벨 변환 수단과,

   상기 제1 레벨 변환 수단에 의해 레벨 변환된 표시 데이터 신호를 병렬의 표시 데이터 신호로 변환하는 직렬-병렬 변환 수단과,

   상기 병렬의 표시 데이터 신호를 상기 제2 전압 진폭보다 작은 제3 전압 진폭의 표시 데이터 신호로 레벨 변환하여 상기 복수의 수평 구동 회로에 대하여 공급하는 제2 레벨 변환 수단

   을 갖는 것을 특징으로 하는 표시 장치.
4. 제3항에 있어서,

   상기 복수의 수평 구동 회로는 상기 제3 전압의 전원 전압으로 동작하며, 상기 데이터 처리 회로로부터 공급되는 표시 데이터 신호를 래치하는 데이터 래치 회로군을 갖는 것을 특징으로 하는 표시 장치.
5. 제4항에 있어서,

   상기 복수의 수평 구동 회로는, 상기 제3 전압의 전원 전압으로 동작하며, 상기 데이터 래치 회로군으로부터 일괄적으로 전송되는 표시 데이터 신호를 래치하는 제2 래치 회로군과, 이 제2 래치 회로군에 래치된 표시 데이터 신호를 상기 제3 전압 진폭보다 큰 제4 전압 진폭의 표시 데이터 신호로 레벨 변환하는 레벨 시프트 회로군을 갖는 것을 특징으로 하는 표시 장치.
6. 제5항에 있어서,

   상기 제4 전압 진폭은, 상기 레벨 시프트 회로군으로부터 출력되는 표시 데이터 신호를 아날로그 표시 신호로 변환하는 DA 변환 회로군에서의 처리에 필요한 전압 진폭으로 설정되어 있는 것을 특징으로 하는 표시 장치.
7. 투명 절연 기판 상에 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와,

   상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되며, 상기 표시부의 각 화소에 대하여 표시 데이터를 기입하는 복수의 수평 구동 회로와,

   상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되며, 기판 외부로부터 직렬로 입력되는 제1 전압 진폭의 표시 데이터 신호를 처리하여 상기 복수의 수평 구동 회로에 공급하는 데이터 처리 회로를 구비하고,

   상기 데이터 처리 회로가 박막 트랜지스터로 형성되고,

   상기 제1 전압 진폭의 표시 데이터 신호를 해당 제1 전압 진폭보다 큰 제2전압 진폭의 표시 데이터 신호로 레벨 변환하는 제1 레벨 변환 수단과,

   상기 제1 레벨 변환 수단에 의해 레벨 변환된 표시 데이터 신호를 병렬의 표시 데이터 신호로 변환하는 직렬-병렬 변환 수단과,

   상기 병렬의 표시 데이터 신호를 상기 제2 전압 진폭보다 작은 제3 전압 진폭의 표시 데이터 신호로 레벨 변환하여 상기 복수의 수평 구동 회로에 대하여 공급하는 제2 레벨 변환 수단

   을 갖는 표시 장치를 화면 표시부로서 탑재한 것을 특징으로 하는 휴대 단말기.