JP2020514940A

JP2020514940A - シフトレジスタユニット、ゲート駆動回路及び駆動方法

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Publication number: JP2020514940A
Application number: JP2019547649A
Authority: JP
Inventors: 蒙李; 永▲謙▼ 李; 攀徐; ▲ミャオ▼ ▲張▼
Original assignee: BOE Technology Group Co Ltd; Hefei Xinsheng Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date: 2017-03-20
Filing date: 2017-09-15
Publication date: 2020-05-21
Anticipated expiration: 2037-09-15
Also published as: CN106847221A; JP7076462B2; EP3611720A4; EP3611720B1; WO2018171133A1; EP3611720A1; US10803823B2; US20190156778A1

Abstract

本発明は、シフトレジスタユニット、当該シフトレジスタユニットを含むゲート駆動回路、及び当該シフトレジスタユニットにおける駆動方法を公開した。シフトレジスタユニットは、入力モジュール１０１、出力モジュール１０２、出力リセットモジュール１０３及び第１コンデンサＣ１を含み、第１コンデンサは、プルアップノードＱと第２クロック信号端子ＣＫ２の間に接続されており、第２クロック信号端子に入力される第２クロック信号により、プルアップノードの高レベルを維持させるように構成される。当該シフトレジスタユニットはさらに、プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に接続される第２コンデンサＣ２を含み、第２コンデンサは、１つのフレームスキャンが終了した後のブランキング期間に、第１電圧入力端子に入力される逆バイアス電圧により、プルダウンノードのレベルを低下させる。当該シフトレジスタユニットは、構成が簡単で、全振幅出力を有し、消費電力が低く、ノイズも小さくて、出力端子と接続する薄膜トランジスタの閾値電圧のシフトが回復されるので、液晶パネルの正常な表示は維持可能である。

Description

本公開は、表示技術分野に関し、具体的にはシフトレジスタユニット、当該シフトレジスタユニットを含むゲート駆動回路、及び当該シフトレジスタユニットにおける駆動方法に関する。

表示技術分野において、液晶ディスプレイは現在よく使われるフラットパネルディスプレイである。液晶ディスプレイの画素アレイは通常、交差する複数行のゲート線と複数列のデータ線を含む。ここで、ゲート線に対する駆動は、液晶ディスプレイの外部に集積回路を接続することによって完成できる。近年、アモルファスシリコン薄膜技術の不断なる発展に伴って、ゲート線を駆動するために、ゲート駆動回路を薄膜トランジスタアレイ基板において直接に作成してＧＯＡ（ＧａｔｅｄｒｉｖｅｒＯｎＡｒｒａｙ）回路を構成してもよい。ＧＯＡ回路が直接に液晶ディスプレイの周囲に作成されることができるので、製造プロセスが簡略化され、製品コストが低減され、液晶ディスプレイの集積度が向上されたことにより、液晶ディスプレイは更なる薄型化になる傾向がある。

既存のゲート駆動回路の設計は複雑であり、通常は多数のクロック信号及び多数の薄膜トランジスタを採用するので、回路の消費電力が大きく、ノイズも大きい。また、既存のゲート駆動回路では、１つのフレームスキャンにおいて、回路出力端子は高レベルを出力した後に低レベルを維持する。よって、プルダウンノードは、出力端子に接続される薄膜トランジスタをオンにするように、常に高いポジティブレベルを維持する必要がある。従って、出力端子のレベルを低下させる。このように、薄膜トランジスタゲートが高いポジティブレベルを維持すると、薄膜トランジスタの閾値電圧を容易にシフトさせてしまい、液晶パネルの通常の表示に深刻な影響を与える。

上記の課題に対して、本公開は、シフトレジスタユニット、当該シフトレジスタユニットを含むゲート駆動回路、及び当該シフトレジスタユニットにおける駆動方法を提案する。当該シフトレジスタユニットの構成は簡単であり、全振幅出力を有し、低消費電力で、ノイズも小さくて、出力端子と接続される薄膜トランジスタの閾値電圧のシフトが回復されるので、液晶パネルの正常な表示を維持できる。

本公開の一態様によれば、入力端子、第１クロック信号端子、プルアップノード及びプルダウンノードの間に接続されており、入力端子に入力される入力信号と第１クロック信号端子に入力される第１クロック信号との制御のもと、プルアップノードを充電すると共にプルダウンノードをリセットさせるように構成される入力モジュール（１０１）と、プルアップノード、第２クロック信号端子および出力端子の間に接続されており、プルアップノードのレベルの制御のもと、第２クロック信号端子に入力される第２クロック信号を出力端子に出力するように構成される出力モジュール（１０２）と、プルダウンノードと出力端子の間に接続されており、プルダウンノードのレベルの制御のもと、出力端子をリセットさせるように構成される出力リセットモジュール（１０３）と、プルアップノードと第２クロック信号端子の間に接続されており、第２クロック信号端子に入力される第２クロック信号により、プルアップノードの高レベルを維持させるように構成される第１コンデンサ（Ｃ１）と、を含むシフトレジスタユニットが提案された。

代替として、当該シフトレジスタユニットはさらに、リセット端子とプルダウンノードの間に接続されており、リセット端子に入力されるリセット信号の制御のもと、プルダウンノードを充電するように構成されるプルダウンノード制御モジュール（１０４）を含む。

代替として、当該入力モジュール（１０１）は、制御極が第１クロック信号端子に接続され、入力極が入力端子に接続され、出力極がプルアップノードに接続される第１トランジスタ（Ｔ１）と、制御極がプルアップノードに接続され、入力極が第２電圧入力端子に接続され、出力極がプルダウンノードに接続される第２トランジスタ（Ｔ２）とを含む。

代替として、当該出力モジュール（１０２）は、制御極がプルアップノードに接続され、入力極が第２クロック信号端子に接続され、出力極が出力端子に接続される第３トランジスタ（Ｔ３）と、プルアップノードと出力端子の間に接続される第３コンデンサ（Ｃ３）を含む。

代替として、当該出力リセットモジュール（１０３）は、制御極がプルダウンノードに接続され、入力極が第２電圧入力端子に接続され、出力極が出力端子に接続される第４トランジスタ（Ｔ４）を含む。

代替として、当該プルダウンノード制御モジュール（１０４）は、制御極と入力極がリセット端子に接続され、出力極がプルダウンノードに接続される第５トランジスタ（Ｔ５）を含む。

本公開の他の態様によれば、当該シフトレジスタユニットを複数カスケードして含むゲート駆動回路が提案された。各段のシフトレジスタユニットの出力端子は対応する１つのゲート線に接続され、１段目のシフトレジスタユニットの出力端子は２段目のシフトレジスタユニットの入力端子に接続され、最終段のシフトレジスタユニットの出力端子は後ろから２段目のシフトレジスタユニットのリセット端子に接続され、１段目のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子は前段のシフトレジスタユニットのリセット端子に更に接続され、最終段のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子は次段のシフトレジスタユニットの入力端子に接続され、Ｎ段目のシフトレジスタユニットの第１クロック信号端子と第２クロック信号端子にそれぞれ第１クロック信号と第２クロック信号が入力され、Ｎ＋１段目のシフトレジスタユニットの第１クロック信号端子と第２クロック信号端子にそれぞれ第２クロック信号と第１クロック信号が入力され、第１クロック信号と第２クロック信号の周期は同一で、かつシーケンスは逆である。

本公開の他の態様によれば、当該シフトレジスタユニットにおける駆動方法が提案された。当該方法は、入力端子に入力信号が入力され、第１クロック信号端子に第１クロック信号が入力されることにより、プルアップノードが第１高レベルまで充電されると共に、プルダウンノードがリセットされるステップと、第２クロック信号端子に第２クロック信号が入力され、出力端子が第２クロック信号を出力し、コンデンサブートストラッピング効果により、プルアップノードのレベルを第１高レベルから第２高レベルまで向上させ、第１コンデンサ（Ｃ１）が第２クロック信号端子に入力される第２クロック信号によりプルアップノードの第２高レベルを維持させるステップと、を含む。

代替として、当該シフトレジスタユニットの駆動方法はさらに、リセット端子にリセット信号が入力され、プルダウンノードを高レベルまで充電させることにより、出力端子のレベルをリセットさせるステップを含む。

本公開の原理によれば、当該シフトレジスタユニットは少ない数のクロック信号と薄膜トランジスタを含み、構成が簡単である。プルアップノードと第２クロック信号端子の間に接続される第１コンデンサを利用して、第２クロック信号端子に入力される第２クロック信号によりプルアップノードの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さい。

代替として、当該シフトレジスタユニットはさらに、プルダウンノードと第１電圧入力端子の間に接続されており、１つのフレームスキャンが終了した後のブランキング期間に、第１電圧入力端子に入力される逆バイアス電圧によりプルダウンノードのレベルを低下させる第２コンデンサ（Ｃ２）を含む。

代替として、当該シフトレジスタユニットの駆動方法は、１つのフレームスキャンが終了した後のブランキング期間に、第２コンデンサＣ２は第１電圧入力端子に入力される逆バイアス電圧によりプルダウンノードのレベルを低下させるステップをさらに含む。

本公開の原理によれば、当該シフトレジスタユニットは、１つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードと第１電圧入力端子の間に接続される第２コンデンサを利用し、第１電圧入力端子に入力される逆バイアス電圧によりプルダウンノードのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子と接続する薄膜トランジスタの制御極がネガティブレベル状態にあり、当該薄膜トランジスタの閾値電圧のシフトが回復されることにより、液晶パネルの正常な表示を維持可能である。

本公開の実施例の技術案をさらに明確に説明するために、以下において実施例を説明するに必要な図面を簡単に紹介する。明らかなように、以下に説明した図面は本公開の一部の実施例に過ぎず、当業者が創造的な作業をせずに、これらの図面に基づいてほかの図面を得ることができる。以下の図面は実際のサイズなどに基づいて比例的に縮小拡大して作成したものではなく、本公開の主旨を示すことに重点を置いている。
図１は本公開の実施例によるシフトレジスタユニットのブロック図である。図２は本公開の実施例によるシフトレジスタユニットの回路構成を示した。図３は本公開の実施例に使用可能なシフトレジスタユニットの関連信号シーケンスを示した。図４は第２コンデンサと第１電圧入力端子を追加しなかったシフトレジスタユニットの設計シミュレーション図である。図５は本公開の実施例による第２コンデンサと第１電圧入力端子を追加したシフトレジスタユニットの設計シミュレーション図である。図６は本公開の実施例によるゲート駆動回路の全体接続構成例示図である。図７は本公開の実施例によるシフトレジスタユニットが２段カスケードされたゲート駆動回路のシミュレーション図である。図８は本公開の実施例によるシフトレジスタユニットが６段カスケードだれたゲート駆動回路のシミュレーション図である。図９は本公開の実施例によるシフトレジスタユニットにおける駆動方法のフローチャットである。

以下、図面を参照しながら本公開の実施例における技術案をより明確、完全に説明する。記載された実施例は本発明の一部の実施例であり、全ての実施例ではないことは、明らかなことである。当業者が本発明の実施例に基づいて、創造的な作業をせずに得られるその他の実施例は、いずれも本発明の範囲に属するものとなる。

図１は、本公開の実施例によるシフトレジスタユニットのブロック図である。図１に示すように、当該シフトレジスタユニットは、入力端子ＩＮＰＵＴ、第１クロック信号端子ＣＫ１、プルアップノードＱ及びプルダウンノードＱＢの間に接続されており、入力端子ＩＮＰＵＴに入力される入力信号と第１クロック信号端子ＣＮ１に入力される第１クロック信号との制御のもと、プルアップノードＱを充電すると共にプルダウンノードＱＢをリセットするように構成される入力モジュール１０１と、プルアップノードＱ、第２クロック信号端子ＣＫ２および出力端子ＯＵＴＰＵＴの間に接続されており、プルアップノードＱのレベルの制御のもと、第２クロック信号端子ＣＫ２に入力される第２クロック信号を出力端子ＯＵＴＰＵＴに出力させるように構成される出力モジュール１０２と、プルダウンノードＱＢと出力端子ＯＵＴＰＵＴの間に接続されており、プルダウンノードＱＢのレベルの制御のもと、出力端子ＯＵＴＰＵＴをリセットするように構成される出力リセットモジュール１０３と、プルアップノードＱと第２クロック信号端子ＣＫ２の間に接続されており、第２クロック信号端子ＣＫ２に入力される第２クロック信号により、プルアップノードＱの高レベルを維持させるように構成される第１コンデンサＣ１と、を含む。

代替として、図１に示すように、当該シフトレジスタユニットはさらに、リセット端子ＲＥＳＥＴとプルダウンノードＱＢの間に接続されており、リセット端子ＲＥＳＥＴに入力されるリセット信号の制御のもと、プルダウンノードＱＢを充電するように構成されるプルダウンノード制御モジュール１０４を含む。

代替として、図１に示すように、当該シフトレジスタユニットはさらに、プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に接続されており、１つのフレームスキャンが終了した後のブランキング期間に、第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧によりプルダウンノードＱＢのレベルを低下させる第２コンデンサＣ２を含む。

本公開によるシフトレジスタユニットは数の少ないクロック信号と薄膜トランジスタを含み、その構成が簡単である。プルアップノードＱと第２クロック信号端子ＣＫ２の間に接続される第１コンデンサＣ１を利用して、第２クロック信号端子ＣＫ２に入力される第２クロック信号によりプルアップノードＱの高レベルを維持させることができる。このように、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。また、１つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に接続される第２コンデンサを利用し、第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧によりプルダウンノードＱＢのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子ＯＵＴＰＵＴと接続する薄膜トランジスタの制御極がネガティブレベル状態にあり、当該薄膜トランジスタの閾値電圧のシフトが回復されることにより、液晶パネルの正常な表示を維持可能である。

図２は本公開の実施例によるシフトレジスタユニットの例示的な回路構成を示した。以下、図１と図２を参照しながら、当該シフトレジスタユニットの回路構成について詳しく説明する。代替として、図２に示すように、当該シフトレジスタユニットにおいて、入力モジュール１０１は、制御極が第１クロック信号端子ＣＫ１に接続され、入力極が入力端子ＩＮＰＵＴに接続され、出力極がプルアップノードＱに接続される第１トランジスタＴ１と、制御極がプルアップノードＱに接続され、入力極が第２電圧入力端子ＶＳＳに接続され、出力極がプルダウンノードＱＢに接続される第２トランジスタＴ２とを含む。

代替として、図２に示すように、当該シフトレジスタユニットにおいて、出力モジュール１０２は、制御極がプルアップノードＱに接続され、入力極が第２クロック信号端子ＣＫ２に接続され、出力極が出力端子ＯＵＴＰＵＴに接続される第３トランジスタＴ３と、プルアップノードＱと出力端子ＯＵＴＰＵＴの間に接続される第３コンデンサＣ３とを含む。

代替として、図２に示すように、当該シフトレジスタユニットにおいて、出力リセットモジュール１０３は、制御極がプルダウンノードＱＢに接続され、入力極が第２電圧入力端子ＶＳＳに接続され、出力極が出力端子ＯＵＴＰＵＴに接続する第４トランジスタＴ４を含む。

代替として、図２に示すように、当該シフトレジスタユニットにおいて、プルダウンノード制御モジュール１０４は、制御極と入力極がリセット端子ＲＥＳＥＴに接続され、出力極がプルダウンノードＱＢに接続される第５トランジスタＴ５を含む。

図２に示した全てのトランジスタはいずれもＮ型トランジスタであり、その制御極がＮ型トランジスタのゲートであり、入力極がＮ型トランジスタのドレインであり、出力極がＮ型トランジスタのソースである。第１電圧入力端子Ｖ＿Ｒは、１つのフレームスキャンが終了した後のブランキング期間に逆バイアス電圧が入力され、第２電圧入力端子ＶＳＳには低レベルが入力される。しかし、本公開の原理を実現するために、ソースとドレインの位置及びその対応する第１及び第２電圧入力端子に入力されるレベルを対応的に調整すれば、当該シフトレジスタユニットにおけるトランジスタの１つまたは複数がＰ型トランジスタを採用することも可能である。詳細はここで詳しく述べないが、前記は本発明の保護範囲に含まれるべきである。

以下、図２に示すシフトレジスタユニットをＮ段目のシフトレジスタユニットの例として、図３に示す信号シーケンスを参照しながらその具体的な動作原理を説明する。当該シフトレジスタユニットの第１クロック信号端子ＣＫ１には、第１クロック信号ＣＬＫ１が入力され、第２クロック信号端子ＣＫ２には第２クロック信号ＣＬＫ２が入力される。第２電圧入力端子ＶＳＳには低レベルが入力される。入力端子ＩＮＰＵＴには前の段のシフトレジスタユニットの出力端子ＯＵＴ＿Ｎ−１が接続され、リセット端子ＲＥＳＥＴには次の段のシフトレジスタユニットの出力端子ＯＵＴ＿Ｎ＋１が接続され、即ち、スキャン方向は正方向スキャンである。図３に示すａ、ｂ、ｃ及びｄの四段階において、当該シフトレジスタユニットは、以下の操作を行う。

第１段階ａにおいて、入力端子ＩＮＰＵＴに高レベルの入力信号ＯＵＴ＿Ｎ−１が入力され、第１クロック信号端子ＣＫ１に高レベルの第１クロック信号ＣＬＫ１が入力されることにより、トランジスタＴ１がオンになる。これにより、プルアップノードＱが第１高レベルまで充電されて、トランジスタＴ２、Ｔ３がオンになる。トランジスタＴ２の入力極に低レベルの第２電圧入力端子ＶＳＳが接続されるので、プルダウンノードＱＢのレベルがリセットされて、トランジスタＴ４がオフになる。第２クロック信号端子ＣＫ２に低レベルの第２クロック信号ＣＬＫ２が入力されることにより、出力端子ＯＵＴＰＵＴが低レベルの出力信号ＯＵＴ＿Ｎを出力する。当業者は、第１段階ａにおいて、１段目のシフトレジスタユニットの入力信号が初期入力信号ＳＴＵであってもよいことを、理解できるる。

第２段階ｂにおいて、入力端子ＩＮＰＵＴに低レベルの入力信号ＯＵＴ＿Ｎ−１が入力され、第１クロック信号端子ＣＫ１に低レベルの第１クロック信号ＣＬＫ１が入力されることにより、トランジスタＴ１がオフになる。第２クロック信号端子ＣＫ２に高レベルの第２クロック信号ＣＬＫ２が入力され、トランジスタＴ３がオンのまま維持されるので、出力端子ＯＵＴＰＵＴは、第２クロック信号端子に入力される高レベルの第２クロック信号ＣＬＫ２を出力信号ＯＵＴ＿Ｎとして出力する。また、第３コンデンサＣ３のブートストラッピング効果により、プルアップノードＱのレベルを第１高レベルから第２高レベルへと向上させる。トランジスタＴ２がオンの状態を維持するので、プルダウンノードＱＢのレベルは低レベルにある。プルアップノードＱと第２クロック信号端子ＣＫ２の間に第１コンデンサＣ１があるため、トランジスタＴ１に漏れ電流が存在しても、第１コンデンサＣ１が、第２クロック信号端子ＣＫ２に入力される高レベルの第２クロック信号ＣＬＫ２により、プルアップノードＱの第２高レベルを維持させることができる。この場合、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２が低くても、トランジスタＴ３は完全にオンになることができる。したがって、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。ここで、当該シフトレジスタユニットのノイズを小さくして出力信号にばりが出ることを回避するように、第１コンデンサＣ１は凡そ０．２ｐＦであってもよい。

第３段階ｃにおいて、リセット端子ＲＥＳＥＴに高レベルの入力信号ＯＵＴ＿Ｎ＋１が入力されることにより、トランジスタＴ５がオンになる。従って、プルダウンノードＱＢが高レベルまで充電されて、トランジスタＴ４がオンになる。トランジスタＴ４の入力極に低レベルの第２電圧入力端子ＶＳＳが入力されるので、出力端子ＯＵＴＰＵＴの出力信号ＯＵＴ＿Ｎが低レベルになる。

第４段階ｄは、シフトレジスタユニットが１つのフレームスキャンを終了した後のブランキング期間である。第４段階ｄにおいて、第１電圧入力端子Ｖ＿Ｒに入力される電圧は、順バイアス電圧から逆バイアス電圧になる。プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に第２コンデンサＣ２があるので、第２コンデンサＣ２が、第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧により、プルダウンノードＱＢのレベルを低下させることができる。したがって、トランジスタＴ４の制御極がポジティブレベルの状態であり、第３段階ｃのネガティブレベルの状態と反対することにより、トランジスタＴ４の閾値電圧のシフトが回復され、液晶パネルの正常な表示が維持できる。図４は、第２コンデンサＣ２と第１電圧入力端子Ｖ＿Ｒを追加しなかったシフトレジスタユニットの設計シミュレーション図であり、図５は、本公開の実施例による第２コンデンサＣ２と第１電圧入力端子Ｖ＿Ｒを追加したシフトレジスタユニットの設計シミュレーション図である。図４と図５を比較して分かるように、第２コンデンサＣ２は、プルダウンノードＱＢのレベルを低下させ、トランジスタＴ４の制御極をネガティブレベルの状態にすることができる。

本公開によるシフトレジスタユニットは少ない数のクロック信号と薄膜トランジスタを含み、構成が簡単である。プルアップノードＱと第２クロック信号端子ＣＫ２の間に接続する第１コンデンサＣ１を利用して、第２クロック信号端子ＣＫ２に入力される第２クロック信号によりプルアップノードＱの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。また、１つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に接続する第２コンデンサを利用し、第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧によりプルダウンノードＱＢのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子ＯＵＴＰＵＴと接続する薄膜トランジスタＴ４の制御極がネガティブレベル状態にあり、当該薄膜トランジスタＴ４の閾値電圧のシフトが回復されて、液晶パネルの正常な表示を維持可能である。

本公開の他の態様によれば、図６に示すように、カスケードされる複数段のシフトレジスタユニットを含むゲート駆動回路が提案された。各段のシフトレジスタユニットは、図１及び図２に示すシフトレジスタユニットの構成を採用可能である。図６に示すように、各段のシフトレジスタユニットの出力端子ＯＵＴＰＵＴは対応する１つのゲート線に接続され、１段目のシフトレジスタユニットの出力端子ＯＵＴＰＵＴは２段目のシフトレジスタユニットの入力端子ＩＮＰＵＴに接続され、最終段のシフトレジスタユニットの出力端子ＯＵＴＰＵＴは後ろから２段目のシフトレジスタユニットのリセット端子ＲＥＳＥＴに接続される。１段目のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子ＯＵＴＰＵＴは前段のシフトレジスタユニットのリセット端子ＲＥＳＥＴに更に接続され、最終段のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子ＯＵＴＰＵＴは次段のシフトレジスタユニットの入力端子ＩＮＰＵＴに更に接続される。即ち、Ｎ段目のシフトレジスタユニットに関し、その入力端子ＩＮＰＵＴは、Ｎ−１段目のシフトレジスタユニットの出力端子ＯＵＴＰＵＴに接続され、リセット端子ＲＥＳＥＴはＮ＋１段目のシフトレジスタユニットの出力端子ＯＵＴＰＵＴに接続される。ここで、Ｎ段目のシフトレジスタユニットの第１クロック信号端子ＣＫ１と第２クロック信号端子ＣＫ２はそれぞれ第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２に接続され、Ｎ＋１段目のシフトレジスタユニットの第１クロック信号端子ＣＫ１と第２クロック信号端子ＣＫ２はそれぞれ第２クロック信号ＣＬＫ２と第１クロック信号ＣＬＫに接続される。第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２の周期は同一で、かつシーケンスは逆である。

図６に示すように、Ｎ段目のシフトレジスタユニットを例とする。その出力端子ＯＵＴＰＵＴがＮ番目のゲート線ＧＬ（Ｎ）に接続され、その入力端子ＩＮＰＵＴがＮ−１段目のシフトレジスタユニットの出力信号ＯＵＴ＿Ｎ−１に接続され、リセット端子ＲＥＳＥＴがＮ＋１段目のシフトレジスタユニットの出力信号ＯＵＴ＿Ｎ＋１に接続される。図３に示す信号シーケンスを参照し、Ｎ−１段目のシフトレジスタユニットの出力信号ＯＵＴ＿Ｎ−１が高レベルになる場合、Ｎ段目のシフトレジスタユニットの入力端子ＩＮＰＵＴに高レベルの入力信号ＯＵＴ＿Ｎ−１が入力されることにより、Ｎ段目のシフトレジスタユニットのプルアップノードＱのレベルが向上され、プルダウンノードＱＢのレベルがリセットされ、出力端子ＯＵＴＰＵＴが低レベルの出力信号ＯＵＴ＿Ｎを出力する。Ｎ−１段目のシフトレジスタユニットの出力信号ＯＵＴ＿Ｎ−１が低レベルになる場合、Ｎ段目のシフトレジスタユニットの第２クロック信号端子ＣＫ２に高レベルのクロック信号ＣＬＫ２が入力されることにより、Ｎ段目のシフトレジスタユニットの出力端子ＯＵＴＰＵＴが高レベルの出力信号ＯＵＴ＿Ｎを出力する。Ｎ段目のシフトレジスタユニットの出力信号ＯＵＴ＿Ｎが高レベルになるので、Ｎ＋１段目のシフトレジスタユニットの入力端子ＩＮＰＵＴに高レベルの入力信号ＯＵＴ＿Ｎが入力されることにより、Ｎ＋１段目のシフトレジスタユニットのプルアップノードＱのレベルが向上され、プルダウンノードＱＢのレベルがリセットされ、出力端子ＯＵＴＰＵＴが低レベルの出力信号ＯＵＴ＿Ｎ＋１を出力する。Ｎ＋１段目のシフトレジスタユニットの第２クロック信号端子ＣＫ２に高レベルのクロック信号ＣＬＫ１が入力される場合、Ｎ＋１段目のシフトレジスタユニットの出力端子ＯＵＴＰＵＴが高レベルの出力信号ＯＵＴ＿Ｎ＋１を出力する。Ｎ段目のシフトレジスタユニットのリセット端子ＲＥＳＥＴに高レベルの入力信号ＯＵＴ＿Ｎ＋１が入力される場合、Ｎ段目のシフトレジスタユニットのプルダウンノードＱＢのレベルが向上され、出力端子ＯＵＴＰＵＴの出力信号ＯＵＴ＿Ｎが低レベルになる。図７は、本公開の実施例によるシフトレジスタユニットが２段カスケードされるゲート駆動回路のシミュレーション図であり、図８は本公開の実施例によるシフトレジスタユニットが６段カスケードされるゲート駆動回路のシミュレーション図である。Ｈｓｐｉｃｅシミュレーションで分かるように、回路のシミュレーション図は理論シーケンス図と一致し、ゲート駆動回路はほぼ全振幅で出力し、出力電圧が低レベルにあるときにノイズがほとんどなく、消費電力が低い。よって、本公開の設計の正確性が検証される。

本公開による上記ゲート駆動回路は、プルアップノードＱと第２クロック信号端子ＣＫ２の間に接続する第１コンデンサＣ１を利用し、第２クロック信号端子ＣＫ２に入力される第２クロック信号により、プルアップノードＱの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。１つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に接続する第２コンデンサを利用し、第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧によりプルダウンノードＱＢのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子ＯＵＴＰＵＴと接続する薄膜トランジスタＴ４の制御極がネガティブレベル状態にあり、当該薄膜トランジスタＴ４の閾値電圧のシフトが回復されて、液晶パネルの正常な表示を維持可能である。

本公開の他の態様によれば、図１に示すようなシフトレジスタユニットにおける駆動方法が提案された。図９に示すように、当該方法は、入力端子ＩＮＰＵＴに高レベルの入力信号が入力され、第１クロック信号端子ＣＫ１に高レベルの第１クロック信号ＣＬＫ１が入力されることにより、プルアップノードＱが第１高レベルまで充電されると共に、プルダウンノードＱＢがリセットされるステップＳ９１０と、第２クロック信号端子ＣＫ２に高レベルの第２クロック信号ＣＬＫ２が入力されて、出力端子ＯＵＴＰＵＴが高レベルの第２クロック信号ＣＬＫ２を出力し、第１コンデンサ（Ｃ１）が第２クロック信号端子ＣＫ２に入力される高レベルの第２クロック信号ＣＬＫ２によって、プルアップノードＱの第２高レベルを維持させるするステップＳ９２０と、を含む。

代替として、当該駆動方法はさらに、リセット端子ＲＥＳＥＴに高レベルのリセット信号が入力されて、プルダウンノードＱＢを高レベルまで充電させることにより、出力端子ＯＵＴＰＵＴのレベルをリセットするステップＳ９３０を含む。

代替として、当該駆動方法はさらに、１つのフレームスキャンが終了した後のブランキング期間に、第２コンデンサＣ２は第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧によって、プルダウンノードＱＢのレベルを低下させるステップＳ９４０を含む。

本公開の実施例によるシフトレジスタユニットにおける駆動方法において、プルアップノードＱと第２クロック信号端子ＣＫ２の間に接続する第１コンデンサＣ１を利用し、第２クロック信号端子ＣＫ２に入力される第２クロック信号により、プルアップノードＱの高レベルを維持させることができる。従って、当該シフトレジスタユニットは全振幅出力を有し、消費電力が低く、ノイズも小さくなる。１つのフレームスキャンが終了した後のブランキング期間に、プルダウンノードＱＢと第１電圧入力端子Ｖ＿Ｒの間に接続する第２コンデンサを利用し、第１電圧入力端子Ｖ＿Ｒに入力される逆バイアス電圧によりプルダウンノードＱＢのレベルを低下させることができる。従って、当該シフトレジスタユニットにおいて、出力端子ＯＵＴＰＵＴと接続する薄膜トランジスタＴ４の制御極がネガティブレベル状態にあり、当該薄膜トランジスタＴ４の閾値電圧のシフトが回復され、液晶パネルの正常な表示を維持可能である。

以上は本発明の具体的な実施例に過ぎない。本発明の保護範囲はこれに制限されず、本技術分野を熟知するいかなる技術者が、本発明の実施例が公開した技術範囲内に、容易に想到できた変更や置き換えは、本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、請求の範囲の保護範囲に準じるべきである。

本願は、２０１７年３月２０日に提出された中国特許出願第２０１７１０１６６６７８．０号の優先権を要求する。ここでは、上記特許出願の公開内容を全文引用し本願の一部分とする。

１０１入力モジュール
１０２出力モジュール
１０３出力リセットモジュール
１０４プルダウンノード制御モジュール

Claims

入力端子、第１クロック信号端子、プルアップノード及びプルダウンノードの間に接続されており、入力端子に入力される入力信号と第１クロック信号端子に入力される第１クロック信号との制御のもと、プルアップノードを充電すると共にプルダウンノードをリセットさせるように構成される入力モジュール（１０１）と、
プルアップノード、第２クロック信号端子および出力端子の間に接続されており、プルアップノードのレベルの制御のもと、第２クロック信号端子に入力される第２クロック信号を出力端子に出力するように構成される出力モジュール（１０２）と、
プルダウンノードと出力端子の間に接続されており、プルダウンノードのレベルの制御のもと、出力端子をリセットさせるように構成される出力リセットモジュール（１０３）と、
プルアップノードと第２クロック信号端子の間に接続されており、第２クロック信号端子に入力される第２クロック信号により、プルアップノードの高レベルを維持させるように構成される第１コンデンサ（Ｃ１）と、を含むシフトレジスタユニット。
リセット端子とプルダウンノードの間に接続されており、リセット端子に入力されるリセット信号の制御のもと、プルダウンノードを充電するように構成されるプルダウンノード制御モジュール（１０４）をさらに含む請求項１に記載のシフトレジスタユニット。
プルダウンノードと第１電圧入力端子の間に接続されており、１つのフレームスキャンが終了した後のブランキング期間に、第１電圧入力端子に入力される逆バイアス電圧により、プルダウンノードのレベルを低下させる第２コンデンサ（Ｃ２）をさらに含む請求項１に記載のシフトレジスタユニット。
入力モジュール（１０１）は、
制御極が第１クロック信号端子に接続され、入力極が入力端子に接続され、出力極がプルアップノードに接続される第１トランジスタ（Ｔ１）と、
制御極がプルアップノードに接続され、入力極が第２電圧入力端子に接続され、出力極がプルダウンノードに接続される第２トランジスタ（Ｔ２）と、を含む請求項１〜３のいずれか一項に記載のシフトレジスタユニット。
出力モジュール（１０２）は、
制御極がプルアップノードに接続され、入力極が第２クロック信号端子に接続され、出力極が出力端子に接続される第３トランジスタ（Ｔ３）と、
プルアップノードと出力端子の間に接続される第３コンデンサ（Ｃ３）と、を含む請求項１〜４のいずれか一項に記載のシフトレジスタユニット。
出力リセットモジュール（１０３）は、
制御極がプルダウンノードに接続され、入力極が第２電圧入力端子に接続され、出力極が出力端子に接続される第４トランジスタ（Ｔ４）を含む請求項１〜５のいずれか一項に記載のシフトレジスタユニット。
プルダウンノード制御モジュール（１０４）は、
制御極と入力極がリセット端子に接続され、出力極がプルダウンノードに接続される第５トランジスタ（Ｔ５）を含む請求項２に記載のシフトレジスタユニット。
請求項１〜７のいずれか一項に記載のシフトレジスタユニットを複数カスケードして含むゲート駆動回路であって、各段のシフトレジスタユニットの出力端子は対応する１つのゲート線に接続され、
１段目のシフトレジスタユニットの出力端子は２段目のシフトレジスタユニットの入力端子に接続され、最終段のシフトレジスタユニットの出力端子は後ろから２段目のシフトレジスタユニットのリセット端子に接続され、１段目のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子は前段のシフトレジスタユニットのリセット端子に更に接続され、最終段のシフトレジスタユニット以外に、各段のシフトレジスタユニットの出力端子は次段のシフトレジスタユニットの入力端子に接続され、
Ｎ段目のシフトレジスタユニットの第１クロック信号端子と第２クロック信号端子にそれぞれ第１クロック信号と第２クロック信号が入力され、Ｎ＋１段目のシフトレジスタユニットの第１クロック信号端子と第２クロック信号端子にそれぞれ第２クロック信号と第１クロック信号が入力され、
第１クロック信号と第２クロック信号の周期は同一で、かつシーケンスは逆であるゲート駆動回路。
入力端子に入力信号が入力され、第１クロック信号端子に第１クロック信号が入力されることにより、プルアップノードが第１高レベルまで充電されると共に、プルダウンノードがリセットされるステップと、
第２クロック信号端子に第２クロック信号が入力されて、出力端子が第２クロック信号を出力し、コンデンサブートストラッピング効果により、プルアップノードのレベルを第１高レベルから第２高レベルまで向上させ、第１コンデンサ（Ｃ１）が、第２クロック信号端子に入力される第２クロック信号によりプルアップノードの第２高レベルを維持させるステップと、を含む
請求項１に記載のシフトレジスタユニットにおける駆動方法。
前記シフトレジスタユニットは、リセット端子とプルダウンノードの間に接続されるプルダウンノード制御モジュール（１０４）をさらに含み、
リセット端子にリセット信号が入力されて、プルダウンノードを高レベルまで充電させることにより、出力端子のレベルをリセットさせるステップを含む請求項９に記載の駆動方法。
前記シフトレジスタユニットは、プルダウンノードと第１電圧入力端子の間に接続される第２コンデンサ（Ｃ２）をさらに含み、
１つのフレームスキャンが終了した後のブランキング期間に、第２コンデンサ（Ｃ２）は、第１電圧入力端子に入力される逆バイアス電圧により、プルダウンノードのレベルを低下させるステップを含む
請求項９又は１０に記載の駆動方法。