JPH01227509A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH01227509A JPH01227509A JP8852913A JP5291388A JPH01227509A JP H01227509 A JPH01227509 A JP H01227509A JP 8852913 A JP8852913 A JP 8852913A JP 5291388 A JP5291388 A JP 5291388A JP H01227509 A JPH01227509 A JP H01227509A
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- 230000007257 malfunction Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- Amplifiers (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体メモリ装置等においてＭＯＳレベル信
号を昇圧して出力回路に供給するためのＭＯＳＯ８出力
バフフッ等に使用されるＭＯＳ昇圧回路に関するもので
ある。
号を昇圧して出力回路に供給するためのＭＯＳＯ８出力
バフフッ等に使用されるＭＯＳ昇圧回路に関するもので
ある。
（従来の技術）
従来、この種のＭＯＳ昇圧回路としては、例えば第２図
のようなものがあった。以下、その構成を説明する。
のようなものがあった。以下、その構成を説明する。
第２図は従来の半導体メモリ装置のＭＯＳＯ８出力バフ
フッにおけるＭＯ３昇圧回路の一構成例を示す回路図で
ある。− このＭＯ３昇圧回路１０は、例えばダイナミックＲＡＭ
におけるデータバスの信号レベルをＭＯＳレベルにする
アンプ回路３０の出力側に接続され、そのアンプ回１ｉ
’４３０から出力されるＭＯＳレベル信号Ｓ３０を昇圧
して電源電位レベルのブースト信号８１０を出力し、そ
れを出力回路４０に供給する回路であり、ブートストラ
ップ回路で構成されている。
フッにおけるＭＯ３昇圧回路の一構成例を示す回路図で
ある。− このＭＯ３昇圧回路１０は、例えばダイナミックＲＡＭ
におけるデータバスの信号レベルをＭＯＳレベルにする
アンプ回路３０の出力側に接続され、そのアンプ回１ｉ
’４３０から出力されるＭＯＳレベル信号Ｓ３０を昇圧
して電源電位レベルのブースト信号８１０を出力し、そ
れを出力回路４０に供給する回路であり、ブートストラ
ップ回路で構成されている。
即ち、このＭＯ３昇圧回路１０はインバータ１１．１２
、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）１３，１４．１６゜１９．２０．２１、ＮＭＯ３か
らなるトランスファゲート１７，１８、ＰチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）１５、及びＭ
ＯＳ容量２２を備え、アンプ回路３０の出力側に接続さ
れた入力側ノードＮ１には、インバータ１１゜１２が直
列接続されている。インバータ１１゜１２間のノードＮ
２にはＮＭＯＳ１４．２１のゲートが接続され、更にイ
ンバータ１２の出力側ノードＮ１３にはＮＭＯＳ１３及
びＰＭＯＳ１５の各ゲートとＮＭＯＳ１７が接続されて
いる。
、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）１３，１４．１６゜１９．２０．２１、ＮＭＯ３か
らなるトランスファゲート１７，１８、ＰチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）１５、及びＭ
ＯＳ容量２２を備え、アンプ回路３０の出力側に接続さ
れた入力側ノードＮ１には、インバータ１１゜１２が直
列接続されている。インバータ１１゜１２間のノードＮ
２にはＮＭＯＳ１４．２１のゲートが接続され、更にイ
ンバータ１２の出力側ノードＮ１３にはＮＭＯＳ１３及
びＰＭＯＳ１５の各ゲートとＮＭＯＳ１７が接続されて
いる。
ＮＭＯＳ１３．１４は電源電位Ｖｃｃと接地電位ＧＮＤ
間に直列接続され、そのＮＭＯＳ１３゜１４間のノード
Ｎ４がＮＭＯＳ１６のゲートに接続されている。ＮＭＯ
Ｓ１５．１６は電源電位Ｖｃｃと接地電位ＧＮＤ間に直
列接続され、そのＮＭＯＳ１５．１６間のノードＮ５が
ＮＭＯＳ１８及びノードＮ６を介してＮＭＯＳ１７のゲ
ートに接続されると共にＮＭＯＳ２０のゲートに接続さ
れている。ＮＭＯＳ１７のブースト信号８１０用出力側
ノードＮ７は、ＮＭＯＳ２２のゲート及びＭＯＳＯ８容
量２２続されると共に、ＮＭＯＳ２１を介して接地電位
ＧＮＤに接続されている。ＮＭＯＳ１９．２０は電源電
位Ｖｃｃと接地電位ＧＮＤ間に直列接続され、そのＮＭ
ＯＳ１９．２０間のノードＮ８がＭＯＳＯ８容量２２し
てノードＮ７に接続されている。
間に直列接続され、そのＮＭＯＳ１３゜１４間のノード
Ｎ４がＮＭＯＳ１６のゲートに接続されている。ＮＭＯ
Ｓ１５．１６は電源電位Ｖｃｃと接地電位ＧＮＤ間に直
列接続され、そのＮＭＯＳ１５．１６間のノードＮ５が
ＮＭＯＳ１８及びノードＮ６を介してＮＭＯＳ１７のゲ
ートに接続されると共にＮＭＯＳ２０のゲートに接続さ
れている。ＮＭＯＳ１７のブースト信号８１０用出力側
ノードＮ７は、ＮＭＯＳ２２のゲート及びＭＯＳＯ８容
量２２続されると共に、ＮＭＯＳ２１を介して接地電位
ＧＮＤに接続されている。ＮＭＯＳ１９．２０は電源電
位Ｖｃｃと接地電位ＧＮＤ間に直列接続され、そのＮＭ
ＯＳ１９．２０間のノードＮ８がＭＯＳＯ８容量２２し
てノードＮ７に接続されている。
ノードＮ７に接続された出力回路４０は、ＭＯＳ昇圧回
路１０から出力されたブースト信号Ｓ１０を駆動してそ
れを出力信号Ｄａｕｔの形で送出する回路であり、電源
電位Ｖｃｃど接地電位ＧＮＤ間に直列接続されたＮＭＯ
Ｓ４１，４２を備え、そのＮＭＯＳ４１のゲートがノー
ドＮ７に、そのＮＭＯＳ４２のゲートが低電位（以下、
“Ｌｌｌという）の制御信号Ｃ８にそれぞれ接続され、
両ＮＭＯＳ４１，４２間から出力信号Ｄｏｕｔが取出さ
れる。
路１０から出力されたブースト信号Ｓ１０を駆動してそ
れを出力信号Ｄａｕｔの形で送出する回路であり、電源
電位Ｖｃｃど接地電位ＧＮＤ間に直列接続されたＮＭＯ
Ｓ４１，４２を備え、そのＮＭＯＳ４１のゲートがノー
ドＮ７に、そのＮＭＯＳ４２のゲートが低電位（以下、
“Ｌｌｌという）の制御信号Ｃ８にそれぞれ接続され、
両ＮＭＯＳ４１，４２間から出力信号Ｄｏｕｔが取出さ
れる。
次に、動作を説明する。
ノードＮ１が“Ｌ”から“°Ｈ″に変化すると、ノード
Ｎ２はインバータ１１で反転されて“Ｌ”に、ノードＮ
３はインバータ１２で反転されて“Ｈ”になり、その“
Ｈ”がトランスファゲート１７を介してノードＮ７に伝
達される。この時、トランスファゲート１７のブートス
トラップ動作（自己昇圧動作）により、ノードＮ７には
電源電位■ＣＣレベルが入り、そのＶｃｃレベルによっ
ｒＮＭＯＳ１９，４１がオンすると共Ｇ、：ＭＯ３容量
２２が充電される。ＮＭＯＳ１９がオンすると、貫通電
流がノードＮ８に流れるが、ノードＮ２゜Ｎ３によりＮ
ＭＯＳ１３がオン、ＮＭＯＳ１４がオフしてノードＮ４
が“Ｈ”になり、ＮＭＯＳ１６がオンしてノードＮ５．
Ｎ６が“Ｌ″になり、トランスファゲート１７及びＮＭ
ＯＳ２０がオフする。すると、ノードＮ８の電位が上昇
し、ＭＯＳＯ８容量２２ップリングを受けてノードＮ７
が（Ｖｃｃ 十 トランジスタの閾値）以上の電位と
なる。トランスファゲート１７及びＮＭＯＳ ２０をオ
フさせるタイミングは、ＮＭＯＳ１３．１４．１６．１
８及びＰＭＯＳ１５により、ノードＮ７の電位が電源電
位Ｖｃｃレベルまで上昇してからオフするように設定す
る。
Ｎ２はインバータ１１で反転されて“Ｌ”に、ノードＮ
３はインバータ１２で反転されて“Ｈ”になり、その“
Ｈ”がトランスファゲート１７を介してノードＮ７に伝
達される。この時、トランスファゲート１７のブートス
トラップ動作（自己昇圧動作）により、ノードＮ７には
電源電位■ＣＣレベルが入り、そのＶｃｃレベルによっ
ｒＮＭＯＳ１９，４１がオンすると共Ｇ、：ＭＯ３容量
２２が充電される。ＮＭＯＳ１９がオンすると、貫通電
流がノードＮ８に流れるが、ノードＮ２゜Ｎ３によりＮ
ＭＯＳ１３がオン、ＮＭＯＳ１４がオフしてノードＮ４
が“Ｈ”になり、ＮＭＯＳ１６がオンしてノードＮ５．
Ｎ６が“Ｌ″になり、トランスファゲート１７及びＮＭ
ＯＳ２０がオフする。すると、ノードＮ８の電位が上昇
し、ＭＯＳＯ８容量２２ップリングを受けてノードＮ７
が（Ｖｃｃ 十 トランジスタの閾値）以上の電位と
なる。トランスファゲート１７及びＮＭＯＳ ２０をオ
フさせるタイミングは、ＮＭＯＳ１３．１４．１６．１
８及びＰＭＯＳ１５により、ノードＮ７の電位が電源電
位Ｖｃｃレベルまで上昇してからオフするように設定す
る。
ノードＮ７が（Ｖｃｃ 十 トランジスタの閾値）以上
の電位まで上昇すると、ＮＭＯＳ４１を通して電源電位
Ｖｃｃレベル、例えば１．３２Ｖの出力信号Ｄｏｕｔの
送出が可能となる。
の電位まで上昇すると、ＮＭＯＳ４１を通して電源電位
Ｖｃｃレベル、例えば１．３２Ｖの出力信号Ｄｏｕｔの
送出が可能となる。
（発明が解決しようとする課題）
しかしながら、上記構成のＭＯＳ昇圧回路では、アドレ
ススキニー（ゆがみ）等の原因で発生する“ＨＮ “
Ｌ”Ｈ”と極短い時間で変化するパルス波（ノイズ）が
入力すると、誤動作を起こすおそれがあった。
ススキニー（ゆがみ）等の原因で発生する“ＨＮ “
Ｌ”Ｈ”と極短い時間で変化するパルス波（ノイズ）が
入力すると、誤動作を起こすおそれがあった。
即ち、第３図は第２図の誤動作時の動作波形図であるが
、ノードＮ１が“ＨＮから“Ｌ”、になると、ノードＮ
７の電位はＮＭＯＳ２１を通して放電され、ノードＮ４
．Ｎ５．Ｎ６．Ｎ８も初期状態に戻ろうとする。しかし
、短時間でノードＮ１が再び“”Ｈ”に復帰する場合、
ノードＮ６より先にノードＮ３が“Ｈ”になるので、ト
ランスファゲート１７によるブートストラップ動作が十
分行なえず、ノードＮ７の電位は電源電位Ｖｃｃまで上
昇しない。そのため十分な昇圧電位が得られず、出力回
路４０の出力信号Ｄｏｕｔがレベル降下、つまり誤動作
を起こすという問題があった。
、ノードＮ１が“ＨＮから“Ｌ”、になると、ノードＮ
７の電位はＮＭＯＳ２１を通して放電され、ノードＮ４
．Ｎ５．Ｎ６．Ｎ８も初期状態に戻ろうとする。しかし
、短時間でノードＮ１が再び“”Ｈ”に復帰する場合、
ノードＮ６より先にノードＮ３が“Ｈ”になるので、ト
ランスファゲート１７によるブートストラップ動作が十
分行なえず、ノードＮ７の電位は電源電位Ｖｃｃまで上
昇しない。そのため十分な昇圧電位が得られず、出力回
路４０の出力信号Ｄｏｕｔがレベル降下、つまり誤動作
を起こすという問題があった。
本発明は前記従来技術が持っていた課題として、パルス
波により所定の昇圧電位が得られず、誤動作を起こすと
いう点について解決したＭＯＳ昇圧回路を提供するもの
である。
波により所定の昇圧電位が得られず、誤動作を起こすと
いう点について解決したＭＯＳ昇圧回路を提供するもの
である。
（課題を解決するための手段）
本発明は前記課題を解決するために、ＭＯＳレベル信号
を入力し、ブートストラップ機能によりノードを昇圧し
てその昇圧により電源電位レベルのブースト信号を出力
するブートストラップ回路において、前記ＭＯＳレベル
信号を入力し、前記ブートストラップ回路が初期状態に
なる期間、該ＭＯＳレベル信号のパイレス幅を伸張した
ＭＯＳレベル信号に変換してそれを前記ブートストラッ
プ回路に供給するパルス幅補正回路を設けたものである
。パルス幅補正回路は、例えば前記ＭＯＳレベル信号を
入力するフリップフロップ（以下、ＦＦ回路という）と
、このＦＦ回路の出力を入力側に帰還するゲートとで構
成されている。
を入力し、ブートストラップ機能によりノードを昇圧し
てその昇圧により電源電位レベルのブースト信号を出力
するブートストラップ回路において、前記ＭＯＳレベル
信号を入力し、前記ブートストラップ回路が初期状態に
なる期間、該ＭＯＳレベル信号のパイレス幅を伸張した
ＭＯＳレベル信号に変換してそれを前記ブートストラッ
プ回路に供給するパルス幅補正回路を設けたものである
。パルス幅補正回路は、例えば前記ＭＯＳレベル信号を
入力するフリップフロップ（以下、ＦＦ回路という）と
、このＦＦ回路の出力を入力側に帰還するゲートとで構
成されている。
（作用）
本発明によれば、以上のようにＭＯ３昇圧回路を構成し
たので、パルス幅補正回路はＭＯＳレベル信号がパルス
波状になったときには、そのパルス波のパルス幅を所定
幅だけ伸張するように動作する。これにより、ブートス
トラップ回路は初期状態に戻って的確なブートストラッ
プ動作が行なえる。また、前記パルス波のパルス幅が極
めて短い場合には、それがパルス幅補正回路で吸収され
、パルス波の除去されたＭＯＳレベル信号がブートスト
ラップ回路に供給される。従って、前記課題を除去出来
るのである。
たので、パルス幅補正回路はＭＯＳレベル信号がパルス
波状になったときには、そのパルス波のパルス幅を所定
幅だけ伸張するように動作する。これにより、ブートス
トラップ回路は初期状態に戻って的確なブートストラッ
プ動作が行なえる。また、前記パルス波のパルス幅が極
めて短い場合には、それがパルス幅補正回路で吸収され
、パルス波の除去されたＭＯＳレベル信号がブートスト
ラップ回路に供給される。従って、前記課題を除去出来
るのである。
（実施例）
第１図は本発明の一実施例を示す半導体メモリ装置のＭ
ＯＳＯ８出力バフフッにおけるＭＯＳ昇圧回路の回路図
であり、従来の第２図中の要素と同一の要素には同＝の
符号が付されている。
ＯＳＯ８出力バフフッにおけるＭＯＳ昇圧回路の回路図
であり、従来の第２図中の要素と同一の要素には同＝の
符号が付されている。
このＭＯ３昇圧回路１００は、従来と同様に例えばダイ
ナミックＲＡＭにおけるデータバスの信号レベルをＭＯ
Ｓレベルにするアンプ回路３０の出力側に接続され、そ
のアンプ回路３０から出力されるＭＯＳレベル信号Ｓ３
０を昇圧して電源電位レベルのブースト信号５１００を
出力し、それを出力回路４０に供給する回路であり、入
力側ノードＮＩＯがアンプ回路３０に接続されたパルス
幅補正回路５０と、入力側ノードＮ１がそのパルス幅補
正回路５０の出力側に、出力側ノードＮ７が出力回路４
０の入力側にそれぞれ接続されたブートストラップ回路
１０Ａとで、構成されている。
ナミックＲＡＭにおけるデータバスの信号レベルをＭＯ
Ｓレベルにするアンプ回路３０の出力側に接続され、そ
のアンプ回路３０から出力されるＭＯＳレベル信号Ｓ３
０を昇圧して電源電位レベルのブースト信号５１００を
出力し、それを出力回路４０に供給する回路であり、入
力側ノードＮＩＯがアンプ回路３０に接続されたパルス
幅補正回路５０と、入力側ノードＮ１がそのパルス幅補
正回路５０の出力側に、出力側ノードＮ７が出力回路４
０の入力側にそれぞれ接続されたブートストラップ回路
１０Ａとで、構成されている。
ブートストラップ回路１０Ａは、第１図のＭＯ３昇圧回
路１０と同一の回路で構成されている。
路１０と同一の回路で構成されている。
このブートストラップ回路１０Ａの入力側に接続された
パルス幅補正回路５０は、入力側ノ、−ドＮＩＯに供給
されるＭＯＳレベル信号Ｓ３０を伸張または吸収する回
路であり、２人力のナントゲート（以下、ＮＡＮＤゲー
トという）５１．たすき接続されたＮＡＮＤゲート５２
ａ、５２ｂからなるＦＦ回路５２、及びインバータ５３
．５４を備えている。入力側ノードＮＩＯは、ＮＡＮＤ
ゲート５１．５２ｂの一方の入力側に接続され、そのＮ
ＡＮＤゲート５１の出力側ノードＮｉｌがＮＡＮＤゲー
ト５２ａの一方の入力側に接続され、そのＮＡＮＤゲー
ト５２ａの出力側ノードＮ１２がＮＡＮＤゲート５２ｂ
の他方の入力側に接続され、そのＮＡＮＤゲート５２ｂ
の出力側ノードＮ１３がＮＡＮＤゲート５２ａの他方の
入力側に接続されると共に、インバータ５３を介してブ
ートストラップ回路１０Ａの入力側ノードＮ１に接続さ
れている。更にインバータ５３の出力側は、インバータ
５４を介してＮＡＮＤゲート５１の他方の入力側に接続
されている。
パルス幅補正回路５０は、入力側ノ、−ドＮＩＯに供給
されるＭＯＳレベル信号Ｓ３０を伸張または吸収する回
路であり、２人力のナントゲート（以下、ＮＡＮＤゲー
トという）５１．たすき接続されたＮＡＮＤゲート５２
ａ、５２ｂからなるＦＦ回路５２、及びインバータ５３
．５４を備えている。入力側ノードＮＩＯは、ＮＡＮＤ
ゲート５１．５２ｂの一方の入力側に接続され、そのＮ
ＡＮＤゲート５１の出力側ノードＮｉｌがＮＡＮＤゲー
ト５２ａの一方の入力側に接続され、そのＮＡＮＤゲー
ト５２ａの出力側ノードＮ１２がＮＡＮＤゲート５２ｂ
の他方の入力側に接続され、そのＮＡＮＤゲート５２ｂ
の出力側ノードＮ１３がＮＡＮＤゲート５２ａの他方の
入力側に接続されると共に、インバータ５３を介してブ
ートストラップ回路１０Ａの入力側ノードＮ１に接続さ
れている。更にインバータ５３の出力側は、インバータ
５４を介してＮＡＮＤゲート５１の他方の入力側に接続
されている。
次に、第４図〜第６図を参照しつつ第１図の動作を説明
する。
する。
第４図は第１図におけるパルス幅補正回路５０の動作波
形図、第・５図は第１図におけるブートストラップ回路
１０Ａ及び出力回路４０の動作波形図である。
形図、第・５図は第１図におけるブートストラップ回路
１０Ａ及び出力回路４０の動作波形図である。
第４図に示すように、ノードＮＩＯが″Ｈ”から“Ｌ”
に変わると、ＮＡＮＤゲート５２ｂを通してノードＮ１
３が“°Ｌ″から“Ｈｏ“に変化し、これを受けてＮＡ
ＮＤゲート５２ａを介してノードＮ１２が“Ｈ”からＬ
”に変化すると共に、インバータ５３を介してノードＮ
１が“Ｈ”から“Ｌ”に変化する一ノードＮ１４はノー
ドＮ１の変化を受けてインバータ５４により“Ｌ”から
“Ｈｌｌになるが、ノードＮ１４が変化する前にノード
ＮＩＯが“Ｈ”に復帰しても、ＮＡＮＤゲートＮｉｌに
よりおさえられるためにノードＮｉｌが変化しない。Ｎ
ＡＮＤゲート５２ｂもノードＮ１２がＬ”であるので、
ノードＮＩＯの変化をノードＮ１３には伝達しない。そ
の後、ノードＮ１４の変化を受けてノードＮｌｌが“Ｈ
ｏから′“Ｌ″に変化し、ノードＮ１２が“Ｌ”から“
Ｈｏに変化する。そしてノードＮ１３が“°Ｈ”から“
Ｌ″になり、ノードＮ１が“°Ｌ”から“Ｈｌｌに復帰
する。
に変わると、ＮＡＮＤゲート５２ｂを通してノードＮ１
３が“°Ｌ″から“Ｈｏ“に変化し、これを受けてＮＡ
ＮＤゲート５２ａを介してノードＮ１２が“Ｈ”からＬ
”に変化すると共に、インバータ５３を介してノードＮ
１が“Ｈ”から“Ｌ”に変化する一ノードＮ１４はノー
ドＮ１の変化を受けてインバータ５４により“Ｌ”から
“Ｈｌｌになるが、ノードＮ１４が変化する前にノード
ＮＩＯが“Ｈ”に復帰しても、ＮＡＮＤゲートＮｉｌに
よりおさえられるためにノードＮｉｌが変化しない。Ｎ
ＡＮＤゲート５２ｂもノードＮ１２がＬ”であるので、
ノードＮＩＯの変化をノードＮ１３には伝達しない。そ
の後、ノードＮ１４の変化を受けてノードＮｌｌが“Ｈ
ｏから′“Ｌ″に変化し、ノードＮ１２が“Ｌ”から“
Ｈｏに変化する。そしてノードＮ１３が“°Ｈ”から“
Ｌ″になり、ノードＮ１が“°Ｌ”から“Ｈｌｌに復帰
する。
このように、インバータ５４、ＮＡＮＤゲート５１．５
２ｂ、５２ａ、及びインバータ５３の遅延分により、ノ
ードＮ１上のパルス幅が長くなる□ため、第５図に示す
ように、ブートストラップ回路１０ＡにおけるノードＮ
６を充電するために必要な最少時間が確保され、それに
よって的確な昇圧動作がおこなわれ、出力回路４０から
所定レベル（例えば、１．３２Ｖ）の出力信号Ｄｏｕｔ
を得ることができる。
２ｂ、５２ａ、及びインバータ５３の遅延分により、ノ
ードＮ１上のパルス幅が長くなる□ため、第５図に示す
ように、ブートストラップ回路１０ＡにおけるノードＮ
６を充電するために必要な最少時間が確保され、それに
よって的確な昇圧動作がおこなわれ、出力回路４０から
所定レベル（例えば、１．３２Ｖ）の出力信号Ｄｏｕｔ
を得ることができる。
第６図は、パルス幅補１回路５０の入力側ノードＮＩＯ
に非常に短いパルスのＭＯＳレベル信号Ｓ３０が入力し
たときのパルス幅補正回路５０の動作波形図である。な
お、第６図中の破線は動作時の波形である。
に非常に短いパルスのＭＯＳレベル信号Ｓ３０が入力し
たときのパルス幅補正回路５０の動作波形図である。な
お、第６図中の破線は動作時の波形である。
非常に短いパルス波（ノイズ）がノードＮＩＯに入力す
ると、ノードＮ１３は反転しようとするが、ノードＮＩ
Ｏの復帰が速いために完全には反転しない、ノードＮ１
３の電位がインバータ５３とＮＡＮＤゲート５２ａの回
路閾値を超えなければ、パルス波はこのパルス幅補正回
路５０により吸収される。ノードＮ１３の電位が回路閾
値を超えると、パルス波はノードＮ１およびＮ１２に伝
達されるが、この二つのノードＮｌ、Ｎ１２は回路閾値
が同じ値に設定されているので同様な動作をし、ノード
Ｎ１が反転しなければノードＮ１２も反転しないので回
路は動作せず、このノイズではブートスドラ・レプ回路
１０Ａも誤動作には至らない。またノードＮ１０が反転
すれば、ノードＮ１２も反転し、回路は動作する。つま
り、ノード１２によりノードＮ１をモニターして回路動
作を制御していることになる。
ると、ノードＮ１３は反転しようとするが、ノードＮＩ
Ｏの復帰が速いために完全には反転しない、ノードＮ１
３の電位がインバータ５３とＮＡＮＤゲート５２ａの回
路閾値を超えなければ、パルス波はこのパルス幅補正回
路５０により吸収される。ノードＮ１３の電位が回路閾
値を超えると、パルス波はノードＮ１およびＮ１２に伝
達されるが、この二つのノードＮｌ、Ｎ１２は回路閾値
が同じ値に設定されているので同様な動作をし、ノード
Ｎ１が反転しなければノードＮ１２も反転しないので回
路は動作せず、このノイズではブートスドラ・レプ回路
１０Ａも誤動作には至らない。またノードＮ１０が反転
すれば、ノードＮ１２も反転し、回路は動作する。つま
り、ノード１２によりノードＮ１をモニターして回路動
作を制御していることになる。
以上のように、本実施例では、ブートストラップ回路１
０Ａの入力側にパルス波の幅を誤動作に至らないだけ確
保したり、吸収したりするパルス幅補正回路５０を設け
たので、極短いパルス波が入力してもブートストラップ
回路１０Ａは誤動作を起こすことなく的確な昇圧動作を
行なう。従ってダイナミックＲＡＭの出力バッファ向餡
等に使用するのに有効である。更に、素子数が少なく、
構成が簡単であり、し力迄動作速度への影響が少ないの
で、高速ＭＯＳロジックデバイス等にも、使用可能であ
る。
０Ａの入力側にパルス波の幅を誤動作に至らないだけ確
保したり、吸収したりするパルス幅補正回路５０を設け
たので、極短いパルス波が入力してもブートストラップ
回路１０Ａは誤動作を起こすことなく的確な昇圧動作を
行なう。従ってダイナミックＲＡＭの出力バッファ向餡
等に使用するのに有効である。更に、素子数が少なく、
構成が簡単であり、し力迄動作速度への影響が少ないの
で、高速ＭＯＳロジックデバイス等にも、使用可能であ
る。
また、パルス幅補正回路５０におけるＮＡＮＤゲート５
１．５２ａ、５２ｂ、及びインバータ５３．５４を相補
型ＭＯＳ）ランジスタ（以下、ＣＭＯＳという）で構成
すれば、電力消費量を低減寸きる。
１．５２ａ、５２ｂ、及びインバータ５３．５４を相補
型ＭＯＳ）ランジスタ（以下、ＣＭＯＳという）で構成
すれば、電力消費量を低減寸きる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次の様なも
のがある。
が可能である。その変形例としては、例えば次の様なも
のがある。
（ａ）ブートストラップ回路１０Ａは、他のトランジス
タ等を用いて他の回路構成にすることも可能である。
タ等を用いて他の回路構成にすることも可能である。
（ｂ）パルス幅補正回路５０Ａは、ナントゲートやオア
ゲート等の他のゲート回路を用いて他の回路構成にする
ことも可能である。
ゲート等の他のゲート回路を用いて他の回路構成にする
ことも可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、ブートス
トラップ回路の入力側にパルス波の幅を誤動作に至らな
いだけ確保したり吸収したりするパルス幅補正回路設け
たので、極短いパルス波が入力してもブートストラップ
回路は誤動作を起こすことなく的確な昇圧動作を行なう
ことが出来る。
トラップ回路の入力側にパルス波の幅を誤動作に至らな
いだけ確保したり吸収したりするパルス幅補正回路設け
たので、極短いパルス波が入力してもブートストラップ
回路は誤動作を起こすことなく的確な昇圧動作を行なう
ことが出来る。
従ってノイズに強く、信頼性の高いＭＯＳ昇圧回路が得
られる。
られる。
第１図は本発明の実施例を示すＭＯ３昇圧回路の回路図
、第２図は従来のＭＯ３昇圧回路の回路図、第３図は第
２図の誤動作時の動作波形図、第４図は第１図のパルス
幅補正回路の動作波形図、第５図は第１図のブートスト
ラップ回路及び出力回路の動作波形図、第６図は短パル
ス入力時の第１図のパルス幅補正回路の動作波形図であ
る。 １０Ａ・・・・・・ブートストラップ回路、３０・・・
・・・アンプ回路、４０・・・・・・出力回路、５０・
・・・・・パルス幅補正回路、５１・・・・・・ＮＡＮ
Ｄゲート、５２・・・・・・ＦＦ回路、５３．５４・・
・・・・インバータ、１００・・・・・・ＭＯ３昇圧回
路、Ｓ３０・・・・・・ＭＯＳレベル信号、５１００・
・・・・・ブースト信号。 出願人代理人 柿 本 恭 成ｒ”’−一−−
一−−一一−−−１
、第２図は従来のＭＯ３昇圧回路の回路図、第３図は第
２図の誤動作時の動作波形図、第４図は第１図のパルス
幅補正回路の動作波形図、第５図は第１図のブートスト
ラップ回路及び出力回路の動作波形図、第６図は短パル
ス入力時の第１図のパルス幅補正回路の動作波形図であ
る。 １０Ａ・・・・・・ブートストラップ回路、３０・・・
・・・アンプ回路、４０・・・・・・出力回路、５０・
・・・・・パルス幅補正回路、５１・・・・・・ＮＡＮ
Ｄゲート、５２・・・・・・ＦＦ回路、５３．５４・・
・・・・インバータ、１００・・・・・・ＭＯ３昇圧回
路、Ｓ３０・・・・・・ＭＯＳレベル信号、５１００・
・・・・・ブースト信号。 出願人代理人 柿 本 恭 成ｒ”’−一−−
一−−一一−−−１
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳレベル信号を入力し、ブートストラップ機能
によりノードを昇圧してその昇圧により電源電位レベル
のブースト信号を出力するブートストラップ回路におい
て、 前記ＭＯＳレベル信号を入力し、前記ブートストラップ
回路が初期状態になる期間、該ＭＯＳレベル信号のパル
ス幅を伸張したＭＯＳレベル信号に変換してそれを前記
ブートストラップ回路に供給するパルス幅補正回路を設
けたことを特徴とするＭＯＳ昇圧回路。 ２、前記パルス幅補正回路は、前記ＭＯＳレベル信号を
入力するフリップフロップと、このフリップフロップの
出力を入力側に帰還するゲートとで構成した請求項１記
載のＭＯＳ昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052913A JP2583948B2 (ja) | 1988-03-07 | 1988-03-07 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052913A JP2583948B2 (ja) | 1988-03-07 | 1988-03-07 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01227509A true JPH01227509A (ja) | 1989-09-11 |
| JP2583948B2 JP2583948B2 (ja) | 1997-02-19 |
Family
ID=12928073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052913A Expired - Fee Related JP2583948B2 (ja) | 1988-03-07 | 1988-03-07 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583948B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194794A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | 半導体記憶装置 |
| JPH04218957A (ja) * | 1990-03-05 | 1992-08-10 | Fujitsu Ltd | 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |
-
1988
- 1988-03-07 JP JP63052913A patent/JP2583948B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03194794A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | 半導体記憶装置 |
| JPH04218957A (ja) * | 1990-03-05 | 1992-08-10 | Fujitsu Ltd | 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2583948B2 (ja) | 1997-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |