JPH01227509A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH01227509A JPH01227509A JP8852913A JP5291388A JPH01227509A JP H01227509 A JPH01227509 A JP H01227509A JP 8852913 A JP8852913 A JP 8852913A JP 5291388 A JP5291388 A JP 5291388A JP H01227509 A JPH01227509 A JP H01227509A
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- 230000007257 malfunction Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体メモリ装置等においてMOSレベル信
号を昇圧して出力回路に供給するためのMOSO8出力
バフフッ等に使用されるMOS昇圧回路に関するもので
ある。
号を昇圧して出力回路に供給するためのMOSO8出力
バフフッ等に使用されるMOS昇圧回路に関するもので
ある。
(従来の技術)
従来、この種のMOS昇圧回路としては、例えば第2図
のようなものがあった。以下、その構成を説明する。
のようなものがあった。以下、その構成を説明する。
第2図は従来の半導体メモリ装置のMOSO8出力バフ
フッにおけるMO3昇圧回路の一構成例を示す回路図で
ある。− このMO3昇圧回路10は、例えばダイナミックRAM
におけるデータバスの信号レベルをMOSレベルにする
アンプ回路30の出力側に接続され、そのアンプ回1i
’430から出力されるMOSレベル信号S30を昇圧
して電源電位レベルのブースト信号810を出力し、そ
れを出力回路40に供給する回路であり、ブートストラ
ップ回路で構成されている。
フッにおけるMO3昇圧回路の一構成例を示す回路図で
ある。− このMO3昇圧回路10は、例えばダイナミックRAM
におけるデータバスの信号レベルをMOSレベルにする
アンプ回路30の出力側に接続され、そのアンプ回1i
’430から出力されるMOSレベル信号S30を昇圧
して電源電位レベルのブースト信号810を出力し、そ
れを出力回路40に供給する回路であり、ブートストラ
ップ回路で構成されている。
即ち、このMO3昇圧回路10はインバータ11.12
、NチャネルMOSトランジスタ(以下、NMOSとい
う)13,14.16゜19.20.21、NMO3か
らなるトランスファゲート17,18、PチャネルMO
Sトランジスタ(以下、PMOSという)15、及びM
OS容量22を備え、アンプ回路30の出力側に接続さ
れた入力側ノードN1には、インバータ11゜12が直
列接続されている。インバータ11゜12間のノードN
2にはNMOS14.21のゲートが接続され、更にイ
ンバータ12の出力側ノードN13にはNMOS13及
びPMOS15の各ゲートとNMOS17が接続されて
いる。
、NチャネルMOSトランジスタ(以下、NMOSとい
う)13,14.16゜19.20.21、NMO3か
らなるトランスファゲート17,18、PチャネルMO
Sトランジスタ(以下、PMOSという)15、及びM
OS容量22を備え、アンプ回路30の出力側に接続さ
れた入力側ノードN1には、インバータ11゜12が直
列接続されている。インバータ11゜12間のノードN
2にはNMOS14.21のゲートが接続され、更にイ
ンバータ12の出力側ノードN13にはNMOS13及
びPMOS15の各ゲートとNMOS17が接続されて
いる。
NMOS13.14は電源電位Vccと接地電位GND
間に直列接続され、そのNMOS13゜14間のノード
N4がNMOS16のゲートに接続されている。NMO
S15.16は電源電位Vccと接地電位GND間に直
列接続され、そのNMOS15.16間のノードN5が
NMOS18及びノードN6を介してNMOS17のゲ
ートに接続されると共にNMOS20のゲートに接続さ
れている。NMOS17のブースト信号810用出力側
ノードN7は、NMOS22のゲート及びMOSO8容
量22続されると共に、NMOS21を介して接地電位
GNDに接続されている。NMOS19.20は電源電
位Vccと接地電位GND間に直列接続され、そのNM
OS19.20間のノードN8がMOSO8容量22し
てノードN7に接続されている。
間に直列接続され、そのNMOS13゜14間のノード
N4がNMOS16のゲートに接続されている。NMO
S15.16は電源電位Vccと接地電位GND間に直
列接続され、そのNMOS15.16間のノードN5が
NMOS18及びノードN6を介してNMOS17のゲ
ートに接続されると共にNMOS20のゲートに接続さ
れている。NMOS17のブースト信号810用出力側
ノードN7は、NMOS22のゲート及びMOSO8容
量22続されると共に、NMOS21を介して接地電位
GNDに接続されている。NMOS19.20は電源電
位Vccと接地電位GND間に直列接続され、そのNM
OS19.20間のノードN8がMOSO8容量22し
てノードN7に接続されている。
ノードN7に接続された出力回路40は、MOS昇圧回
路10から出力されたブースト信号S10を駆動してそ
れを出力信号Dautの形で送出する回路であり、電源
電位Vccど接地電位GND間に直列接続されたNMO
S41,42を備え、そのNMOS41のゲートがノー
ドN7に、そのNMOS42のゲートが低電位(以下、
“Lllという)の制御信号C8にそれぞれ接続され、
両NMOS41,42間から出力信号Doutが取出さ
れる。
路10から出力されたブースト信号S10を駆動してそ
れを出力信号Dautの形で送出する回路であり、電源
電位Vccど接地電位GND間に直列接続されたNMO
S41,42を備え、そのNMOS41のゲートがノー
ドN7に、そのNMOS42のゲートが低電位(以下、
“Lllという)の制御信号C8にそれぞれ接続され、
両NMOS41,42間から出力信号Doutが取出さ
れる。
次に、動作を説明する。
ノードN1が“L”から“°H″に変化すると、ノード
N2はインバータ11で反転されて“L”に、ノードN
3はインバータ12で反転されて“H”になり、その“
H”がトランスファゲート17を介してノードN7に伝
達される。この時、トランスファゲート17のブートス
トラップ動作(自己昇圧動作)により、ノードN7には
電源電位■CCレベルが入り、そのVccレベルによっ
rNMOS19,41がオンすると共G、:MO3容量
22が充電される。NMOS19がオンすると、貫通電
流がノードN8に流れるが、ノードN2゜N3によりN
MOS13がオン、NMOS14がオフしてノードN4
が“H”になり、NMOS16がオンしてノードN5.
N6が“L″になり、トランスファゲート17及びNM
OS20がオフする。すると、ノードN8の電位が上昇
し、MOSO8容量22ップリングを受けてノードN7
が(Vcc 十 トランジスタの閾値)以上の電位と
なる。トランスファゲート17及びNMOS 20をオ
フさせるタイミングは、NMOS13.14.16.1
8及びPMOS15により、ノードN7の電位が電源電
位Vccレベルまで上昇してからオフするように設定す
る。
N2はインバータ11で反転されて“L”に、ノードN
3はインバータ12で反転されて“H”になり、その“
H”がトランスファゲート17を介してノードN7に伝
達される。この時、トランスファゲート17のブートス
トラップ動作(自己昇圧動作)により、ノードN7には
電源電位■CCレベルが入り、そのVccレベルによっ
rNMOS19,41がオンすると共G、:MO3容量
22が充電される。NMOS19がオンすると、貫通電
流がノードN8に流れるが、ノードN2゜N3によりN
MOS13がオン、NMOS14がオフしてノードN4
が“H”になり、NMOS16がオンしてノードN5.
N6が“L″になり、トランスファゲート17及びNM
OS20がオフする。すると、ノードN8の電位が上昇
し、MOSO8容量22ップリングを受けてノードN7
が(Vcc 十 トランジスタの閾値)以上の電位と
なる。トランスファゲート17及びNMOS 20をオ
フさせるタイミングは、NMOS13.14.16.1
8及びPMOS15により、ノードN7の電位が電源電
位Vccレベルまで上昇してからオフするように設定す
る。
ノードN7が(Vcc 十 トランジスタの閾値)以上
の電位まで上昇すると、NMOS41を通して電源電位
Vccレベル、例えば1.32Vの出力信号Doutの
送出が可能となる。
の電位まで上昇すると、NMOS41を通して電源電位
Vccレベル、例えば1.32Vの出力信号Doutの
送出が可能となる。
(発明が解決しようとする課題)
しかしながら、上記構成のMOS昇圧回路では、アドレ
ススキニー(ゆがみ)等の原因で発生する“HN “
L”H”と極短い時間で変化するパルス波(ノイズ)が
入力すると、誤動作を起こすおそれがあった。
ススキニー(ゆがみ)等の原因で発生する“HN “
L”H”と極短い時間で変化するパルス波(ノイズ)が
入力すると、誤動作を起こすおそれがあった。
即ち、第3図は第2図の誤動作時の動作波形図であるが
、ノードN1が“HNから“L”、になると、ノードN
7の電位はNMOS21を通して放電され、ノードN4
.N5.N6.N8も初期状態に戻ろうとする。しかし
、短時間でノードN1が再び“”H”に復帰する場合、
ノードN6より先にノードN3が“H”になるので、ト
ランスファゲート17によるブートストラップ動作が十
分行なえず、ノードN7の電位は電源電位Vccまで上
昇しない。そのため十分な昇圧電位が得られず、出力回
路40の出力信号Doutがレベル降下、つまり誤動作
を起こすという問題があった。
、ノードN1が“HNから“L”、になると、ノードN
7の電位はNMOS21を通して放電され、ノードN4
.N5.N6.N8も初期状態に戻ろうとする。しかし
、短時間でノードN1が再び“”H”に復帰する場合、
ノードN6より先にノードN3が“H”になるので、ト
ランスファゲート17によるブートストラップ動作が十
分行なえず、ノードN7の電位は電源電位Vccまで上
昇しない。そのため十分な昇圧電位が得られず、出力回
路40の出力信号Doutがレベル降下、つまり誤動作
を起こすという問題があった。
本発明は前記従来技術が持っていた課題として、パルス
波により所定の昇圧電位が得られず、誤動作を起こすと
いう点について解決したMOS昇圧回路を提供するもの
である。
波により所定の昇圧電位が得られず、誤動作を起こすと
いう点について解決したMOS昇圧回路を提供するもの
である。
(課題を解決するための手段)
本発明は前記課題を解決するために、MOSレベル信号
を入力し、ブートストラップ機能によりノードを昇圧し
てその昇圧により電源電位レベルのブースト信号を出力
するブートストラップ回路において、前記MOSレベル
信号を入力し、前記ブートストラップ回路が初期状態に
なる期間、該MOSレベル信号のパイレス幅を伸張した
MOSレベル信号に変換してそれを前記ブートストラッ
プ回路に供給するパルス幅補正回路を設けたものである
。パルス幅補正回路は、例えば前記MOSレベル信号を
入力するフリップフロップ(以下、FF回路という)と
、このFF回路の出力を入力側に帰還するゲートとで構
成されている。
を入力し、ブートストラップ機能によりノードを昇圧し
てその昇圧により電源電位レベルのブースト信号を出力
するブートストラップ回路において、前記MOSレベル
信号を入力し、前記ブートストラップ回路が初期状態に
なる期間、該MOSレベル信号のパイレス幅を伸張した
MOSレベル信号に変換してそれを前記ブートストラッ
プ回路に供給するパルス幅補正回路を設けたものである
。パルス幅補正回路は、例えば前記MOSレベル信号を
入力するフリップフロップ(以下、FF回路という)と
、このFF回路の出力を入力側に帰還するゲートとで構
成されている。
(作用)
本発明によれば、以上のようにMO3昇圧回路を構成し
たので、パルス幅補正回路はMOSレベル信号がパルス
波状になったときには、そのパルス波のパルス幅を所定
幅だけ伸張するように動作する。これにより、ブートス
トラップ回路は初期状態に戻って的確なブートストラッ
プ動作が行なえる。また、前記パルス波のパルス幅が極
めて短い場合には、それがパルス幅補正回路で吸収され
、パルス波の除去されたMOSレベル信号がブートスト
ラップ回路に供給される。従って、前記課題を除去出来
るのである。
たので、パルス幅補正回路はMOSレベル信号がパルス
波状になったときには、そのパルス波のパルス幅を所定
幅だけ伸張するように動作する。これにより、ブートス
トラップ回路は初期状態に戻って的確なブートストラッ
プ動作が行なえる。また、前記パルス波のパルス幅が極
めて短い場合には、それがパルス幅補正回路で吸収され
、パルス波の除去されたMOSレベル信号がブートスト
ラップ回路に供給される。従って、前記課題を除去出来
るのである。
(実施例)
第1図は本発明の一実施例を示す半導体メモリ装置のM
OSO8出力バフフッにおけるMOS昇圧回路の回路図
であり、従来の第2図中の要素と同一の要素には同=の
符号が付されている。
OSO8出力バフフッにおけるMOS昇圧回路の回路図
であり、従来の第2図中の要素と同一の要素には同=の
符号が付されている。
このMO3昇圧回路100は、従来と同様に例えばダイ
ナミックRAMにおけるデータバスの信号レベルをMO
Sレベルにするアンプ回路30の出力側に接続され、そ
のアンプ回路30から出力されるMOSレベル信号S3
0を昇圧して電源電位レベルのブースト信号5100を
出力し、それを出力回路40に供給する回路であり、入
力側ノードNIOがアンプ回路30に接続されたパルス
幅補正回路50と、入力側ノードN1がそのパルス幅補
正回路50の出力側に、出力側ノードN7が出力回路4
0の入力側にそれぞれ接続されたブートストラップ回路
10Aとで、構成されている。
ナミックRAMにおけるデータバスの信号レベルをMO
Sレベルにするアンプ回路30の出力側に接続され、そ
のアンプ回路30から出力されるMOSレベル信号S3
0を昇圧して電源電位レベルのブースト信号5100を
出力し、それを出力回路40に供給する回路であり、入
力側ノードNIOがアンプ回路30に接続されたパルス
幅補正回路50と、入力側ノードN1がそのパルス幅補
正回路50の出力側に、出力側ノードN7が出力回路4
0の入力側にそれぞれ接続されたブートストラップ回路
10Aとで、構成されている。
ブートストラップ回路10Aは、第1図のMO3昇圧回
路10と同一の回路で構成されている。
路10と同一の回路で構成されている。
このブートストラップ回路10Aの入力側に接続された
パルス幅補正回路50は、入力側ノ、−ドNIOに供給
されるMOSレベル信号S30を伸張または吸収する回
路であり、2人力のナントゲート(以下、NANDゲー
トという)51.たすき接続されたNANDゲート52
a、52bからなるFF回路52、及びインバータ53
.54を備えている。入力側ノードNIOは、NAND
ゲート51.52bの一方の入力側に接続され、そのN
ANDゲート51の出力側ノードNilがNANDゲー
ト52aの一方の入力側に接続され、そのNANDゲー
ト52aの出力側ノードN12がNANDゲート52b
の他方の入力側に接続され、そのNANDゲート52b
の出力側ノードN13がNANDゲート52aの他方の
入力側に接続されると共に、インバータ53を介してブ
ートストラップ回路10Aの入力側ノードN1に接続さ
れている。更にインバータ53の出力側は、インバータ
54を介してNANDゲート51の他方の入力側に接続
されている。
パルス幅補正回路50は、入力側ノ、−ドNIOに供給
されるMOSレベル信号S30を伸張または吸収する回
路であり、2人力のナントゲート(以下、NANDゲー
トという)51.たすき接続されたNANDゲート52
a、52bからなるFF回路52、及びインバータ53
.54を備えている。入力側ノードNIOは、NAND
ゲート51.52bの一方の入力側に接続され、そのN
ANDゲート51の出力側ノードNilがNANDゲー
ト52aの一方の入力側に接続され、そのNANDゲー
ト52aの出力側ノードN12がNANDゲート52b
の他方の入力側に接続され、そのNANDゲート52b
の出力側ノードN13がNANDゲート52aの他方の
入力側に接続されると共に、インバータ53を介してブ
ートストラップ回路10Aの入力側ノードN1に接続さ
れている。更にインバータ53の出力側は、インバータ
54を介してNANDゲート51の他方の入力側に接続
されている。
次に、第4図〜第6図を参照しつつ第1図の動作を説明
する。
する。
第4図は第1図におけるパルス幅補正回路50の動作波
形図、第・5図は第1図におけるブートストラップ回路
10A及び出力回路40の動作波形図である。
形図、第・5図は第1図におけるブートストラップ回路
10A及び出力回路40の動作波形図である。
第4図に示すように、ノードNIOが″H”から“L”
に変わると、NANDゲート52bを通してノードN1
3が“°L″から“Ho“に変化し、これを受けてNA
NDゲート52aを介してノードN12が“H”からL
”に変化すると共に、インバータ53を介してノードN
1が“H”から“L”に変化する一ノードN14はノー
ドN1の変化を受けてインバータ54により“L”から
“Hllになるが、ノードN14が変化する前にノード
NIOが“H”に復帰しても、NANDゲートNilに
よりおさえられるためにノードNilが変化しない。N
ANDゲート52bもノードN12がL”であるので、
ノードNIOの変化をノードN13には伝達しない。そ
の後、ノードN14の変化を受けてノードNllが“H
oから′“L″に変化し、ノードN12が“L”から“
Hoに変化する。そしてノードN13が“°H”から“
L″になり、ノードN1が“°L”から“Hllに復帰
する。
に変わると、NANDゲート52bを通してノードN1
3が“°L″から“Ho“に変化し、これを受けてNA
NDゲート52aを介してノードN12が“H”からL
”に変化すると共に、インバータ53を介してノードN
1が“H”から“L”に変化する一ノードN14はノー
ドN1の変化を受けてインバータ54により“L”から
“Hllになるが、ノードN14が変化する前にノード
NIOが“H”に復帰しても、NANDゲートNilに
よりおさえられるためにノードNilが変化しない。N
ANDゲート52bもノードN12がL”であるので、
ノードNIOの変化をノードN13には伝達しない。そ
の後、ノードN14の変化を受けてノードNllが“H
oから′“L″に変化し、ノードN12が“L”から“
Hoに変化する。そしてノードN13が“°H”から“
L″になり、ノードN1が“°L”から“Hllに復帰
する。
このように、インバータ54、NANDゲート51.5
2b、52a、及びインバータ53の遅延分により、ノ
ードN1上のパルス幅が長くなる□ため、第5図に示す
ように、ブートストラップ回路10AにおけるノードN
6を充電するために必要な最少時間が確保され、それに
よって的確な昇圧動作がおこなわれ、出力回路40から
所定レベル(例えば、1.32V)の出力信号Dout
を得ることができる。
2b、52a、及びインバータ53の遅延分により、ノ
ードN1上のパルス幅が長くなる□ため、第5図に示す
ように、ブートストラップ回路10AにおけるノードN
6を充電するために必要な最少時間が確保され、それに
よって的確な昇圧動作がおこなわれ、出力回路40から
所定レベル(例えば、1.32V)の出力信号Dout
を得ることができる。
第6図は、パルス幅補1回路50の入力側ノードNIO
に非常に短いパルスのMOSレベル信号S30が入力し
たときのパルス幅補正回路50の動作波形図である。な
お、第6図中の破線は動作時の波形である。
に非常に短いパルスのMOSレベル信号S30が入力し
たときのパルス幅補正回路50の動作波形図である。な
お、第6図中の破線は動作時の波形である。
非常に短いパルス波(ノイズ)がノードNIOに入力す
ると、ノードN13は反転しようとするが、ノードNI
Oの復帰が速いために完全には反転しない、ノードN1
3の電位がインバータ53とNANDゲート52aの回
路閾値を超えなければ、パルス波はこのパルス幅補正回
路50により吸収される。ノードN13の電位が回路閾
値を超えると、パルス波はノードN1およびN12に伝
達されるが、この二つのノードNl、N12は回路閾値
が同じ値に設定されているので同様な動作をし、ノード
N1が反転しなければノードN12も反転しないので回
路は動作せず、このノイズではブートスドラ・レプ回路
10Aも誤動作には至らない。またノードN10が反転
すれば、ノードN12も反転し、回路は動作する。つま
り、ノード12によりノードN1をモニターして回路動
作を制御していることになる。
ると、ノードN13は反転しようとするが、ノードNI
Oの復帰が速いために完全には反転しない、ノードN1
3の電位がインバータ53とNANDゲート52aの回
路閾値を超えなければ、パルス波はこのパルス幅補正回
路50により吸収される。ノードN13の電位が回路閾
値を超えると、パルス波はノードN1およびN12に伝
達されるが、この二つのノードNl、N12は回路閾値
が同じ値に設定されているので同様な動作をし、ノード
N1が反転しなければノードN12も反転しないので回
路は動作せず、このノイズではブートスドラ・レプ回路
10Aも誤動作には至らない。またノードN10が反転
すれば、ノードN12も反転し、回路は動作する。つま
り、ノード12によりノードN1をモニターして回路動
作を制御していることになる。
以上のように、本実施例では、ブートストラップ回路1
0Aの入力側にパルス波の幅を誤動作に至らないだけ確
保したり、吸収したりするパルス幅補正回路50を設け
たので、極短いパルス波が入力してもブートストラップ
回路10Aは誤動作を起こすことなく的確な昇圧動作を
行なう。従ってダイナミックRAMの出力バッファ向餡
等に使用するのに有効である。更に、素子数が少なく、
構成が簡単であり、し力迄動作速度への影響が少ないの
で、高速MOSロジックデバイス等にも、使用可能であ
る。
0Aの入力側にパルス波の幅を誤動作に至らないだけ確
保したり、吸収したりするパルス幅補正回路50を設け
たので、極短いパルス波が入力してもブートストラップ
回路10Aは誤動作を起こすことなく的確な昇圧動作を
行なう。従ってダイナミックRAMの出力バッファ向餡
等に使用するのに有効である。更に、素子数が少なく、
構成が簡単であり、し力迄動作速度への影響が少ないの
で、高速MOSロジックデバイス等にも、使用可能であ
る。
また、パルス幅補正回路50におけるNANDゲート5
1.52a、52b、及びインバータ53.54を相補
型MOS)ランジスタ(以下、CMOSという)で構成
すれば、電力消費量を低減寸きる。
1.52a、52b、及びインバータ53.54を相補
型MOS)ランジスタ(以下、CMOSという)で構成
すれば、電力消費量を低減寸きる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次の様なも
のがある。
が可能である。その変形例としては、例えば次の様なも
のがある。
(a)ブートストラップ回路10Aは、他のトランジス
タ等を用いて他の回路構成にすることも可能である。
タ等を用いて他の回路構成にすることも可能である。
(b)パルス幅補正回路50Aは、ナントゲートやオア
ゲート等の他のゲート回路を用いて他の回路構成にする
ことも可能である。
ゲート等の他のゲート回路を用いて他の回路構成にする
ことも可能である。
(発明の効果)
以上詳細に説明したように、本発明によれば、ブートス
トラップ回路の入力側にパルス波の幅を誤動作に至らな
いだけ確保したり吸収したりするパルス幅補正回路設け
たので、極短いパルス波が入力してもブートストラップ
回路は誤動作を起こすことなく的確な昇圧動作を行なう
ことが出来る。
トラップ回路の入力側にパルス波の幅を誤動作に至らな
いだけ確保したり吸収したりするパルス幅補正回路設け
たので、極短いパルス波が入力してもブートストラップ
回路は誤動作を起こすことなく的確な昇圧動作を行なう
ことが出来る。
従ってノイズに強く、信頼性の高いMOS昇圧回路が得
られる。
られる。
第1図は本発明の実施例を示すMO3昇圧回路の回路図
、第2図は従来のMO3昇圧回路の回路図、第3図は第
2図の誤動作時の動作波形図、第4図は第1図のパルス
幅補正回路の動作波形図、第5図は第1図のブートスト
ラップ回路及び出力回路の動作波形図、第6図は短パル
ス入力時の第1図のパルス幅補正回路の動作波形図であ
る。 10A・・・・・・ブートストラップ回路、30・・・
・・・アンプ回路、40・・・・・・出力回路、50・
・・・・・パルス幅補正回路、51・・・・・・NAN
Dゲート、52・・・・・・FF回路、53.54・・
・・・・インバータ、100・・・・・・MO3昇圧回
路、S30・・・・・・MOSレベル信号、5100・
・・・・・ブースト信号。 出願人代理人 柿 本 恭 成r”’−一−−
一−−一一−−−1
、第2図は従来のMO3昇圧回路の回路図、第3図は第
2図の誤動作時の動作波形図、第4図は第1図のパルス
幅補正回路の動作波形図、第5図は第1図のブートスト
ラップ回路及び出力回路の動作波形図、第6図は短パル
ス入力時の第1図のパルス幅補正回路の動作波形図であ
る。 10A・・・・・・ブートストラップ回路、30・・・
・・・アンプ回路、40・・・・・・出力回路、50・
・・・・・パルス幅補正回路、51・・・・・・NAN
Dゲート、52・・・・・・FF回路、53.54・・
・・・・インバータ、100・・・・・・MO3昇圧回
路、S30・・・・・・MOSレベル信号、5100・
・・・・・ブースト信号。 出願人代理人 柿 本 恭 成r”’−一−−
一−−一一−−−1
Claims (1)
- 【特許請求の範囲】 1、MOSレベル信号を入力し、ブートストラップ機能
によりノードを昇圧してその昇圧により電源電位レベル
のブースト信号を出力するブートストラップ回路におい
て、 前記MOSレベル信号を入力し、前記ブートストラップ
回路が初期状態になる期間、該MOSレベル信号のパル
ス幅を伸張したMOSレベル信号に変換してそれを前記
ブートストラップ回路に供給するパルス幅補正回路を設
けたことを特徴とするMOS昇圧回路。 2、前記パルス幅補正回路は、前記MOSレベル信号を
入力するフリップフロップと、このフリップフロップの
出力を入力側に帰還するゲートとで構成した請求項1記
載のMOS昇圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63052913A JP2583948B2 (ja) | 1988-03-07 | 1988-03-07 | 昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63052913A JP2583948B2 (ja) | 1988-03-07 | 1988-03-07 | 昇圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01227509A true JPH01227509A (ja) | 1989-09-11 |
JP2583948B2 JP2583948B2 (ja) | 1997-02-19 |
Family
ID=12928073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63052913A Expired - Fee Related JP2583948B2 (ja) | 1988-03-07 | 1988-03-07 | 昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2583948B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03194794A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | 半導体記憶装置 |
JPH04218957A (ja) * | 1990-03-05 | 1992-08-10 | Fujitsu Ltd | 高耐圧mosトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |
-
1988
- 1988-03-07 JP JP63052913A patent/JP2583948B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03194794A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | 半導体記憶装置 |
JPH04218957A (ja) * | 1990-03-05 | 1992-08-10 | Fujitsu Ltd | 高耐圧mosトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2583948B2 (ja) | 1997-02-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |