JPS60244118A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPS60244118A JPS60244118A JP59098516A JP9851684A JPS60244118A JP S60244118 A JPS60244118 A JP S60244118A JP 59098516 A JP59098516 A JP 59098516A JP 9851684 A JP9851684 A JP 9851684A JP S60244118 A JPS60244118 A JP S60244118A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- point
- output
- circuit
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体メモリにおける出カバソファ回路に
関する。
関する。
（従来技術）
従来、半導体回路において、出力バッファトランジスタ
は、外部負荷を駆動しなければならないため、相互コン
ダクタンスｇｍの大きなものが用いられている。このこ
とは、出力バッファトランジスタが導通することに伴い
、電源ラインにノイズが生じるという欠点を含んでいる
。今後、半導体回路の高集積化と微細化に伴い、この種
のノイズは、回路の誤動作の要因となることが予測され
る。特に、クロック信号を多用するダイナミックＲＡＭ
や、内部同期型のスタティックＲＡＭにおいては、致命
的な誤動作の要因となシ得る。このことを、第３図に示
すＣＭＯ８で構成された従来の出カバソファ回路を用い
て説明する。
は、外部負荷を駆動しなければならないため、相互コン
ダクタンスｇｍの大きなものが用いられている。このこ
とは、出力バッファトランジスタが導通することに伴い
、電源ラインにノイズが生じるという欠点を含んでいる
。今後、半導体回路の高集積化と微細化に伴い、この種
のノイズは、回路の誤動作の要因となることが予測され
る。特に、クロック信号を多用するダイナミックＲＡＭ
や、内部同期型のスタティックＲＡＭにおいては、致命
的な誤動作の要因となシ得る。このことを、第３図に示
すＣＭＯ８で構成された従来の出カバソファ回路を用い
て説明する。
第３図の出カバソファ回路は、ノアゲート１、ナンドｆ
−）３．インバータ２、インバータ４および出力バッフ
ァトランジスタＴＩ 、Ｔ２Ｋｊ、！Ｄ構成されている
。ここで、トランジスタの記号に記された矢印がダート
側を向いているものはｎ型ＭＯ８電界効果、型トランジ
スタを表わし、外側を向いているものはｐ型ＭＯ８電界
効果型トランジスタを表わす。前記論理回路および出力
バッファトランジスタの接続関係は次のようになされて
いる。Ａ点は、前段のセンスアングの出力に接続されて
いる点であフ、この点にノアゲート１の一方の入力が接
続される。ノアＰ−）１の出力はインバータ２の入力に
接続され、インバータ２の出力はトランジスタＴ１のダ
ート８点に接続される。
−）３．インバータ２、インバータ４および出力バッフ
ァトランジスタＴＩ 、Ｔ２Ｋｊ、！Ｄ構成されている
。ここで、トランジスタの記号に記された矢印がダート
側を向いているものはｎ型ＭＯ８電界効果、型トランジ
スタを表わし、外側を向いているものはｐ型ＭＯ８電界
効果型トランジスタを表わす。前記論理回路および出力
バッファトランジスタの接続関係は次のようになされて
いる。Ａ点は、前段のセンスアングの出力に接続されて
いる点であフ、この点にノアゲート１の一方の入力が接
続される。ノアＰ−）１の出力はインバータ２の入力に
接続され、インバータ２の出力はトランジスタＴ１のダ
ート８点に接続される。
トランジスタＴ１のソースは電源に接続され、同トラン
ジスタＴｌのドレインは外部端子に接続されている点り
に接続される。ナンドｒ−，）３の一方の入力はＡ点に
接続され、同ナントゲート３の出力はインバータ４の入
力に接続される。インバータ４の出力はトランジスタＴ
２のダートＣ点に接続される。トランジスタＴ２のドレ
インはＤ点ニ接続され、同トランジスタＴ２のソースは
接地される。ノアゲート１とナンドダート３の他方の入
力は、それぞれ、ＯＫ （０ｕｔｐｕｔ Ｅｎａｂｌｅ
ｂａｒ ）とＯＥ （０ｕｔｐｕｔ Ｅｎａｂｌｅ
）信号に接続される。このＯＥおよびＯＥ倍信号用いて
トランジスタＴＩ。
ジスタＴｌのドレインは外部端子に接続されている点り
に接続される。ナンドｒ−，）３の一方の入力はＡ点に
接続され、同ナントゲート３の出力はインバータ４の入
力に接続される。インバータ４の出力はトランジスタＴ
２のダートＣ点に接続される。トランジスタＴ２のドレ
インはＤ点ニ接続され、同トランジスタＴ２のソースは
接地される。ノアゲート１とナンドダート３の他方の入
力は、それぞれ、ＯＫ （０ｕｔｐｕｔ Ｅｎａｂｌｅ
ｂａｒ ）とＯＥ （０ｕｔｐｕｔ Ｅｎａｂｌｅ
）信号に接続される。このＯＥおよびＯＥ倍信号用いて
トランジスタＴＩ。
Ｔ２の双方を同時にオフ状態とすることによシ、Ｄ点を
フローテインダ状態とすることができる。
フローテインダ状態とすることができる。
次に、この従来の回路の動作とノイズ発生の機構を第４
図に示した各部の波形図を用いて説明する。いま、１＝
１ｏにおいてＡ点に第４図■に示される信号が入力され
たとすると、ノアｒ−トｉおよびインバータ２を経由し
て１＝１．に到ってＢ点には第２図ＣＢ）に示される信
号が出力される。また、ナントゲート３およびインパー
ン４を経由してほぼ１＝１．に到って０点に第４図（Ｃ
）に示される信号が出力される。そして、これら信号で
トランジスタＴＩ、Ｔ２が反転制御されることにより、
Ｄ点の信号レベルが第４図■）に示すように反転するわ
けであるが、上記回路においては、第４図ＣＢ） 、
（Ｑに示されているように、時刻ｔ、から時刻ｔ２にわ
たってＢ点と０点の信号レベルがほぼ同時に反転するた
め、過渡区間ｔ１〜ｔ２内においてトランジスタＴ１と
Ｔ２が双方ともオン状態の区間が生じる。
図に示した各部の波形図を用いて説明する。いま、１＝
１ｏにおいてＡ点に第４図■に示される信号が入力され
たとすると、ノアｒ−トｉおよびインバータ２を経由し
て１＝１．に到ってＢ点には第２図ＣＢ）に示される信
号が出力される。また、ナントゲート３およびインパー
ン４を経由してほぼ１＝１．に到って０点に第４図（Ｃ
）に示される信号が出力される。そして、これら信号で
トランジスタＴＩ、Ｔ２が反転制御されることにより、
Ｄ点の信号レベルが第４図■）に示すように反転するわ
けであるが、上記回路においては、第４図ＣＢ） 、
（Ｑに示されているように、時刻ｔ、から時刻ｔ２にわ
たってＢ点と０点の信号レベルがほぼ同時に反転するた
め、過渡区間ｔ１〜ｔ２内においてトランジスタＴ１と
Ｔ２が双方ともオン状態の区間が生じる。
このことにより、電源ラインと接地ライン間にトランジ
スタＴＩ、Ｔ２を介して貫通電流が流れ。
スタＴＩ、Ｔ２を介して貫通電流が流れ。
双方のラインにノイズとして表われる。
このような電源および接地ラインのノイズは。
回路を構成するインバータの閾値を一時的に変動させる
ため、回路誤動作の一因となる。また、出カバ７７アト
ランジスタにおける貫通電流は他のそれに比較して大き
いため、消費電力の点からも好ましくない。
ため、回路誤動作の一因となる。また、出カバ７７アト
ランジスタにおける貫通電流は他のそれに比較して大き
いため、消費電力の点からも好ましくない。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、出刃バッファトランジスタの出力が反転する際、その
出力バッファトランジスタを介して電源ラインと接地ラ
イン間に貫通電流が流れることを防止することにある。
、出刃バッファトランジスタの出力が反転する際、その
出力バッファトランジスタを介して電源ラインと接地ラ
イン間に貫通電流が流れることを防止することにある。
（発明の概要）
この発明の要点は、出力バッファトランジスタを構成す
る互いに逆極性の一対のトランジスタのうち一方がオン
状態からオフ状態に反転するタイミングよｐ１他方がオ
フ状態からオン状態に反転スルタイミングを遅らせるこ
とにより、出力バッファトランジスタを介して流れる貫
通電流を防ぐようにしたことにある。
る互いに逆極性の一対のトランジスタのうち一方がオン
状態からオフ状態に反転するタイミングよｐ１他方がオ
フ状態からオン状態に反転スルタイミングを遅らせるこ
とにより、出力バッファトランジスタを介して流れる貫
通電流を防ぐようにしたことにある。
（実施例）
以下この発明の一実施例を図面を参照し、て説明する。
第１図はこの発明の一実施例を示す回路図である。この
図において、１１はインバータで、入力はＥ４に接続さ
れ、出力はインバータ１２の入力に接続される。インバ
ータ１２の出力がインバータ１３の入力に接続され、イ
ンバータ１３は出力がＦ点に接続される。Ｔｌｌはｐ型
ＭＯ８）ランソスタで、ソースは電源（第１電源電位）
に接続され、ドレインはｎ型ＭＯＳトランジスタＴ１２
のドレインとともにＧ点に接続され、ダートはｎ型ＭＯ
ＳトランジスタＴ１２のＰ−）とともにＥ点に接続され
る。ｎ型ＭＯ８）ランジスタＴ１２はソースが前記Ｆ点
にｐ型ＭＯ８）ランソスタＴ１３のソースとともに接続
される。ｐ型ＭＯＳトランジスタＴ１３はゲートがｎ型
ＭＯ８）ランソスタＴ１４ので一トとともにＥ点に接続
される一方、ドレインが！ｌ型ＭＯ８）ランソスタＴ１
４のドレインとともにＨ点に接続てれる。ｎ型ＭＯ８ト
ランジスタＴ１４はソースが接地される（第２電源電位
に接続される〕。Ｔ１５はｐ型ＭＯ８）ランジスタで、
ソースが電源（第１電源電位）に接続される一方、ダー
トがＧ点に接続される。また、ｐ型ＭＯ８）ランジスタ
Ｔ１５のドレインはｎ型ＭＯＳ）ランジスタＴ１６のド
レインとともに１点に接続される。ｎ型ＭＯＳ）う／ジ
メタＴ１６はｆ−）がＨ点に接続される一方、ソースが
接地される（第２電源電位に接続される）。
図において、１１はインバータで、入力はＥ４に接続さ
れ、出力はインバータ１２の入力に接続される。インバ
ータ１２の出力がインバータ１３の入力に接続され、イ
ンバータ１３は出力がＦ点に接続される。Ｔｌｌはｐ型
ＭＯ８）ランソスタで、ソースは電源（第１電源電位）
に接続され、ドレインはｎ型ＭＯＳトランジスタＴ１２
のドレインとともにＧ点に接続され、ダートはｎ型ＭＯ
ＳトランジスタＴ１２のＰ−）とともにＥ点に接続され
る。ｎ型ＭＯ８）ランジスタＴ１２はソースが前記Ｆ点
にｐ型ＭＯ８）ランソスタＴ１３のソースとともに接続
される。ｐ型ＭＯＳトランジスタＴ１３はゲートがｎ型
ＭＯ８）ランソスタＴ１４ので一トとともにＥ点に接続
される一方、ドレインが！ｌ型ＭＯ８）ランソスタＴ１
４のドレインとともにＨ点に接続てれる。ｎ型ＭＯ８ト
ランジスタＴ１４はソースが接地される（第２電源電位
に接続される〕。Ｔ１５はｐ型ＭＯ８）ランジスタで、
ソースが電源（第１電源電位）に接続される一方、ダー
トがＧ点に接続される。また、ｐ型ＭＯ８）ランジスタ
Ｔ１５のドレインはｎ型ＭＯＳ）ランジスタＴ１６のド
レインとともに１点に接続される。ｎ型ＭＯＳ）う／ジ
メタＴ１６はｆ−）がＨ点に接続される一方、ソースが
接地される（第２電源電位に接続される）。
なお、インバータ１１〜１３で遅延回路１４が構成され
ておシ、Ｆ点は遅延回路１４の出力とい、える。また、
ｐ型ＭＯ３）ランジスタＴｌｌとｎ型ＭＯＳ）ランジス
タＴ１２で０ＭＯ８構造の第１の反転回路１５が構成さ
れ、同様にｐ型ＭＯ８）ランソスタＴ１３とｎ型ＭＯ８
Ｉ−ラ／ジスタＴ１４で０ＭＯ８構造の第２の反転回路
１６が構成される。
ておシ、Ｆ点は遅延回路１４の出力とい、える。また、
ｐ型ＭＯ３）ランジスタＴｌｌとｎ型ＭＯＳ）ランジス
タＴ１２で０ＭＯ８構造の第１の反転回路１５が構成さ
れ、同様にｐ型ＭＯ８）ランソスタＴ１３とｎ型ＭＯ８
Ｉ−ラ／ジスタＴ１４で０ＭＯ８構造の第２の反転回路
１６が構成される。
さらに、ｐをＭＯＳ）ランジスタＴ１５とｎ型ＭＯＳト
ランジスタＴ１６は出力バッファトランジスタとしての
トランジスタで、上記接続関係から明らかなように電源
と接地間に直列接続され、中間点（１点）が出力として
導出されている。また、ｐＵＭＯ８）ランジスタＴ１５
の入力が第１の反転回路１５の出力に接続される一方、
ｎ型ＭＯＳトランジスタＴ１６０入力が第２の反転回路
１６の出力に接続されている。
ランジスタＴ１６は出力バッファトランジスタとしての
トランジスタで、上記接続関係から明らかなように電源
と接地間に直列接続され、中間点（１点）が出力として
導出されている。また、ｐＵＭＯ８）ランジスタＴ１５
の入力が第１の反転回路１５の出力に接続される一方、
ｎ型ＭＯＳトランジスタＴ１６０入力が第２の反転回路
１６の出力に接続されている。
このように構成された回路の動作を第２図に示す各部の
波形図を用いて説明する。いま、Ｅ点にローレベルが入
力されているとすると（第２図■ｔ ＜ ｔｏ＋の部分
）、Ｆ点には第２図いに示すようにハイレベル、Ｇ点に
は第２図Ｇ）に示すようにハイレベル、Ｈ点には第２図
０に示すようにハイレベルが出力され、１点には第２図
（Ｉ）に示すようにローレベルが出力される。
波形図を用いて説明する。いま、Ｅ点にローレベルが入
力されているとすると（第２図■ｔ ＜ ｔｏ＋の部分
）、Ｆ点には第２図いに示すようにハイレベル、Ｇ点に
は第２図Ｇ）に示すようにハイレベル、Ｈ点には第２図
０に示すようにハイレベルが出力され、１点には第２図
（Ｉ）に示すようにローレベルが出力される。
次に、１ ＝ １．、において、Ｅ点に入力されている
信号レベルがハイレベルに転じたとすると、ｐ型ＭＯ８
）ランソスタＴ１３がオフ状態となυ。
信号レベルがハイレベルに転じたとすると、ｐ型ＭＯ８
）ランソスタＴ１３がオフ状態となυ。
ｎ ｆＪＩ Ｍ、ＯＳ ）ランジス！；ｌＴ１４がオン
状態となるため、Ｈ点には第２図０に示すようにローレ
ベルが出力される。すなわち、１＜１゜１においてオン
状態であったｎ型ＭＯＳ）ランジスタＴ１６が。
状態となるため、Ｈ点には第２図０に示すようにローレ
ベルが出力される。すなわち、１＜１゜１においてオン
状態であったｎ型ＭＯＳ）ランジスタＴ１６が。
Ｅ点がハイレベルに転じるのとほぼ同時にオフ状態とな
る。また、この時、ｐ型ＭＯ８）ランジスタＴｌｌがオ
フ状態、ｎ型ＭＯＳ）ランジスタＴ１２がオン状態とな
るが、Ｅ点のレベルが７１イレペルに転じてから遅延回
路１４による遅延時間ｔｄ（＝ ｔｏｗ −ｔｏ＋ ＝
ｔｏ４− ｔｏｓ ）の間、ｎ型ＭＯＳ）ランジスタ
Ｔ１２のソースレベル（Ｆ点のレベル）カハイレペルに
保たれるため、この間、Ｇ点のレベルもハイレベルを保
ちｓ Ｌ ＝Ｌ６２に到って始めてＧ点（７）Ｌ’ベベ
ルローレベルになる。すなわち、ｐ凰ＭＯ８）ランジス
タＴ１５は、ｎ型ＭＯ’Ｓ）ランジスタＴ１６がオフ状
態になってからｔａ後に、オフ状態からオン状態となる
。
る。また、この時、ｐ型ＭＯ８）ランジスタＴｌｌがオ
フ状態、ｎ型ＭＯＳ）ランジスタＴ１２がオン状態とな
るが、Ｅ点のレベルが７１イレペルに転じてから遅延回
路１４による遅延時間ｔｄ（＝ ｔｏｗ −ｔｏ＋ ＝
ｔｏ４− ｔｏｓ ）の間、ｎ型ＭＯＳ）ランジスタ
Ｔ１２のソースレベル（Ｆ点のレベル）カハイレペルに
保たれるため、この間、Ｇ点のレベルもハイレベルを保
ちｓ Ｌ ＝Ｌ６２に到って始めてＧ点（７）Ｌ’ベベ
ルローレベルになる。すなわち、ｐ凰ＭＯ８）ランジス
タＴ１５は、ｎ型ＭＯ’Ｓ）ランジスタＴ１６がオフ状
態になってからｔａ後に、オフ状態からオン状態となる
。
さらに、Ｅ点のレベルがノ・イレペルカラローレベルに
転じる場合は％ｎ型ＭＯＳトランジスタＴ１２がオフ状
態となり、ｐ型ＭＯ８）ランジスタＴｌｌがオン状態と
なるため、Ｇ点のレベルはＥ点ルベルがローレベルに転
じるのとほぼ同時にハイレベルとなり、同時にｐ型ＭＯ
Ｓ）ランジスタＴ１５がオフ状態となる。また、この時
、ｎ型ＭＯＳ）ランジスタＴ１４がオフ状態となり、ｐ
型ＭＯ８）ランソスタＴ１３がオン状態となるが、Ｆ４
のレベルがハイレベルからローレベルに転シてから時間
ｔａＯ間、ｐ型ＭＯ８）ランジスタＴ１３のソースレベ
ルがローレベルを保ち、この間Ｈ点のレベルもローレベ
ルを保って、ｔ＝ｔｏ４に到って始めて両レベルがハイ
レベルとなるため、ｎ型ＭＯＳトランジスタＴ１６は、
ｐ型ＭＯ８）う／ジメタＴ１５がオフ状態になってから
時間ｔｄ後に。
転じる場合は％ｎ型ＭＯＳトランジスタＴ１２がオフ状
態となり、ｐ型ＭＯ８）ランジスタＴｌｌがオン状態と
なるため、Ｇ点のレベルはＥ点ルベルがローレベルに転
じるのとほぼ同時にハイレベルとなり、同時にｐ型ＭＯ
Ｓ）ランジスタＴ１５がオフ状態となる。また、この時
、ｎ型ＭＯＳ）ランジスタＴ１４がオフ状態となり、ｐ
型ＭＯ８）ランソスタＴ１３がオン状態となるが、Ｆ４
のレベルがハイレベルからローレベルに転シてから時間
ｔａＯ間、ｐ型ＭＯ８）ランジスタＴ１３のソースレベ
ルがローレベルを保ち、この間Ｈ点のレベルもローレベ
ルを保って、ｔ＝ｔｏ４に到って始めて両レベルがハイ
レベルとなるため、ｎ型ＭＯＳトランジスタＴ１６は、
ｐ型ＭＯ８）う／ジメタＴ１５がオフ状態になってから
時間ｔｄ後に。
オフ状態からオン状態となる。
そして、このように、一対のＭＯＳ）ランジスタＴ１５
．Ｔ１６のうち一方がオン状態からオフ状態に反転する
タイミングより、他方がオフ状態からオン状態に反転す
るタイミングを遅らせることにより、少なくとも一方の
ＭＯＳ）ランソスタを必ずオフ状態にしておくことがで
きるので、出力バッファトランジスタを介して電源ライ
ンと接地ライン間に貫通電流が流れることがなくなる。
．Ｔ１６のうち一方がオン状態からオフ状態に反転する
タイミングより、他方がオフ状態からオン状態に反転す
るタイミングを遅らせることにより、少なくとも一方の
ＭＯＳ）ランソスタを必ずオフ状態にしておくことがで
きるので、出力バッファトランジスタを介して電源ライ
ンと接地ライン間に貫通電流が流れることがなくなる。
（発明の効果）
以上詳述したように、この発明の出力／？ソファ回路は
、出力バッファトランジスタを構成する互いに逆極性の
一対のトランジスタのうち一方がオン状態からオフ状態
に反転するタイミングより、他方がオフ状態からオン状
態に反転するタイミングを遅らせることにより、出力バ
ッファトランジスタを介して流れる貫通電流を防ぐこと
ができる。
、出力バッファトランジスタを構成する互いに逆極性の
一対のトランジスタのうち一方がオン状態からオフ状態
に反転するタイミングより、他方がオフ状態からオン状
態に反転するタイミングを遅らせることにより、出力バ
ッファトランジスタを介して流れる貫通電流を防ぐこと
ができる。
これにより、上記貫通電流により生じ凶電源および接地
ライン上のノイズを防ぐことができると同時に消費電力
を削減することができる。
ライン上のノイズを防ぐことができると同時に消費電力
を削減することができる。
第１図はこの発明の出力バラノア回路の一実施例を示す
回路図、第２図は上記回路の各部の波形図、第３図は従
来の出力バッファ回路を示す回路図、第４図は第３図の
回路の各部の波形図である。 １４・・・遅延回路、１５・・・第１の反転回路、１６
・・・第２の反転回路、Ｔ１５・・ｐ型ＭＯ８）ランジ
スタ、Ｔ１６・・・ｎ型ＭＯＳトランジスタ。 第１図 第２図 ｔｏｌ ７０２ Ｔ０３ ＴＯ４→■ 第３図
回路図、第２図は上記回路の各部の波形図、第３図は従
来の出力バッファ回路を示す回路図、第４図は第３図の
回路の各部の波形図である。 １４・・・遅延回路、１５・・・第１の反転回路、１６
・・・第２の反転回路、Ｔ１５・・ｐ型ＭＯ８）ランジ
スタ、Ｔ１６・・・ｎ型ＭＯＳトランジスタ。 第１図 第２図 ｔｏｌ ７０２ Ｔ０３ ＴＯ４→■ 第３図
Claims (1)
- 入力信号を所定時間遅延して出力する遅延回路と、この
遅延回路の出力電位と第１電源電位とを前記入力信号レ
ベルに応じて反転出力として選択的に導出する第１の反
転回路と、前記遅延回路の出力電位と第２電源電位とを
前記入力信号レベルに応じて反転出力として選択的に導
出する第２の反転回路と、前記第１電源電位と前記第２
電源電位間に直列接続され、かつ中間点が出力として導
出されており、しかも入力が前記第１または第２の反転
回路の出力に接続された互いに逆極性の一対のトランジ
スタとを具備してなる出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098516A JPS60244118A (ja) | 1984-05-18 | 1984-05-18 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098516A JPS60244118A (ja) | 1984-05-18 | 1984-05-18 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244118A true JPS60244118A (ja) | 1985-12-04 |
Family
ID=14221812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098516A Pending JPS60244118A (ja) | 1984-05-18 | 1984-05-18 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
-
1984
- 1984-05-18 JP JP59098516A patent/JPS60244118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
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