JPH04159812A

JPH04159812A - 出力バッファ回路

Info

Publication number: JPH04159812A
Application number: JP2286091A
Authority: JP
Inventors: Toshikatsu Jinbo; 敏且神保
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-24
Filing date: 1990-10-24
Publication date: 1992-06-03
Anticipated expiration: 2012-06-04
Also published as: JP2616204B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路の出力バッファ回路に関し、
特に、動作の高速性を犠牲にすることなく電源ノイズの
発生を抑えることが可能なＣＭＯＳトランジスタ構成の
出力バッファ回路の回路構成に関する。

〔従来の技術〕

従来のこの種の出力バッファ回路は、基本的には、第４
図に示すように、Ｐ型ＭＯＳトランジスタＰ１とＮ型Ｍ
ＯＳ）ランジスタＮ直で構成されるＣＭＯＳ型のインバ
ータ回路からなる。

入力信号は、２つのＭＯＳ）ランジスタの共通のゲート
に接続された入力端子１に入力される。

出力信号は、２つのＭＯＳ）ランジスタの共通のドレイ
ンに接続された出力端子２に出力される。

次に、上述のような回路構成の従来の出力バッファ回路
の動作について、第５図に示す電圧波形図を用いて説明
する。

第４図および第５図において、入力信号がロウレベルか
らハイレベルに変化すると、Ｐ型ＭＯＳトランジスタＰ
１がオフ状態に変化し、逆に、Ｎ型ＭＯＳ）ランジスタ
Ｎ１がオン状態に変化する。

このため、出力端子２に接続されている負荷回路（図示
せず）の電荷は、Ｎ型ＭＯＳトランジスタＮ１を通して
、出力端子２の電圧が接地電圧ＶＳＯになるまで放電さ
れ、出力信号はロウレベルになる。

入力信号がハイレベルからロウレベルに変化すると、Ｐ
型ＭＯ５）ランジスタＰ１がオン状態に変化し、逆に、
Ｎ型ＭＯＳ）ランジスタＮ、がオフ状態に変化する。

このため、出力端子２に接続されている負荷回路は、電
源端子４からＰ型ＭＯＳ）ランジスタＰｉを介して電源
電圧Ｖ。０のレベルまで充電され、出力信号はハイレベ
ルになる。

〔発明が解決しようとする課題〕

上述の出力バッファ回路は、実際の半導体集積回路中で
動作する時には、以下に述べるように、電源配線および
接地配線に寄生するインダクタンスのために、同一チッ
プ内に設けられた他の回路が誤動作を起すことがある。

以下に、第４図および第５図を用いてその説明を行う。

上述の出力バッファ回路が実際の半導体集積回路５で用
いられる場合には、第４図に示すように、同一チップ６
内の論理回路７がらの信号が、出力バッファ回路８を駆
動するインバータ９を介して、出力バッファ回路８の入
力端子１に入力されるような使われ方が多い。

チップ６内には、上記のような論理回路７と出力バッフ
ァ回路８との組み合わせが多数設けられている。

又、その他の回路ブロック１０も多数設けられている。

このチップ６に対する外部からの電源電圧および接地電
圧の供給は、パッケージの外部に導出されているリード
端子と、このリード端子とチップ６内のポンディングパ
ッド部１１ａおよびｌｌｂとを接続するボンディングワ
イヤを介して行なわれる。

第４図では、上記のリード端子とボンディングワイヤと
が直列に接続された配線を、電源導入線１２及び接地導
入線１３で示す。

チップ６内では、ポンディングパッド部１１ａ及びｌｌ
ｂから、アルミニウムなど低抵抗材料の配線１４によっ
て、それぞれの出力バッファ回路８や論理回路７や回路
ブロック１０に、電源電圧および接地電圧が供給される
。

ここで、実際の半導体集積回路においそは、外部からの
電源電圧ＶＣＯの供給を受ける電源端子４とチップ６内
のポンディングパッド部１１ａとを結ぶ電源導入線１２
および接地端子３とポンディングパッド部１１ｂとを結
ぶ接地導入線１３には、それぞれの配線に寄生する寄生
インダクタンスＬ１及びＬ２が存在する。

そのため、出力端子２に接続される負荷回路を急激に充
電し又は放電すると、第５図に示すように、寄生インダ
クタンスＬ１及びＬ２の影響でチップ内のポンディング
パッド部１１ａ、１１ｂの電圧■。□、ＶＳＩが、実際
に電源端子４および接地端子３に与えられる値Ｖ０゜、
ＶＳＯとは異ったものになってしまう。

ところが、チップ６内の出力バッファ回路８゜論理回路
７および回路ブロック１０は、ボンディングパッド部］
、］、ａ及びｌｌｂから配置１４を介して、電源電圧お
よび接地電圧の供給を受けているので、結局、これらの
回路は、電源電圧および接地電圧が出力バッファ回路８
が動作することによって変動し、誤動作を起しやすくな
る。

従来の出力バッファ回路では、負荷回路を駆動する２つ
のＭＯＳ）ランジスタの相互伝達コンダンタンスを、畜
生インダクタンスＬ１およびＬ２に急激な電流変化が発
生しないような、小さ目の値に設定することによって、
」１述した誤動作が起らないようにしていた。

そして、この相互コンダクタンスの設定に当っては、従
来、電源電圧の値を規格の上限に設定して最適な相互コ
ンダクタンスを決めていた。

このため、半導体集積回路では、電源電圧ＶＣＯが低い
状態で使用されると、出力端子２に接続された負荷回路
を駆動する２つのＭＯＳ）ランジスタの相互伝達コンダ
クタンスが小さくなり、データ出力信号のスイッヂング
スピードが悪化するという欠点があった。

〔課題を解決するための手段〕

本発明の出力バッファ回路は、第１のＰ型ＭＯ８）ラン
ジスタと第１のＮ型ＭＯＳ）ランジスタとが直列に接続
されてなる第１の出力回路部と、第２のＰ型ＭＯ８）−ランジスタと第２のＮ型ＭＯＳト
ランジスタとが直列に接続されてなり、前記第１の出力
回路部に並列な第２の出力回路部とを有し、第１の出力回路部は、入力信号が、第１のＰ型ＭｏＳト
ランジスタ及び第１のＮ型ＭＯＳトランジスタのゲート
に直接入力されるように接続され、第２の出力回路部は、入力信号が、第１の定電流素子を
介して第２のＰ型ＭＯＳトランジスタのゲートに入力さ
れ、第２の定電流素子を介して第２のＮ型ＭＯＳ）ラン
ジスタに入力されるように接続され、第１の出力回路部の出力端子と第２の出力回路部の出力
端子とが接続されていることを特徴とする。

〔実施例〕

次に、本発明について、図面を参照して説明する。

第１図は、本発明の第１の実施例の回路構成を示す回路
図である。

本実施例は、並列に接続された第１出方回路部１５及び
第２出力回路部１６，２つのＮ型デイプリージョンＭＯ
ＳトランジスタＮ、及びＮ４並びに２つの信号遅延調整
回路１７及び１８とがらなっている。

第１出力回路部１５は、Ｐ型ＭｏｓトランジスタＰｌと
Ｎ型ＭＯＳ）ランジスタＮＸとからなるＣＭＯ８型Ｏ８
バータであり、２つのＭｏｓトランジスタのゲートには
、入力信号が直接入力される。

第２出力回路部１６は、Ｐ型ＭｏｓトランジスタＰ２と
Ｎ型ＭＯＳ）−ランジスタＮ２とが直列に接続されて構
成されている。

この第２出力回路部１６を構成するＰ型ＭＯＳトランジ
スタＰ２のゲートには、入力信号が、Ｎ型デイプリージ
ョンＭｏｓトランジスタＮ３と信号遅延調整回路１７を
介して入力されている。

又、Ｎ型ＭＯＳ）ランジスタＮ２のゲートには、Ｎ型デ
イプリー９９２ＭＯ８）−ランジスタＮ４と信号遅延調
整回路１８を介して入力信号入力されている。

なお、２つの信号遅延調整回路は、それぞれ、インバー
タを２段に縦属接続したものである。

以下に、本実施例の動作について、第２図の電圧波形図
を参照して説明する。

先ず、入力端子１に入力される入力信号がロウレベルか
らハイレベルに変化すると、第１出方回路部１５におい
ては、Ｐ型ＭｏｓトランジスタＰ、がオフ状態に変化し
、Ｎ型ＭＯＳトランジスタＮ１がオン状態に変化する。

このため、出力端子２に接続された負荷回路の電荷は、
Ｎ型ＭＯＳ）ランジスタＮ、を介して放電を開始する。

一方、入力信号は、Ｎ型ディプリーションＭＯＳ）ラン
ジスタＮ３及び信号遅延調整回路１７を介して、第２出
力回路部１６のＰ型ＭＯＳトランジスタＰ２のゲートに
も入力される。

この場合、前述のように入力信号がロウレベルからハイ
レベルに変化すると、インバータ１９の２　入力信号が
、Ｎ型デプリーションＭＯＳトランジスタＮＳを介して
ハイレベルに変化する。

その結果、インバータ２０の出力がハイレベルに変化す
るので、第２出力回路部１６のＰ型ＭＯ８）ランジスタ
Ｐ２がオフ状態に変化する。

更に、入力信号は、Ｎ型デイプリー９９７ＭＯＳトラン
ジスタＮ４及び信号遅延調整回路１８を介して、第２出
力回路部のＮ型ＭＯＳ）−ランジスタＮ２のゲートにも
入力される。

この場合、インバータ２１の入力が、Ｎ型デイプリー９
５２ＭＯ８）−ランジスタＮ４を介してハイレベルに変
化するので、インバータ２１の出力信号がロウレベルに
変化する。

この結果、インバータ２２の出力信号がハイレベルに変
化するので、Ｎ型ＭＯＳトランジスタＮ２がオン状態に
変化する。

このような第２出力回路部１６の動作の結果、負荷回路
の電荷は、第２出力回路部１６のＮ型ＭＯＳ）ランジス
タＮ２を介しても放電される。

ここで、以上説明したこの出力バッファ回路の動作にお
いて、Ｎ型デイプリー９９７ＭＯＳトランジスタＮ４は
、ゲートがインバータ２１の入力側に接続されてダイオ
ード接続になっているので、入力信号がロウレベルから
ハイレベルに変化する時には、定電流素子として動作す
る。

このため、このＮ型デイプリー９９７ＭＯＳトランジス
タＮ４を流れる電流が制限され、又、チップに寄生する
容量Ｃによって、以下に述べるように第２出力回路部１
６のＮ型ＭＯＳ）ランジスタＮ２が遅れてオン状態にな
る。

これによって、負荷回路の電荷が放電される時に、放電
の初期においては、第１出力回路部１５のＮ型ＯＳトラ
ンジスタＮ、たけて放電され、その後、一定時間たって
から、第２出力回路部１６のＮ型ＭＯＳ）ランジスタＮ
２がオン状態になって、以後２つのＮ型ＭＯＳトランジ
スタＮ、及びＮ２によって放電される。

以下にその説明を行なう。

例えば、電源電圧ＶＣＩを８■、インバータ２１の入力
端子に寄生する容量Ｃの値がＯ，ｃ；ｐＦ’、Ｎ型デイ
プリージョンＭＯＳ）ランジスタＮ４が定電流素子とし
て動作する時に流れる電流を１００μＡ、インバータ２
１の論理しきい値電圧を１／２Ｖｃ１（＝４Ｖ）とする
と、節点２３がハイレベルに変化してからインバータ２
１の入力端子の電圧が論理しきい値にまで変化するのに
要する時間ｔは、第２図に示すように、＝２ｘｌＯ−８（ｓ）である。

すなわち、第１出力回路部１５のＮ型ＭＯＳ）ランジス
タＮ１がオン状態になってから、第２出力回路部１６の
Ｎ型ＭＯＳ）ランジスタＮ２がオン状態になるまでには
、約２０ｎｓ以上の時間がかかる。

従って、出力端子２に接続される負荷回路の電荷を放電
する際に接地導入線１３の寄生インダクタンスＬ２には
、急激な電流の変化は発生しない。

このため、第５図に示す従来の出力バッファ回路におけ
るポンディングパッド部１１ｂの電圧波形と、第２図に
示す本実施例のポンディングパッド部１１ｂの電圧波形
とを比較すると分るように、本実施例では、従来の出力
バッファ回路よりも、チップ内の接地電圧Ｖｓ】の変化
が低く抑えられている。

ここで、電源電圧Ｖｃｌが下った場合の出力信号のスイ
ッチングスピードについて考察する。

この場合は、電源電圧Ｖ。１が下っているので、第１出
力回路部１５のＮ型ＭＯＳトランジスタＮ１及び第２出
力回路部１６のＮ型ＭＯＳトランジスタＮ２がオン状態
になる場合のゲート電圧も低下し、前述のように、この
２つのＭＯＳトランジスタの相互伝達コンダクタンスが
小さくなっている。

すなわち、寄生インダクタンスＬ２によるチップ内の接
地電圧Ｖ　５　Ｈの変動が、そもそも少ない状態である
。

今、例えば、電源電圧Ｖ　Ｃ１が４■になったとすると
、前述のインバータ２１が反転する迄の遅れの時間ｔは
、１００Ｘ　１０−６　（Ａ）＝１．ｘｌＯ−８（ｓ）となる。

すなわち、電源電圧Ｖ　（ｙ　１が低下した場合には、
第２出力回路部１６のＮ型ＭｏＳトランジスタＮ２は、
高速（この場合は、電源電圧Ｖ。１が８Ｖの場合の１／
２の時間）でオン状態となる。

従って、負荷回路の電荷が、早い時期に２つのＮ型ＭＯ
３Ｉ〜ランジスタＮ、及びＮ２によって放電されるよう
になるため、出力信号のスイッチングスピードが悪化す
ることはない６次に、入力信号がハイレベルからロウレベルに変化する
場合には、Ｎ型デイプリージョンＭＯＳトランジスタＮ
３が定電流素子として動作する。

このため、上述したと同様の理由により、第１出力回路
部１５のＰ型ＭＯＳ）ランジスタＰ１がオン状態になっ
てから、第２出力回路部１６のＰ型ＭＯＳトランジスタ
Ｐ２がオン状態になる迄の時間は、電源電圧■。、が高
くなるにつれて長くなる。

従って、電源電圧ＶＣＩが低い時の出力信号のスイッチ
ングスピードを悪化させることなく、電源電圧ＶＣＩが
高い時のチップ内の電源電圧ＶＣＩの変動を抑えること
ができる。

次に、本発明の第２の実施例について説明する。

第３図は、本発明の第２の実施例の回路楕を示す回路図
である。

本実施例では、第１図に示した第１の実施例に対して、
インバータ２０を２人力のＮＡＮＤ回路２４に置き替え
、又、インバータ２２を２人力のＮＯＲ回路２５で置き
替えである。

ＮＡＮＤ回路２４及びＮＯＲ回路２５のそれぞれにおい
ては、２つの入力の内の一方には、入力信号の反転信号
Ｄ３が入力されている。

このように構成された本実施例においても、第１の実施
例と同様の効果が得られる。

水弟２の実施例は、更に、以下に述べるような効果も併
せ持っている。

第１の実施例では、第１図において、例えば、第１出力
回路部１５のＮ型ＭＯＳトランジスタＮ１がオン状態に
変化してから第２出力回路部１６のＰ型ＭｏＳトランジ
スタＰ２がオフ状態になる迄には、時間差が生じる。

これは、Ｎ型デイプリージョンＭＯＳトランジスタＮ３
並びに２つのインバータ１９及び２０に基く入力信号の
遅延によるものである。

このように時間差があると、−時的にＮ型ＭＯＳトラン
ジスタＮ１とＰ型ＭＯＳトランジスタＰ２とが共にオン
状態になる時間帯が生ずるので、電源端子４と接地端子
３との間に、−時的に大きな貫通電流が流れる。

ところが、第２の実施例においては、入力信号がハイレ
ベルになって第１出力回路部１５のＮ型ＭＯＳトランジ
スタＮ１がオン状態になる時、入力信号の反転信号Ｄ３
がロウレベルになっているので、ＮＡＮＤ回路２４の出
力信号は、入力信号がハイレベルになると、直ちにハイ
レベルになる。

すなわち、本実施例では、第１出力回路部１５のＮ型Ｍ
ＯＳトランジスタＮ１がオン状態になると、第２出力回
路部１６のＰ型ＭＯＳトランジスタＰ２が直ちにオフ状
態になるので、貫通電流が流れることはない。

同様に、信号遅延調整回路１８にＮＯＲ回路２５を設け
たことによって、入力信号がロウレベルになって、第１
出力回路部１５のＰ型ＭＯＳトランジスタＰ１がオン状
態になり、第２出力回路部１６のＮ型ＭＯＳトランジス
タＮ２がオフ状態になる時、この２つのＭＯＳ）ランジ
スタを通して流れる貫通電流が防止される。

なお、以上述べた第１の実施例および第２の実施例にお
いては、入力信号を遅らせるたのＮ型デイプリー９３２
ＭＯＳトランジスタに、直列に信号遅延調整回路を設け
たが、いままでの説明からも分るように、この信号遅延
調整回路を省いても本発明の効果が得られることは明ら
かである。

この信号遅延調整回路を設けると、第１出力回路部と第
２出力回路部の動作との間の時間差が、Ｎ型デイプリー
９３２ＭＯＳトランジスタにおける遅延時間と、信号遅
延調整回路における遅延時間とが加わったものとなる。

従って、例えば、製造上のばらつきによって、Ｎ型ＭＯ
Ｓトランジスタの電圧電流特性がばらついたり、寄生の
容量の値がばらついたりして、Ｎ型ＭＯ８）ランジスタ
での信号遅延時間に変動があった場合でも、出力バッフ
ァ回路としての動作を確実なものにすることができる。

又、この信号遅延調整回路の回路構成によっては、第１
出力回路部と第２出力回路部とに亘る貫通電流を防ぐ効
果を期待することもできる。

〔発明の効果〕

以上説明したように、本発明によれば、出力バッファ回
路の構成を、入力信号の位相を反転する第１の出力回路
部と第２の出力回路部とを並列に接続し、第２の出力回
路部のＭＯＳ）ランジスタのゲートに定電流素子を設け
た構成にすることにより、この出力バッファ回路がスイ
ッチングする時に半導体集積回路のチップ内の電源電圧
および接地電圧が変動することを防ぐことができる。

従って、本発明によれば、高速で動作し、しかも動作時
の電源ノイズの発生が少ない出力バッファ回路を提供す
ることができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路構成を示す回路
図、第２図は、本発明の第１の実施例の動作時の信号波
形を表すタイミングチャート図、第３図は、本発明の第
２の実施例の回路構成を示す回路図、第４図は、従来の
出力バッファ回路の回路構成を示す回路図、第５図は、
従来の出力バッファ回路の動作時の信号波形を表すタイ
ミングチャート図である。１・・・入力端子、２・・・出力端子、３・・・接地端
子、４・・・電源端子、５・・・半導体集積回路、６・
・・チップ、７・・・論理回路、８・・・出力バッファ
回路、９゜１９．２０，２１．２２・・・インバータ、
１０・・・回路ブロック、ｌｌａ、ｌｌｂ・・・ポンデ
ィングパッド部、１２・・・電源導入線、１３・・・接
地導入線、１４・・・配線、１５・・・第１出力回路部
、１６・・・第２出力回路部、１７．１８・・・信号遅
延調整回路、２３−・・節点、２４−Ｎ　Ａ　Ｎ　Ｄ回
路、２５−Ｎ　ＯＲ回路。

Claims

【特許請求の範囲】１、第１のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳ
トランジスタとが直列に接続されてなる第１の出力回路
部と、第２のＰ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトラ
ンジスタとが直列に接続されてなり、前記第１の出力回
路部に並列な第２の出力回路部とを有し、第１の出力回路部は、入力信号が、第１のＰ型ＭＯＳト
ランジスタ及び第１のＮ型ＭＯＳトランジスタのゲート
に直接入力されるように接続され、第２の出力回路部は、入力信号が、第１の定電流素子を
介して第２のＰ型ＭＯＳトランジスタのゲートに入力さ
れ、第２の定電流素子を介して第２のＮ型ＭＯＳトラン
ジスタに入力されるように接続され、第１の出力回路部の出力端子と第２の出力回路部の出力
端子とが接続されていることを特徴とする出力バッファ
回路。２、請求項１記載の出力バッファ回路において、前記第
１の定電流素子と前記第２のＰ型ＭＯＳトランジスタの
ゲートとの間に信号遅延調整回路を設け、前記第２の定電流素子と前記第２のＮ型ＭＯＳトランジ
スタのゲートとの間に信号遅延調整回路を設けたことを
特徴とする出力バッファ回路。