JPH02168723A - 出力回路 - Google Patents
出力回路Info
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- JPH02168723A JPH02168723A JP63324181A JP32418188A JPH02168723A JP H02168723 A JPH02168723 A JP H02168723A JP 63324181 A JP63324181 A JP 63324181A JP 32418188 A JP32418188 A JP 32418188A JP H02168723 A JPH02168723 A JP H02168723A
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- JP
- Japan
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- transistor
- output
- buffer
- signal
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Links
- 230000001934 delay Effects 0.000 claims description 6
- 238000007599 discharging Methods 0.000 abstract description 7
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ ＩＣ１特にＣＭＯ５ＩＣの出力回路
に関する。
に関する。
従来、この種の出力回路は、第７図に示すように、電源
と接地間にＰチャネル型トランジスタ１１とＮチャネル
型ｌ・ランジスタ１２が直列に配置され、トランジスタ
１１のゲートにはＩＣ内部の出力信号Ｓ１と制御信号Ｓ
２を入力するナントゲート１３の出力が入力され、トラ
ンジスタ１２のゲートにはＩＣ内部の出力信号Ｓ１とイ
ンバータ１４による制御信号Ｓ２の反転信号Ｓを入力と
するノアゲート１５の出力が入力され、ゲート入力によ
り一方のトランジスタがオンの状態、また、両方共オフ
したハイ・インピーダンス状態となるトライ・ステート
型出力回路として広く知られている。
と接地間にＰチャネル型トランジスタ１１とＮチャネル
型ｌ・ランジスタ１２が直列に配置され、トランジスタ
１１のゲートにはＩＣ内部の出力信号Ｓ１と制御信号Ｓ
２を入力するナントゲート１３の出力が入力され、トラ
ンジスタ１２のゲートにはＩＣ内部の出力信号Ｓ１とイ
ンバータ１４による制御信号Ｓ２の反転信号Ｓを入力と
するノアゲート１５の出力が入力され、ゲート入力によ
り一方のトランジスタがオンの状態、また、両方共オフ
したハイ・インピーダンス状態となるトライ・ステート
型出力回路として広く知られている。
（発明が解決しようとする課題）
」二連した従来の出力回路は、近年高速化の要求により
ゲート幅が大きくなり、その出力がオン／オフと変化す
る時に出力負荷容量の充放電電流が瞬時に流れ、大きな
ピーク電流を発生する。特に出力端子が多いＩＣにおい
ては、その出力が同時に変化′１−る場合、電源および
接地ラインの電位変動を起こし、パッケージへ搭載する
ことによるホンディンダワイヤやリードに寄生するイン
タフタンスによりＩＣ内部の誤動作、入力レベルの悪化
、出力のリンキングといフた欠点を有している。
ゲート幅が大きくなり、その出力がオン／オフと変化す
る時に出力負荷容量の充放電電流が瞬時に流れ、大きな
ピーク電流を発生する。特に出力端子が多いＩＣにおい
ては、その出力が同時に変化′１−る場合、電源および
接地ラインの電位変動を起こし、パッケージへ搭載する
ことによるホンディンダワイヤやリードに寄生するイン
タフタンスによりＩＣ内部の誤動作、入力レベルの悪化
、出力のリンキングといフた欠点を有している。
〔課題を解決するだめの手段〕
本発明の出力回路は、
電源と接地間に直列に配置され、第１のバッファを形成
する１対のＰチャネル型トランジスタおよびＮチャネル
型トランジスタと、 第１のバッファとは独立して、または一方のトランジス
タを第１のバッファと共有して、電源と接地間に直列に
配置され、第２のバッファを形成する１対のＰチャネル
型トランジスタおよびＮチャネル型トランジスタと、 第２のバッファを構成するトランジスタのうち、第１の
バッファのトランジスタと共通でないトランジスタのゲ
ートに出力か接続され、当該トランジスタをオフからオ
ンへ変化させる入力に対して、こわを有効に遅延させる
遅延回路とからなり、 第１のバッファと第２のバッファの出力は共通に接続さ
れて出力となり、第２のバッファのトランジスタを形成
するトランジスタのうち、第１のバッファのトランジス
タと共通でないトランジスタのオン抵抗は第１のバッフ
ァのトランジスタよりもオン抵抗が小さく、第１のバッ
ファを形成するトランジスタのゲートにはＩＣ内部から
の出力信号が接続され、第２のバッファを形成するトラ
ンジスタのうち第１のバッファのトランジスタと共通で
ないトランジスタのゲートにはＩＣ内部の出力信号が前
記遅延回路を経て接続される。
する１対のＰチャネル型トランジスタおよびＮチャネル
型トランジスタと、 第１のバッファとは独立して、または一方のトランジス
タを第１のバッファと共有して、電源と接地間に直列に
配置され、第２のバッファを形成する１対のＰチャネル
型トランジスタおよびＮチャネル型トランジスタと、 第２のバッファを構成するトランジスタのうち、第１の
バッファのトランジスタと共通でないトランジスタのゲ
ートに出力か接続され、当該トランジスタをオフからオ
ンへ変化させる入力に対して、こわを有効に遅延させる
遅延回路とからなり、 第１のバッファと第２のバッファの出力は共通に接続さ
れて出力となり、第２のバッファのトランジスタを形成
するトランジスタのうち、第１のバッファのトランジス
タと共通でないトランジスタのオン抵抗は第１のバッフ
ァのトランジスタよりもオン抵抗が小さく、第１のバッ
ファを形成するトランジスタのゲートにはＩＣ内部から
の出力信号が接続され、第２のバッファを形成するトラ
ンジスタのうち第１のバッファのトランジスタと共通で
ないトランジスタのゲートにはＩＣ内部の出力信号が前
記遅延回路を経て接続される。
電源と接地間に直列に配置されたトランジスタを１つの
出力に対し、２対配置し、第２のバッファのトランジス
タのオン抵抗を第１のバッファのトランジスタのオン抵
抗より小さくし、出力回路の変化はまず、オン抵抗の大
きいトランジスタを動作させ、遅れてオン抵抗の小さい
トランジスタを動作させるので、出力信号の負荷のチャ
ージ、ディスチャージはゆるやかに始まり、第２のバッ
ファのトランジスタが動作し始めるとチャージ、ディス
チャージが加速される。
出力に対し、２対配置し、第２のバッファのトランジス
タのオン抵抗を第１のバッファのトランジスタのオン抵
抗より小さくし、出力回路の変化はまず、オン抵抗の大
きいトランジスタを動作させ、遅れてオン抵抗の小さい
トランジスタを動作させるので、出力信号の負荷のチャ
ージ、ディスチャージはゆるやかに始まり、第２のバッ
ファのトランジスタが動作し始めるとチャージ、ディス
チャージが加速される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の出力回路の第１の実施例の回路図、第
２図は第１図の回路の動作を示すタイミング、第５図、
第６図は遅延回路８．９の一例の回路図である。
２図は第１図の回路の動作を示すタイミング、第５図、
第６図は遅延回路８．９の一例の回路図である。
この出力回路は、電源Ｖｃｃと接地間に直列に配置され
、第１のバッファを形成する１対のＰチャネル型トラン
ジスタ１とＮチャネル型トランジスタ２と、同じく電源
Ｖｃｃと接地間に直列に配置され、第２のバッファを形
成する１対のＰチャネル型トランジスタ３とＮチャネル
型トランジスタ３と、ＩＣ内部の出力信号Ｓ１と制御信
号Ｓ２を入力とするナントゲート５と、制御信号Ｓ、を
反転するインバータ６と、出力信号Ｓ１とインバータ６
の出力信号Ｓ２を入力とするノアゲート７と、遅延回路
８，９とから構成され、第２のバッファのトランジスタ
３，４は第１のバッファのトランジスタ１．２に比ベオ
ン抵抗が小さく、第１のバッファと第２のバッファは共
通に接続されて出力となり、第１のバッファのゲートへ
は→−ントゲート５、ノアゲート７の出力信号Ｓ３．Ｓ
、Ｉか入力され、第２のバッファのグー］・には出力信
号Ｓ３．Ｓ、１か遅延回路８，９をそれぞれ経た信号Ｓ
５．Ｓ、、か入力される。なお、遅延回路９は、例えば
第４し１に示すように構成され、入力信号の低レベルか
ら高レベルの変化の場合にのみ出力信号に有効に遅れか
生じるものであり、遅延回路８は、例えば第５図に承ず
ように構成され、入力信号の高レベルから低レベルの変
化の場合にのみ出力信号に有効に遅れか生じるものであ
る。
、第１のバッファを形成する１対のＰチャネル型トラン
ジスタ１とＮチャネル型トランジスタ２と、同じく電源
Ｖｃｃと接地間に直列に配置され、第２のバッファを形
成する１対のＰチャネル型トランジスタ３とＮチャネル
型トランジスタ３と、ＩＣ内部の出力信号Ｓ１と制御信
号Ｓ２を入力とするナントゲート５と、制御信号Ｓ、を
反転するインバータ６と、出力信号Ｓ１とインバータ６
の出力信号Ｓ２を入力とするノアゲート７と、遅延回路
８，９とから構成され、第２のバッファのトランジスタ
３，４は第１のバッファのトランジスタ１．２に比ベオ
ン抵抗が小さく、第１のバッファと第２のバッファは共
通に接続されて出力となり、第１のバッファのゲートへ
は→−ントゲート５、ノアゲート７の出力信号Ｓ３．Ｓ
、Ｉか入力され、第２のバッファのグー］・には出力信
号Ｓ３．Ｓ、１か遅延回路８，９をそれぞれ経た信号Ｓ
５．Ｓ、、か入力される。なお、遅延回路９は、例えば
第４し１に示すように構成され、入力信号の低レベルか
ら高レベルの変化の場合にのみ出力信号に有効に遅れか
生じるものであり、遅延回路８は、例えば第５図に承ず
ように構成され、入力信号の高レベルから低レベルの変
化の場合にのみ出力信号に有効に遅れか生じるものであ
る。
次に、本実施例の動作を説明する。
出力ｂ’＋号Ｓ１か低レベルから高レベルに変化１−る
場合、信号Ｓ３．Ｓ、は共に高レベルから低レベルへ変
化する。このとき、トランジスタ１はオフからオンへ、
トランジスタ２はオンからオフへ変化し、出力信号Ｓ７
は高レベルへ変化し始める。続いて、遅延回路８にて遅
らされた信号Ｓ５によりトランジスタ３がオンし、出力
信号Ｓ７は高レベルへさらに加速される。一方、遅延回
路９は信号Ｓ４の高レベルから低レベルへの変化に対し
て殆ど遅延動作しないので、トランジスタ４はトランジ
スタ３のオフからオンへの変化よりも早くオンからオフ
へ変化する。これは、出力トランジスタの変化時に電源
から接地への貫通電流を防ぐためである。
場合、信号Ｓ３．Ｓ、は共に高レベルから低レベルへ変
化する。このとき、トランジスタ１はオフからオンへ、
トランジスタ２はオンからオフへ変化し、出力信号Ｓ７
は高レベルへ変化し始める。続いて、遅延回路８にて遅
らされた信号Ｓ５によりトランジスタ３がオンし、出力
信号Ｓ７は高レベルへさらに加速される。一方、遅延回
路９は信号Ｓ４の高レベルから低レベルへの変化に対し
て殆ど遅延動作しないので、トランジスタ４はトランジ
スタ３のオフからオンへの変化よりも早くオンからオフ
へ変化する。これは、出力トランジスタの変化時に電源
から接地への貫通電流を防ぐためである。
次に、入力信号Ｓ、が高レベルから低レベルへと変化す
る場合、信号Ｓ３．Ｓ４は低レベルから高レベルへと変
化し、トランジスタ１はオフへ、］・ランジスタ２はオ
ンへと変化する。この結果、出力信号Ｓ７は低レベルへ
変化をはじめる。続いて、遅延回路９により遅らされた
信号Ｓ６によりトランジスタ４がオンし、出力信号Ｓ７
は低レベルへさらに加速される。ここて、遅延回路８は
入力信号Ｓ３の低レベルから高レベルへの変化に対して
は殆ど遅延動作しないので、トランジスタ３のオンから
オフへの変化はトランジスタ４のオフからオンへの変化
より早くなる。
る場合、信号Ｓ３．Ｓ４は低レベルから高レベルへと変
化し、トランジスタ１はオフへ、］・ランジスタ２はオ
ンへと変化する。この結果、出力信号Ｓ７は低レベルへ
変化をはじめる。続いて、遅延回路９により遅らされた
信号Ｓ６によりトランジスタ４がオンし、出力信号Ｓ７
は低レベルへさらに加速される。ここて、遅延回路８は
入力信号Ｓ３の低レベルから高レベルへの変化に対して
は殆ど遅延動作しないので、トランジスタ３のオンから
オフへの変化はトランジスタ４のオフからオンへの変化
より早くなる。
以上の動作により、出力信号Ｓ７の負荷に対し、トラン
ジスタ１，２はオン抵抗が大きいため、チャージ、ディ
スチャージはゆるやかに始まり、オン抵抗の小さいｉ・
ランジスタ３．４により、チャージ、ディスチャージは
加速される。したがって、出力変化直後の電流変化を抑
えることになる。
ジスタ１，２はオン抵抗が大きいため、チャージ、ディ
スチャージはゆるやかに始まり、オン抵抗の小さいｉ・
ランジスタ３．４により、チャージ、ディスチャージは
加速される。したがって、出力変化直後の電流変化を抑
えることになる。
第３図は本発明の出力回路の第２の実施例の回路図、第
４図は第３図の回路の動作を示すタイミング図である。
４図は第３図の回路の動作を示すタイミング図である。
本実施例は、内部信号Ｓ１の高レベルから低レベルの変
化の場合にのみ有効となる例て、第１図からトランジス
タ３と遅延回路８が除かれている。
化の場合にのみ有効となる例て、第１図からトランジス
タ３と遅延回路８が除かれている。
動作は第１の実施例と同様て、内部出力Ｓ１の高レベル
出力から低レベル出力への変化時に出力信号Ｓ７の変化
、すなわち出力負荷のディスチャージ時の電流変化を抑
えるものである。
出力から低レベル出力への変化時に出力信号Ｓ７の変化
、すなわち出力負荷のディスチャージ時の電流変化を抑
えるものである。
さらに、第１図の実施例からトランジスタ４と遅延回路
９を除き、内部信号Ｓ、の低レベル出力から高レベル出
力への変化の場合のみに有効となる例も同様な効果が期
待できる。
９を除き、内部信号Ｓ、の低レベル出力から高レベル出
力への変化の場合のみに有効となる例も同様な効果が期
待できる。
〔発明の効果］
以上説明したように本発明は、出力回路のトランジスタ
のオン抵抗を制御し、出力変化時に発生するピーク電流
を抑えることにより、電流ノイズによるＩＣ内部の誤動
作１人カレベルの悪化、出力のリンキングによるデータ
の遅れを防止てきる効果がある。
のオン抵抗を制御し、出力変化時に発生するピーク電流
を抑えることにより、電流ノイズによるＩＣ内部の誤動
作１人カレベルの悪化、出力のリンキングによるデータ
の遅れを防止てきる効果がある。
な
第１図は本発明の出力回路の第１の実施例の回路図、第
２図は第１図の出力回路の動作タイミング図、第３図は
本発明の出力回路の第２の実施例の回路図、第４図は第
３図の出力回路の動作タイミング図、第５図、第６図は
遅延回路の回路図、第７図は従来の出力回路の回路図で
ある。 １．３・・・Ｐチャネル型トランジスタ、２．４・・・
Ｎチャネル型トランジスタ、５・・・ナントゲート、
６・・・インバータ、７・・・ノアゲート、 ８
，９・・・遅延回路、Ｓｌ・・・内部出力信号、 Ｓ２・・・制御信号、 Ｓ３〜Ｓ７・・・信号。 丈 ｌ１１１□口
２図は第１図の出力回路の動作タイミング図、第３図は
本発明の出力回路の第２の実施例の回路図、第４図は第
３図の出力回路の動作タイミング図、第５図、第６図は
遅延回路の回路図、第７図は従来の出力回路の回路図で
ある。 １．３・・・Ｐチャネル型トランジスタ、２．４・・・
Ｎチャネル型トランジスタ、５・・・ナントゲート、
６・・・インバータ、７・・・ノアゲート、 ８
，９・・・遅延回路、Ｓｌ・・・内部出力信号、 Ｓ２・・・制御信号、 Ｓ３〜Ｓ７・・・信号。 丈 ｌ１１１□口
Claims (1)
- 【特許請求の範囲】 １、電源と接地間に直列に配置され、第１のバッファを
形成する１対のＰチャネル型トランジスタおよびＮチャ
ネル型トランジスタと、 第１のバッファとは独立して、または一方のトランジス
タを第１のバッファと共有して、電源と接地間に直列に
配置され、第２のバッファを形成する１対のＰチャネル
型トランジスタおよびＮチャネル型トランジスタと、 第２のバッファを構成するトランジスタのうち、第１の
バッファのトランジスタと共通でないトランジスタのゲ
ートに出力が接続され、当該トランジスタをオフからオ
ンへ変化させる入力に対して、これを有効に遅延させる
遅延回路とからなり、 第１のバッファと第２のバッファの出力は共通に接続さ
れて出力となり、第２のバッファのトランジスタを形成
するトランジスタのうち、第１のバッファのトランジス
タと共通でないトランジスタのオン抵抗は第１のバッフ
ァのトランジスタよりもオン抵抗が小さく、第１のバッ
ファを形成するトランジスタのゲートにはＩＣ内部から
の出力信号が接続され、第２のバッファを形成するトラ
ンジスタのうち第１のバッファのトランジスタと共通で
ないトランジスタのゲートにはＩＣ内部の出力信号が前
記遅延回路を経て接続される出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324181A JPH02168723A (ja) | 1988-12-21 | 1988-12-21 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324181A JPH02168723A (ja) | 1988-12-21 | 1988-12-21 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168723A true JPH02168723A (ja) | 1990-06-28 |
Family
ID=18162989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324181A Pending JPH02168723A (ja) | 1988-12-21 | 1988-12-21 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159812A (ja) * | 1990-10-24 | 1992-06-03 | Nec Corp | 出力バッファ回路 |
-
1988
- 1988-12-21 JP JP63324181A patent/JPH02168723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159812A (ja) * | 1990-10-24 | 1992-06-03 | Nec Corp | 出力バッファ回路 |
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