JPH03129922A - 出力バッフア - Google Patents
出力バッフアInfo
- Publication number
- JPH03129922A JPH03129922A JP1267146A JP26714689A JPH03129922A JP H03129922 A JPH03129922 A JP H03129922A JP 1267146 A JP1267146 A JP 1267146A JP 26714689 A JP26714689 A JP 26714689A JP H03129922 A JPH03129922 A JP H03129922A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- gate
- state
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 21
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は出力バッファに関し、出力トランジスタ対の
立ち上がυ時間、立ち下が９時間の制御に関するもので
ある。
立ち上がυ時間、立ち下が９時間の制御に関するもので
ある。
第２図は従来の出力バッファを示す回路図である。図に
おいて、（１）は入力端子であってインバータ（７１，
＋８）と接続され、電源端子（３）と接地端子（４）と
の間に、ゲートがインバータと接続された第一のＰチャ
木ル及び第一〇ＮチャネルＭＯＳトランジスタが直列接
続され、該両トランジスタの共通接続部と（２）の出力
端子が接続される。
おいて、（１）は入力端子であってインバータ（７１，
＋８）と接続され、電源端子（３）と接地端子（４）と
の間に、ゲートがインバータと接続された第一のＰチャ
木ル及び第一〇ＮチャネルＭＯＳトランジスタが直列接
続され、該両トランジスタの共通接続部と（２）の出力
端子が接続される。
次に動作について説明する。この回路において入力端子
に電源電位が入力されたとき、インバータ＋７１ 、
（８）を通じてトランジスタＣＰ−をオン状態、（Ｎ１
）をオフ状態にして出力端子に電源電位が出力される。
に電源電位が入力されたとき、インバータ＋７１ 、
（８）を通じてトランジスタＣＰ−をオン状態、（Ｎ１
）をオフ状態にして出力端子に電源電位が出力される。
次に、入力電位が電源電位から接地電位に変化したとき
、インバータ（力、（８）を通じてトランジスタ（Ｐθ
をオフ状態、 （Ｎ、）オン状態にして、出力端子に
接地電位が出力される。また、次に入力電位が接地電位
から電源電位に変化したとき、インバータ（力、（８）
を通じてトランジスタ（Ｐｌ）をオン状態、 （Ｎ、
）をオフ状態にして、出力端子に電源電位が出力される
。
、インバータ（力、（８）を通じてトランジスタ（Ｐθ
をオフ状態、 （Ｎ、）オン状態にして、出力端子に
接地電位が出力される。また、次に入力電位が接地電位
から電源電位に変化したとき、インバータ（力、（８）
を通じてトランジスタ（Ｐｌ）をオン状態、 （Ｎ、
）をオフ状態にして、出力端子に電源電位が出力される
。
従来の出カバソファは以上のように構成されているので
、入力信号が変化するとインバータ（７）。
、入力信号が変化するとインバータ（７）。
インバータ（８）を通じて、第一のＰチャネルＭＯＳト
ランジスタ（Ｐ）、第一〇ＮチャネルＭＯＳトランジス
タ（Ｎ１）が同時にオン状態になることにより貫通電流
が流れると共に、入力信号が高速に変化することにより
、出力波形にリンギングが発生し、次段に接続される集
積回路の誤動作を引き起こすという問題点があった０ この発明は上記のような問題点を解消するためになされ
たもので、出力バッファ動作時の貫通電流の削減ができ
ると共に、出力波形のリンギングを抑えることができる
出カッ（ソファを得ることを目的とするものである。
ランジスタ（Ｐ）、第一〇ＮチャネルＭＯＳトランジス
タ（Ｎ１）が同時にオン状態になることにより貫通電流
が流れると共に、入力信号が高速に変化することにより
、出力波形にリンギングが発生し、次段に接続される集
積回路の誤動作を引き起こすという問題点があった０ この発明は上記のような問題点を解消するためになされ
たもので、出力バッファ動作時の貫通電流の削減ができ
ると共に、出力波形のリンギングを抑えることができる
出カッ（ソファを得ることを目的とするものである。
この発明に係る出力バッファは、上述のような問題を解
決するために、第一のＰチャネルＭＯＳトランジスタの
ゲートと第一〇ＮチャネルＭＯＳトランジスタのゲート
との間に、ゲートが入力と接続されたトランスミッショ
ンゲートと、ゲートが出力と接続されたトランスばンシ
ョンゲートとが直列接続されておシ、またゲートが出力
と接続されているインバータを付加したものである。
決するために、第一のＰチャネルＭＯＳトランジスタの
ゲートと第一〇ＮチャネルＭＯＳトランジスタのゲート
との間に、ゲートが入力と接続されたトランスミッショ
ンゲートと、ゲートが出力と接続されたトランスばンシ
ョンゲートとが直列接続されておシ、またゲートが出力
と接続されているインバータを付加したものである。
この発明に係る出力バッファは、第一のトランスミッシ
ョンケート及ヒ第二のトランスミッションゲート、また
ゲートが出力と接続されたインバータにより、出力バッ
ファの信号変化時における貫通ｔＩｌｆ、が削減され、
リンギングの発生が抑えられる。
ョンケート及ヒ第二のトランスミッションゲート、また
ゲートが出力と接続されたインバータにより、出力バッ
ファの信号変化時における貫通ｔＩｌｆ、が削減され、
リンギングの発生が抑えられる。
以下、この発明の一実施例について説明する０第１図に
おいて、（１）は入力端子、（２）は出力端子、（３）
は電源端子、（４）は接地端子％Ｐｌ〜Ｐ、はＰチャネ
ルＭＯＳトランジスタ、Ｎｌ ’＝Ｎ６はＮチャネルＩ
ＶＩＯＳトランジスタ、（５）はＰチャネル及びＮチャ
ネルＭＯＳ）ランジスタ（Ｐ４） 、 （Ｎ４）を並
列に接続してなる第一のトランスミッションゲート、（
６）はＰチャネル及びＮチャネルＭＯＳトランジスタ（
Ｐ、）。
おいて、（１）は入力端子、（２）は出力端子、（３）
は電源端子、（４）は接地端子％Ｐｌ〜Ｐ、はＰチャネ
ルＭＯＳトランジスタ、Ｎｌ ’＝Ｎ６はＮチャネルＩ
ＶＩＯＳトランジスタ、（５）はＰチャネル及びＮチャ
ネルＭＯＳ）ランジスタ（Ｐ４） 、 （Ｎ４）を並
列に接続してなる第一のトランスミッションゲート、（
６）はＰチャネル及びＮチャネルＭＯＳトランジスタ（
Ｐ、）。
ＣＮ５）を並列に接続してなる第二のトラ、ンスミツシ
ョンゲートであり、ＰチャネルＭＯＳトランジスタ（Ｐ
、）及びＮチャネルＭＯＳトランジスタ（Ｎ１）は電源
端子（３）と接地端子（４）との間に直列に接続されて
おり、ＰチャネルＭＯＳトランジスタ（Ｐｌ）とＮチャ
ネルＭＯＳトランジスタ（Ｎ１）との共通接続部は、出
力端子（２）に接続され、入力端子（１）とゲートが接
続されているＰチャネルＭＯＳ）ランジスタ（Ｐ２）と
出力端子（２）とゲートが接続されているＰチャネルＶ
ＬＯＳトランジスタ（Ｐ、）は電源端子（３）、！：Ｐ
チャネルＭＯＳトランジスタ（Ｐｌ）のゲート入力との
間で並列に接続され、入力端子（１）とゲートが接続さ
れているＮチャネルＭＯＳトランジスタ（Ｎ２）と出力
端子（２）とゲートが接続されているＮチャネルＭＯＳ
トランジスタ（Ｎ３）はＮチャネルＩＶＩＯ８）ランジ
スタ（Ｎ ）のゲート入力と接地端子との間で並列に接
続され、第一のトランスミッションゲート（５）のゲー
トは入力端子（１）と接続され、第二のトランスミッシ
ョンゲー） （６）のゲートは出力端子（２）と接続さ
れ、第−及び第二のトランスミッションゲートｔ５１
、 （６）はＰチャネルＭＯＳ）ランジスタ（Ｐ、）及
びＮチャネルＭＯＳ）ランジスタ（Ｎ１）のゲート間で
相互に直列に接続されている。
ョンゲートであり、ＰチャネルＭＯＳトランジスタ（Ｐ
、）及びＮチャネルＭＯＳトランジスタ（Ｎ１）は電源
端子（３）と接地端子（４）との間に直列に接続されて
おり、ＰチャネルＭＯＳトランジスタ（Ｐｌ）とＮチャ
ネルＭＯＳトランジスタ（Ｎ１）との共通接続部は、出
力端子（２）に接続され、入力端子（１）とゲートが接
続されているＰチャネルＭＯＳ）ランジスタ（Ｐ２）と
出力端子（２）とゲートが接続されているＰチャネルＶ
ＬＯＳトランジスタ（Ｐ、）は電源端子（３）、！：Ｐ
チャネルＭＯＳトランジスタ（Ｐｌ）のゲート入力との
間で並列に接続され、入力端子（１）とゲートが接続さ
れているＮチャネルＭＯＳトランジスタ（Ｎ２）と出力
端子（２）とゲートが接続されているＮチャネルＭＯＳ
トランジスタ（Ｎ３）はＮチャネルＩＶＩＯ８）ランジ
スタ（Ｎ ）のゲート入力と接地端子との間で並列に接
続され、第一のトランスミッションゲート（５）のゲー
トは入力端子（１）と接続され、第二のトランスミッシ
ョンゲー） （６）のゲートは出力端子（２）と接続さ
れ、第−及び第二のトランスミッションゲートｔ５１
、 （６）はＰチャネルＭＯＳ）ランジスタ（Ｐ、）及
びＮチャネルＭＯＳ）ランジスタ（Ｎ１）のゲート間で
相互に直列に接続されている。
次に動作について説明する。動作開始前には初期状態と
して入力端子（１）に電源電位が与えられると、トラン
ジスタ（Ｐ２）はオフ状態、（Ｎ２）はオン状態となり
、トランジスタ（Ｐρはオン状態、（Ｎ、）はオフ状態
となって、出力端子（２）には電源電位が出力される。
して入力端子（１）に電源電位が与えられると、トラン
ジスタ（Ｐ２）はオフ状態、（Ｎ２）はオン状態となり
、トランジスタ（Ｐρはオン状態、（Ｎ、）はオフ状態
となって、出力端子（２）には電源電位が出力される。
出力端子（２）に電源電位が出力された時、トランジス
タ（Ｐ８）はオフ状態、（ＮＢ）はオン状態となる。
タ（Ｐ８）はオフ状態、（ＮＢ）はオン状態となる。
次に入力端子（１）の入力が電源電位から接地電位に変
化したとき、トランジスタ（Ｐ２）はオン状態。
化したとき、トランジスタ（Ｐ２）はオン状態。
（Ｎ２）はオフ状態となる。トランジスタ（Ｐｌ）がオ
フ状態となってトランジスタ（Ｎ１）がオン状態となる
ニハ、第一のトランスミッションゲート（５）及び第二
のトランスミッションゲート（６）の抵抗成分及びトラ
ンジスタ（Ｎ）のゲート容量などの容量成分のために時
間差が生じて、トランジスタ（Ｎ）がオン状態となるの
がトランジスタＣＰ、）がオフ状態となるのに比べて遅
れることになる。また出力端子（２）に接地電位が出力
されるとトランジスタＣＰ８）はオン状態、 （Ｎ、
）はオフ状態となシ、トランジスタ（Ｐｌ）がオフ状態
となるのがトランジスタ（Ｎρがオン状態となるのに比
べて早くなることになる。これらのことにより、トラン
ジスタ（Ｐ、） ト（Ｎ、） カ同時にオン状態となる
ことがないため、出力信号変化時に貫通電流は流れない
。゛また、このときのトランジスタ（Ｎθのゲート入力
に印加される電位は１述の抵抗成分のため低時に変化せ
ず、信号の立ち上がりに時ｒ＃ＩＪがかかるため、トラ
ンジスタＣＮ、）のオン抵抗はその信号変化に伴って小
さくなる。
フ状態となってトランジスタ（Ｎ１）がオン状態となる
ニハ、第一のトランスミッションゲート（５）及び第二
のトランスミッションゲート（６）の抵抗成分及びトラ
ンジスタ（Ｎ）のゲート容量などの容量成分のために時
間差が生じて、トランジスタ（Ｎ）がオン状態となるの
がトランジスタＣＰ、）がオフ状態となるのに比べて遅
れることになる。また出力端子（２）に接地電位が出力
されるとトランジスタＣＰ８）はオン状態、 （Ｎ、
）はオフ状態となシ、トランジスタ（Ｐｌ）がオフ状態
となるのがトランジスタ（Ｎρがオン状態となるのに比
べて早くなることになる。これらのことにより、トラン
ジスタ（Ｐ、） ト（Ｎ、） カ同時にオン状態となる
ことがないため、出力信号変化時に貫通電流は流れない
。゛また、このときのトランジスタ（Ｎθのゲート入力
に印加される電位は１述の抵抗成分のため低時に変化せ
ず、信号の立ち上がりに時ｒ＃ＩＪがかかるため、トラ
ンジスタＣＮ、）のオン抵抗はその信号変化に伴って小
さくなる。
その結果、出力波形の立ち下がり時間も長くなり、出力
波形のリンギングも抑えることができる。
波形のリンギングも抑えることができる。
次に入力端子１１）の入力が接地電位から電源電位に変
化したとき、トランジスタ（Ｎ２）はオン状態、（Ｐ２
）はオフ状態となる。トランジスタ（Ｎ１）がオフ状態
となってトランジスタ（Ｐｌ）がオン状態となるには、
第一のトランスミッションゲート（５）及ヒ第二のトラ
ンスミッションゲート（６）の抵抗成分及びトランジス
タ（Ｐｌ）のゲート容量などの容量成分のために時間差
が生じて、トランジスタ（Ｐｌ）がオン状態となるのが
トランジスタ（Ｎ１）がオフ状態となるのに比べて遅れ
ることになる。また出力端子（２）に電源電位が出力さ
れるとトランジスタ（Ｎ３）はオン状態ｓ ’ＰＢ）
はオフ状態となシ、トランジスタ（Ｎ１）がオフ状態と
なるのがトランジスタ（Ｐ、）ｄＥオン状態となるのに
比べて早くなることになる。これらのことにより、トラ
ンジスタ（Ｐ、）と（Ｎ、）７５に同時にオン状態とな
ることがないため、出力信号変化時に貫通電流は流れな
い。また、このときのトランジスタ（Ｐ、）のゲート入
力に印加される電位は前述の抵抗成分のため急峻に変化
せず、信号の立ち下がシに時間がかかるため、トランジ
スタＣＰ１）のオン抵抗はその信号変化に伴って小さく
なる。
化したとき、トランジスタ（Ｎ２）はオン状態、（Ｐ２
）はオフ状態となる。トランジスタ（Ｎ１）がオフ状態
となってトランジスタ（Ｐｌ）がオン状態となるには、
第一のトランスミッションゲート（５）及ヒ第二のトラ
ンスミッションゲート（６）の抵抗成分及びトランジス
タ（Ｐｌ）のゲート容量などの容量成分のために時間差
が生じて、トランジスタ（Ｐｌ）がオン状態となるのが
トランジスタ（Ｎ１）がオフ状態となるのに比べて遅れ
ることになる。また出力端子（２）に電源電位が出力さ
れるとトランジスタ（Ｎ３）はオン状態ｓ ’ＰＢ）
はオフ状態となシ、トランジスタ（Ｎ１）がオフ状態と
なるのがトランジスタ（Ｐ、）ｄＥオン状態となるのに
比べて早くなることになる。これらのことにより、トラ
ンジスタ（Ｐ、）と（Ｎ、）７５に同時にオン状態とな
ることがないため、出力信号変化時に貫通電流は流れな
い。また、このときのトランジスタ（Ｐ、）のゲート入
力に印加される電位は前述の抵抗成分のため急峻に変化
せず、信号の立ち下がシに時間がかかるため、トランジ
スタＣＰ１）のオン抵抗はその信号変化に伴って小さく
なる。
その結果、出力波形の立ち上がり時間も長くな９、出力
波形のリンギングも抑えることができる。
波形のリンギングも抑えることができる。
以上のようにこの発明によれば、第一のＰチャネルＭＯ
Ｓトランジスタのゲートと第一〇ＮチャネルＭＯＳトラ
ンジスタのゲートとの間に、トランスミッションゲート
を付加し、また、ゲートが出力端子接続されているイン
バータを電源端子と接地端子との間に付加することによ
って、信号変化時に流れる貫通電流を防ぐことができる
とともに、出力波形のリンギングの発生も抑えることが
できる。
Ｓトランジスタのゲートと第一〇ＮチャネルＭＯＳトラ
ンジスタのゲートとの間に、トランスミッションゲート
を付加し、また、ゲートが出力端子接続されているイン
バータを電源端子と接地端子との間に付加することによ
って、信号変化時に流れる貫通電流を防ぐことができる
とともに、出力波形のリンギングの発生も抑えることが
できる。
第１図はこの発明の一実施例による出方バンファを示す
図、第２図は従来の出カバソファを示す図である。 図において、（１）は入力端子、（２）は出力端子、（
３）は電源端子、（４）は接地端子、（５）は第一のト
ランスミッションゲート、（６）は第二のトランスミッ
ションゲート、ｐ、 、 ｐ２． ｐ８． ｐ４． ｐ
、はＰチャネルＭＯＳトランジスタ、Ｎ、 、 Ｎ、
、 Ｎ、 、 Ｎ４． Ｎ、はＮチャネルＭＯＳトラン
ジスタである。 なお、図中、同一符号は同一、または相当部分を示す。
図、第２図は従来の出カバソファを示す図である。 図において、（１）は入力端子、（２）は出力端子、（
３）は電源端子、（４）は接地端子、（５）は第一のト
ランスミッションゲート、（６）は第二のトランスミッ
ションゲート、ｐ、 、 ｐ２． ｐ８． ｐ４． ｐ
、はＰチャネルＭＯＳトランジスタ、Ｎ、 、 Ｎ、
、 Ｎ、 、 Ｎ４． Ｎ、はＮチャネルＭＯＳトラン
ジスタである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 電源端子と接地端子との間に第一のＭＯＳ型トランジ
スタと第二のＭＯＳ型トランジスタが直列に接続され、
該両トランジスタの共通接続部と出力端子が接続され、
ゲートが入力端子と接続された第３のＭＯＳ型トランジ
スタとゲートが前記出力と接続された第４のＭＯＳ型ト
ランジスタが、前記電源端子と前記第一のＭＯＳ型トラ
ンジスタのゲートとの間に並列接続され、ゲートが前記
入力端子と接続された第５のＭＯＳ型トランジスタとゲ
ートが前記出力と接続された第６のＭＯＳ型トランジス
タが、前記第二のＭＯＳ型トランジスタのゲートと前記
接地端子との間に並列接続され、ゲートが前記入力端子
と接続された第一のトランスミッションゲートとゲート
が前記出力端子と接続された第二のトランスミッション
ゲートが、前記第一及び第二のＭＯＳ型トランジスタの
ゲート間に直列接続したことを特徴とする出力バッファ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267146A JPH03129922A (ja) | 1989-10-14 | 1989-10-14 | 出力バッフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267146A JPH03129922A (ja) | 1989-10-14 | 1989-10-14 | 出力バッフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129922A true JPH03129922A (ja) | 1991-06-03 |
Family
ID=17440726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267146A Pending JPH03129922A (ja) | 1989-10-14 | 1989-10-14 | 出力バッフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006520462A (ja) * | 2003-01-11 | 2006-09-07 | カール ツァイス ヴィジオン ゲーエムベーハー | 光学素子のパララックスフリーセンタリング方法及びその方法を実行する装置 |
-
1989
- 1989-10-14 JP JP1267146A patent/JPH03129922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006520462A (ja) * | 2003-01-11 | 2006-09-07 | カール ツァイス ヴィジオン ゲーエムベーハー | 光学素子のパララックスフリーセンタリング方法及びその方法を実行する装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920004341B1 (ko) | 반도체집적회로의 출력회로 | |
| JP3204690B2 (ja) | マルチモード入力回路 | |
| US20070164805A1 (en) | Level shift circuit | |
| JPH04284021A (ja) | 出力回路 | |
| WO2023030451A1 (zh) | 显示芯片及电子设备 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| JPH03129922A (ja) | 出力バッフア | |
| JP4054118B2 (ja) | レベル切換回路 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JPH04175010A (ja) | 出力バッファ回路 | |
| JPS63284925A (ja) | 出力バッファ回路 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH043512A (ja) | 半導体装置 | |
| JPH02250425A (ja) | 出力バッファ回路 | |
| JPH04373310A (ja) | 出力バッファ回路 | |
| JP2527199Y2 (ja) | Ｉｃのテストモード設定回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 | |
| JPH03129766A (ja) | 出力バツフア | |
| JPH01119773A (ja) | インバータ回路 | |
| JPH05206832A (ja) | 出力バッファ回路 | |
| JPH05160706A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH06291636A (ja) | 半導体装置の出力回路 | |
| JPH04277924A (ja) | 出力バッファ回路 | |
| JPH0330191A (ja) | 入力バッファ回路 | |
| JPH0567956A (ja) | コンバータ回路 |