KR100244399B1 - 반도체 메모리 장치의 저 잡음 출력 버퍼 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치의 주변 회로

2. 발명이 해결하려고 하는 기술적 과제

종래의 저 잡음 출력 버퍼의 문제점인 낮은 전원전압에서의 V_ol및 V_oh마진을 확보하는 반도체 메모리 장치의 출력 버퍼를 제공하고자 한다.

3. 발명의 해결방법의 요지

본 발명은 소정의 지연회로와 그에 각각 제어받는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 사용하여 낮은 전원전압에서의 V_ol및 V_oh마진을 확보할 수 있게 한다.

4. 발명의 중요한 용도

반도체 메모리 장치의 출력 버퍼에 이용됨.

Description

반도체 메모리 장치의 저 잡음 출력 버퍼

본 발명은 반도체 메모리 장치의 출력 버퍼에 관한 것으로, 특히 잡음 특성을 개선한 반도체 메모리 장치의 출력 버퍼에 관한 것이다.

일반적으로, 메모리 액세스(access) 시간이 점점 더 빨라지고, 와이드 바이트(Wide Byte)화 됨으로써 출력 잡음은 점점 심해지고 있는 추세이다. 더구나 데이터 출력이 반전될 때 발생하는 출력 잡음이 반도체 장치 전체에 가장 큰 영향을 미친다.

출력하고자 하는 데이터가 이전의 데이터와 반대가 될 때 출력 로딩(loading)에 충전(charge) 또는 방전(discharge)된 양 만큼을 방전 또는 충전시켜야 출력 데이터가 반전이 되며, 이 때 출력 잡음이 발생하게 된다.

이러한 출력 잡음은 낮은 전원전압에서는 적게 발생되고, 전원전압이 증가할수록 심하게 발생한다. 전원전압이 증가할수록 출력 잡음이 증가하는 것은 풀-업(pull-up) 트랜지스터와 풀-다운(pull-down) 트랜지스터를 드라이브하는 로직 시간(logic time)이 빨라지는 것과 풀-업 및 풀-다운 트랜지스터의 게이트 전압(V_gs)이 전원전압과 같이 증가 함으로써 단위 시간당 흐르는 전류의 양이 증대 되기 때문이다.

도 1에 종래의 통상적인 출력 버퍼의 회로도를 도시하였다.

도시된 종래의 출력 버퍼는 데이터 입력 신호 OPMUX와 인버터(10)을 통해 출력 인에이블 신호 OEb의 반전된 신호를 입력으로하는 부정 논리곱 게이트(NAND gate)(11)와, 데이터 입력 신호 OPMUX와 출력 인에이블 신호 OEb를 입력으로하는 부정 논리합 게이트(NOR gate)(IR0)로 구성된 논리 회로부와, 상기 논리 회로부에 제어 받는 풀-업 트랜지스터(P0) 및 풀-다운 트랜지스터(N0)로 구성된 출력 구동기로 구성된다. 도면 부호 DOUT은 출력 버퍼의 출력단을 나타낸 것이다.

그러나, 이러한 종래의 출력 버퍼는 상술한 바와 같이 공급 전원전압이 증가 될수록 잡음이 증대되는 문제점이 있었다.

이러한 종래의 출력 버퍼의 문제점을 해결하기 위한 것으로서 도 2 내지 도 4에 도시된 바와 같이 구성되고 동작하는 출력 버퍼들이 출원된 바 있다.

우선, 도 2에 도시된 출력 버퍼(출원(?)번호 제95-25870)는 부정 논리곱 게이트를 구성하는 트랜지스터(P1,P2,N1,N2) 중 입력 풀-다운 트랜지스터(N1)과 접지전압 사이에 기준전압 발생 회로(도 3에 도시됨)의 신호 GSN에 제어받는 NMOS 트랜지스터(N3)와, 부정 논리합 게이트를 구성하는 트랜지스터(P3,P4,N4,N5) 중 입력 풀-업 트랜지스터(P5)와 전원전압 사이에 기준전압 발생 회로(도 3에 도시됨)의 신호 GSP에 제어받는 PMOS 트랜지스터(P5)를 더 구비함으로써 기준전압 발생 회로의 신호 GSP 및 GSN를 이용하여 풀-업 트랜지스터(P6) 및 풀-다운 트랜지스터(N6)의 게이트 전압을 일정하게 하거나 또는 그 이하가 되도록 하여 스위칭의 속도를 제어 하도록함으로써 저 잡음 출력을 구현한 것이다. 도면부호 13은 인버터를 나타낸 것이다.

도 3은 기준전압 발생 회로를 나타낸 것으로, 칩 인에이블 신호 CEb에 의해 동작 여부가 결정된다.

도시된 바와 같이 풀-업 트랜지스터(P7)는 외부로 부터 입력되는 칩 인에이블 신호 CEb에 제어받아 공급전원을 그에 직렬로 연결된 2 개의 PMOS 트랜지스터(P8,P9)를 통해 그들의 문턱전압(V_T)만큼 다운시켜 기준전압 신호 GSP로써 출력한다. 여기서 2 개의 PMOS 트랜지스터(P8,P9)는 다이오드 연결되어 있다.

또한, NMOS 트랜지스터(N7)는 기준전압 신호 GSN에 따라 접지전압을 기준전압 신호 GSP로써 출력한다.

그리고, PMOS 트랜지스터(10)는 다이오드 연결되어 공급전원을 다운시켜 기준전압 신호 GSN로써 출력하고, PMOS 트랜지스터(P11)는 인버터(14)를 통해 반전된 칩 인에이블 신호 CEb에 제어받아 공급전원을 기준전압 신호 GSN로써 출력한다.

또한, NMOS 트랜지스터(N8)는 반전된 칩 인에이블 신호 CEb에 제어받아 접지전압을 항상 턴온되어 있는 NMOS 트랜지스터(N9)와, 기준전압 신호 GSP에 제어받는 NMOS 트랜지스터(N10)을 통해 기준전압 신호 GSN으로써 출력한다.

상기와 같이 구성되는 기준전압 발생 회로의 신호 GSN, GSP의 공급전원에 따른 파형을 도 4에 나타내었다.

기준전압 신호 GSN, GSP은 선형적으로 전압에 비례하여 변함으로써 전압 증가분에 의한 전류량 증가를 제어할 수 있게 된다.

다음으로, 도 5에 도시된 출력 버퍼(출원 번호 제 95-6193)는 통상적인 출력 버퍼의 풀-업 트랜지스터(P12)와 전원전압 사이에 직렬로 연결되어 상기한 기준전압 신호 GSP에 제어받는 PMOS 트랜지스터(P13)와, 풀-다운 트랜지스터(N11)와 접지전압 사이에 직렬로 연결되어 상기한 기준전압 신호 GSN에 제어받는 NMOS 트랜지스터(N12)를 더 구비하여 전류의 양을 한정함으로써 저 잡음 출력 버퍼를 구현한 것이다. 도면 부호 15는 인버터, 16은 부정 논리곱 게이트, 17은 부정 논리합 게이트를 각각 나타낸 것이다.

그러나, 상기와 같이 도 2 및 도 5에 도시된 종래의 저 잡음 출력 버퍼를 사용할 경우, 데이터가 반전될 때 발생하는 출력 잡음 특성은 개선되는 반면, V_ol특성이 악화되며, 특히 낮은 전원전압에서는 V_oh특성 마저 악화되는 문제점을 안고 있었다.

본 발명은 소정의 지연회로와 그에 각각 제어받는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 사용하여 낮은 전원전압에서의 V_ol및 V_oh마진을 확보하는 반도체 메모리 장치의 출력 버퍼를 제공하는데 그 목적이 있다.

도 1은 종래의 통상적인 출력 버퍼 회로도,

도 2 및 도 5는 종래의 저 접음 출력 버퍼 회로도

도 3은 기준전압 발생 회로도,

도 4는 기준전압 신호도,

도 6은 본 발명의 일실시예에 따른 저 잡음 출력 버퍼 회로도,

도 7 및 도 8은 본 발명의 일실시예에 따른 저 잡음 출력 버퍼의 지연부 회로도,

*도면의 주요부분에 대한 부호의 설명

10,13,14,15,18,19,20,21,22,23,25,26,27,28,29 : 인버터

11,16,24 : 부정 논리곱 게이트

12,17,30 : 부정 논리합 게이트

P1 내지 P21 : PMOS 트랜지스터(풀-업 트랜지스터)

N1 내지 N20 : NMOS 트랜지스터(풀-다운 트랜지스터)

DP,DN : 지연부

GSP,GSN: 기준전압 신호

상기와 같은 목적을 달성하기 위하여 본 발명의 출력 버퍼는 제1 풀-업 수단 및 제1 풀-다운 수단, 상기 제1 풀-업 수단 및 상기 제1 풀-다운 수단을 제어하기 위한 논리 회로부, 상기 제1 풀-업 수단에 직렬로 연결되되 제1 기준전압 신호에 제어 받아 상기 제1 풀-업 수단에 흐르는 단위 시간당 전류량이 증가하는 것을 방지하기 위한 제1 전류 제어 수단 및, 상기 제1 풀-다운 수단에 직렬로 연결되되 제2 기준전압 신호에 제어 받아 상기 제1 풀-다운 수단에 흐르는 단위 시간당 전류량이 증가하는 것을 방지하기 위한 제2 전류 제어 수단을 구비하는 반도체 메모리 장치의 출력 버퍼에 있어서,

상기 논리 회로부에 제어 받는 제1 지연 수단의 출력을 입력받아, 소정의 공급전원을 상기 제1 전류 제어 수단 및 상기 제1 풀-업 수단을 통한 출력 전압에 가산시키는 제2 풀-업 수단과,

상기 논리 회로부에 제어 받는 제2 지연 수단의 출력을 입력받아, 소정의 접지전원을 상기 제1 전류 제어 수단 및 상기 제1 풀-업 수단을 통한 접지전원에 가산시키는 제2 풀-다운 수단을 더 구비하여 이루어진진다.

이하, 첨부된 도면 도 6 내지 도 8을 참조하여 본 발명의 일실시예를 상술한다.

우선, 도 6은 본 발명의 일실시예에 따른 출력 버퍼 회로도를 나타낸 것으로써, 도 2 및 도 5의 츨력 버퍼를 채용하였으므로, 이하 도 2 내지 도 5의 설명을 참조하여 설명한다.

도시된 바와 같이 상기 기준전압 신호 GSP를 게이트 입력으로 하는 PMOS 트랜지스터(P14)와 반전 데이터 신호 PU0를 게이트 입력으로 하는 풀-업 트랜지스터(P15)는 직렬로 연결되어 출력 버퍼의 출력단 DOUT과 연결되고, 반전 데이터 신호 PU0를 입력으로 하는 지연부 DP의 출력 신호 PU1을 게이트 입력으로 하는 풀-업 트랜지스터(P16)도 출력단 DOUT과 연결되어 있다.

또한, 기준전압 신호 GSN을 게이트 입력으로 하는 NMOS 트랜지스터(N13)와 반전 데이터 신호 PD0를 게이트 입력으로 하는 풀-다운 트랜지스터(N14)는 직렬로 연결되어 출력단 DOUT과 연결되고, 반전 데이터 신호 PD0를 입력으로 하는 지연부 DN의 출력 신호 PD1을 게이트 입력으로 하는 풀-다운 트랜지스터(N15)도 출력단 DOUT과 연결 되도록 구성 되었다.도면 부호 P17,P18,N18,N19는 부정 논리곱 게이트를 구성하는 트랜지스터, P19,P20,N16,N17은 부정 논리곱 게이트를 구성하는 트랜지스터, 18은 인버터를 각각 나타낸 것이다.

출력 데이터가 반전될 때, 기준전압 신호 GSN과 GSP가 풀-다운 트랜지스터(N15)와 풀-업 트랜지스터(P16)을 제어함으로서, 풀-업 트랜지스터(P15)과 풀-다운 트랜지스터(N14)의 V_gs값이 제어 되고, 또한 PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N13)의 V_gs값도 제어 되어서 출력단 DOUT이 어느 정도의 레벨에 이를 때까지 즉, 시간당 증감되는 전류와 피크(peak) 전류가 어느 정도 안정화가 될 때까지)는 풀-업 트랜지스터(P16) 및 풀-다운 트랜지스터(N15)의 턴-온 되는 시간을 지연 시켜줌으로서 출력 잡음을 줄여 주었고, 풀-업 트랜지스터(P16) 및 풀-다운 트랜지스터(N15)이 턴-온되어 소정의 공급전원 또는 접지전압 값을 가산시켜 출력단을 구동하게 됨으로써 V_oh및 V_o1특성이 저하되는 문제점을 개선하였다.

도면 도 7 및 도 8에 본 발명의 일실시예에 따른 지연부 DN 및 지연부 DP의 회로도를 도시하였다.

우선, 도 7에 도시된 바와 같이 지연부 DP은 입력 신호 PU0가 하이 레벨 일때는 출력 신호 PU1이 바로 하이 레벨이 되어서 풀-업 트랜지스터(P16)을 바로 턴-오프시키고, 입력 신호 PU0가 로우 레벨 일때는 출력 신호 PU1이 지연 되어 로우 레벨을 갖게 되어 지연된 시간 후에 풀-업 트랜지스터(P16)이 턴-온 된다. 도면 부호 19 내지 23은 인버터, 24는 부정 논리곱 게이트를 각각 나타낸 것이다.

다음으로 도 8에 도시된 바와 같이 지연부 DN는 입력 신호 PD0가 로우 레벨 일때는 출력 신호 PD1이 바로 로우 레벨이 되어서 풀-다운 트랜지스터(N15)을 바로 턴-오프 시키고, 입력 신호 PD0가 하이 레벨 일때는 출력 신호 PD1이 지연 되어서 하이 레벨을 갖게 되어 지연된 시간 후에 풀-다운 트랜지스터(N15)가 턴-온 된다. 도면 부호 25 내지 29은 인버터, 30은 부정 논리곱 게이트를 각각 나타낸 것이다.

상기한 본 발명의 일실시예는 본 발명의 최적 실시예를 도시한 것이며, 다른 실시예로서 도 6의 NMOS 트랜지스터(N20) 및 PMOS 트랜지스터(P21)을 사용하지 않을 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와같이 본 발명은 반조체 메모리 장치의 출력 잡음을 감소시키면서 낮은 전원전압에서도 V_oh및 V_ol마진을 충분히 확보할 수 있는 효과가 있으며, 소자가 동작되는 전원의 범위를 크게 할 수 있어 반도체 장치의 신뢰성 향상을 기대할 수 있다.

Claims (4)

1. 제1 풀-업 수단 및 제1 풀-다운 수단, 상기 제1 풀-업 수단 및 상기 제1 풀-다운 수단을 제어하기 위한 논리 회로부, 상기 제1 풀-업 수단에 직렬로 연결되되 제1 기준전압 신호에 제어 받아 상기 제1 풀-업 수단에 흐르는 단위 시간당 전류량이 증가하는 것을 방지하기 위한 제1 전류 제어 수단 및, 상기 제1 풀-다운 수단에 직렬로 연결되되 제2 기준전압 신호에 제어 받아 상기 제1 풀-다운 수단에 흐르는 단위 시간당 전류량이 증가하는 것을 방지하기 위한 제2 전류 제어 수단을 구비하는 반도체 메모리 장치의 출력 버퍼에 있어서,

   상기 논리 회로부에 제어 받는 제1 지연 수단의 출력을 입력받아, 소정의 공급전원을 상기 제1 전류 제어 수단 및 상기 제1 풀-업 수단을 통한 출력 전압에 가산시키는 제2 풀-업 수단과,

   상기 논리 회로부에 제어 받는 제2 지연 수단의 출력을 입력받아, 소정의 접지전원을 상기 제1 전류 제어 수단 및 상기 제1 풀-업 수단을 통한 접지전원에 가산시키는 제2 풀-다운 수단을 더 구비하여 이루어진 반도체 메모리 장치의 출력 버퍼.
2. 제 1 항에 있어서,

   상기 논리 회로부는

   상기 제1 기준전압 신호에 각각 제어 받아 상기 제1 풀-업 수단의 로직 시간을 조절하기 위한 제3 풀-업 수단과,

   상기 제2 기준전압 신호에 각각 제어 받아 상기 제1 풀-다운 수단의 로직 시간을 조절하기 위한 제3 풀-다운 수단을 포함하여 구성된 것을 특징으로하는 반도체 메모리 장치의 출력 버퍼.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 지연 수단은

   상기 논리 회로부의 상기 제1 풀-업 수단의 입력 신호를 반전시키는 인버터;

   반전된 상기 입력 신호를 지연시키기 위한 다수의 논리 게이트; 및

   반전된 상기 입력 신호와, 반전된 상기 입력 신호의 지연 신호를 입력으로하는 부정 논리곱 게이트을 포함하여 구성된 것을 특징으로하는 반도체 메모리 장치의 출력 버퍼.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 제2 지연 수단은

   상기 논리 회로부의 상기 제1 풀-다운 수단의 입력 신호를 반전시키는 인버터;

   반전된 상기 입력 신호를 지연시키기 위한 다수의 논리 게이트; 및

   반전된 상기 입력 신호와,반전된 상기 입력 신호의 지연 신호를 입력으로하는 부정 논리합 게이트을 포함하여 구성된 것을 특징으로하는 반도체 메모리 장치의 출력 버퍼.

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