JPH0793973A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0793973A JPH0793973A JP5236879A JP23687993A JPH0793973A JP H0793973 A JPH0793973 A JP H0793973A JP 5236879 A JP5236879 A JP 5236879A JP 23687993 A JP23687993 A JP 23687993A JP H0793973 A JPH0793973 A JP H0793973A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】
【目的】 ＳＲＡＭ半導体記憶装置におけるアクセスの
高速化と低消費電力化。 【構成】 動作時にＴＴＬレベルのチップイネーブル信
号ＣＥ１／の“Ｌ”が、入力初段回路１０へ入力され
る。入力初段回路１０中のトランジスタ１１〜１４のデ
ィメンジョンは、入力初段回路２０〜６０内のトランジ
スタより大きいので、入力初段回路１０はＴＴＬレベル
をＣＭＯＳレベルの高速に変換する。この変換された信
号を受けて内部回路１００と入力初段回路３０〜６０は
活性化する。この動作時にはＴＴＬレベルのチップイネ
ーブル信号の“Ｌ”であり、入力初段回路における消費
電流が小さい。非選択時において、入力初段回路１０は
ＣＭＯＳレベルが入力され、消費電流の小さい状態にさ
れるか或いは入力初段回路２０によって非活性の状態に
される。
高速化と低消費電力化。 【構成】 動作時にＴＴＬレベルのチップイネーブル信
号ＣＥ１／の“Ｌ”が、入力初段回路１０へ入力され
る。入力初段回路１０中のトランジスタ１１〜１４のデ
ィメンジョンは、入力初段回路２０〜６０内のトランジ
スタより大きいので、入力初段回路１０はＴＴＬレベル
をＣＭＯＳレベルの高速に変換する。この変換された信
号を受けて内部回路１００と入力初段回路３０〜６０は
活性化する。この動作時にはＴＴＬレベルのチップイネ
ーブル信号の“Ｌ”であり、入力初段回路における消費
電流が小さい。非選択時において、入力初段回路１０は
ＣＭＯＳレベルが入力され、消費電流の小さい状態にさ
れるか或いは入力初段回路２０によって非活性の状態に
される。
Description
【０００１】
【産業上の利用分野】本発明は、スタティクランダムア
クセスメモリ（以下、ＳＲＡＭという）或いはリードオ
ンリーメモリ（以下、ＲＯＭという）等で構成され、チ
ップイネーブル信号によって高速でアクセスし、かつ低
消費電力で動作する半導体記憶装置に関するものであ
る。
クセスメモリ（以下、ＳＲＡＭという）或いはリードオ
ンリーメモリ（以下、ＲＯＭという）等で構成され、チ
ップイネーブル信号によって高速でアクセスし、かつ低
消費電力で動作する半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；特開昭59-110090 号公報 文献２；特開昭60-125992 号公報 文献３；特開昭61-104490 号公報 文献４；特開昭64- 39688 号公報 現在、ＳＲＡＭ等で構成された半導体記憶装置には、動
作時の高速アクセスと低消費電力化の両方が求められて
いる。しかしながら、高速化と低消費電力化とは、相反
することが多く、一方の特性を良くすると他方の特性が
劣化している。図２は、従来の入力初段回路を示す回路
図である。この入力初段回路は相補型ＭＯＳトランジス
タ（以下、ＣＭＯＳという）で構成されたＳＲＡＭに備
えられ、外部のＴＴＬ（トランジスタ−トランジスタ論
理回路）出力であるＴＴＬレベルの信号を、ＣＭＯＳレ
ベルの信号に変換する回路である。図２の入力初段回路
は、ＣＭＯＳインバータで構成され、電源電位ＶＣＣに
ソースが接続されたＰＭＯＳ１と、接地電位ＶＳＳにソ
ースが接続されたＮＭＯＳ２と、インバータ３とが備え
られ、ＴＴＬレベルの信号がそれらＰＭＯＳ１及びＮＭ
ＯＳ２のゲートにそれぞれ入力されている。図３は、図
２の入・出力信号を示す図であり、この図はＴＴＬレベ
ルとＣＭＯＳレベルの信号の電圧を示している。図３を
参照しつつ図２の入力初段回路の動作を説明する。例え
ば、“Ｌ”レベルである０．８ＶのＴＴＬレベルの信号
が、この入力初段回路に入力した場合、ＰＭＯＳ１がオ
ン状態、ＮＭＯＳ２がオフ状態となり、インバータ３を
介して出力信号のレベルは、例えば接地電位ＶＳＳの０
Ｖとなる。次に、“Ｈ”レベルである２．２ＶのＴＴＬ
レベルの信号が入力した場合、ＮＭＯＳ２が導通し、イ
ンバータ３を介して出力信号のレベルは、例えば電源電
位ＶＣＣの５Ｖとなる。再び０．８ＶのＴＴＬレベルの
信号が入力初段回路に入力した場合、ＮＭＯＳ２がオフ
状態となり、ＰＭＯＳ１が導通する。インバータ３を介
した出力信号のレベルは、例えば接地電位ＶＳＳの０Ｖ
となる。その結果、ＴＴＬレベルの信号が、図３のよう
にＣＭＯＳレベルの信号に変換される。
例えば、次のような文献に記載されるものがあった。 文献１；特開昭59-110090 号公報 文献２；特開昭60-125992 号公報 文献３；特開昭61-104490 号公報 文献４；特開昭64- 39688 号公報 現在、ＳＲＡＭ等で構成された半導体記憶装置には、動
作時の高速アクセスと低消費電力化の両方が求められて
いる。しかしながら、高速化と低消費電力化とは、相反
することが多く、一方の特性を良くすると他方の特性が
劣化している。図２は、従来の入力初段回路を示す回路
図である。この入力初段回路は相補型ＭＯＳトランジス
タ（以下、ＣＭＯＳという）で構成されたＳＲＡＭに備
えられ、外部のＴＴＬ（トランジスタ−トランジスタ論
理回路）出力であるＴＴＬレベルの信号を、ＣＭＯＳレ
ベルの信号に変換する回路である。図２の入力初段回路
は、ＣＭＯＳインバータで構成され、電源電位ＶＣＣに
ソースが接続されたＰＭＯＳ１と、接地電位ＶＳＳにソ
ースが接続されたＮＭＯＳ２と、インバータ３とが備え
られ、ＴＴＬレベルの信号がそれらＰＭＯＳ１及びＮＭ
ＯＳ２のゲートにそれぞれ入力されている。図３は、図
２の入・出力信号を示す図であり、この図はＴＴＬレベ
ルとＣＭＯＳレベルの信号の電圧を示している。図３を
参照しつつ図２の入力初段回路の動作を説明する。例え
ば、“Ｌ”レベルである０．８ＶのＴＴＬレベルの信号
が、この入力初段回路に入力した場合、ＰＭＯＳ１がオ
ン状態、ＮＭＯＳ２がオフ状態となり、インバータ３を
介して出力信号のレベルは、例えば接地電位ＶＳＳの０
Ｖとなる。次に、“Ｈ”レベルである２．２ＶのＴＴＬ
レベルの信号が入力した場合、ＮＭＯＳ２が導通し、イ
ンバータ３を介して出力信号のレベルは、例えば電源電
位ＶＣＣの５Ｖとなる。再び０．８ＶのＴＴＬレベルの
信号が入力初段回路に入力した場合、ＮＭＯＳ２がオフ
状態となり、ＰＭＯＳ１が導通する。インバータ３を介
した出力信号のレベルは、例えば接地電位ＶＳＳの０Ｖ
となる。その結果、ＴＴＬレベルの信号が、図３のよう
にＣＭＯＳレベルの信号に変換される。
【０００３】以上の動作過程において、図２の入力初段
回路で信号の遅延と電力の消費が生じている。図４は、
図２の動作波形と消費電流を示す図である。信号の遅延
は、図２の入力初段回路が、ＣＭＯＳレベルの出力信号
に対して低いＴＴＬレベルの“Ｈ”信号を変換するため
に発生するものである。即ち、電圧の低いＴＴＬレベル
の“Ｈ”を検出しやすくするために、ＰＭＯＳ１の駆動
能力をＮＭＯＳ２に比べて下げている。このため、入力
のＴＴＬレベルの信号が、“Ｈ”から“Ｌ”に変化する
場合のほうが、“Ｌ”から“Ｈ”に変化する場合よりも
スピードが遅くなる。また、入力のＴＴＬの信号入力
が、“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”に変化する
とき、過渡的に貫通電流ＩがＰＭＯＳ１とＮＭＯＳ２を
介して電源電位ＶＣＣから接地電位ＶＳＳに流れる。入
力信号が“Ｈ”のときには、そのＴＴＬレベルの“Ｈ”
がＰＭＯＳのしきい値を越えた中間的電位のためＰＭＯ
Ｓ１が完全にオフ状態にならず、電源電位ＶＣＣから接
地電位ＶＳＳに貫通電流Ｉが、ＰＭＯＳ１とＮＭＯＳ２
を介して定常的に流れる。そのため、この入力初段回路
は多大な電力消費をする。一方、入力がＴＴＬレベルの
“Ｌ”の場合は、ＮＭＯＳ１がほぼオフ状態となるので
消費電流が小さい。また、ＣＭＯＳレベルの“Ｈ”又は
“Ｌ”入力される場合も消費電流は小さい。従来、ＳＲ
ＡＭの高速アクセスを実現するために、障害となる信号
の遅延をトランジスタのディメンジョンを大きくするこ
とで対処している。即ち、入力初段回路を構成するＭＯ
Ｓトランジスタのゲートの幅を大きくするか或いはゲー
トの長さを細くする方法を採っていた。一方、消費電力
を低減するために、トランジスタのディメンジョンを小
さくしていた。即ち、入力初段回路を構成するＭＯＳト
ランジスタのゲートの幅を小さくするか或いはゲートの
長さを太くする方法によって、貫通電流Ｉを低減してい
た。
回路で信号の遅延と電力の消費が生じている。図４は、
図２の動作波形と消費電流を示す図である。信号の遅延
は、図２の入力初段回路が、ＣＭＯＳレベルの出力信号
に対して低いＴＴＬレベルの“Ｈ”信号を変換するため
に発生するものである。即ち、電圧の低いＴＴＬレベル
の“Ｈ”を検出しやすくするために、ＰＭＯＳ１の駆動
能力をＮＭＯＳ２に比べて下げている。このため、入力
のＴＴＬレベルの信号が、“Ｈ”から“Ｌ”に変化する
場合のほうが、“Ｌ”から“Ｈ”に変化する場合よりも
スピードが遅くなる。また、入力のＴＴＬの信号入力
が、“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”に変化する
とき、過渡的に貫通電流ＩがＰＭＯＳ１とＮＭＯＳ２を
介して電源電位ＶＣＣから接地電位ＶＳＳに流れる。入
力信号が“Ｈ”のときには、そのＴＴＬレベルの“Ｈ”
がＰＭＯＳのしきい値を越えた中間的電位のためＰＭＯ
Ｓ１が完全にオフ状態にならず、電源電位ＶＣＣから接
地電位ＶＳＳに貫通電流Ｉが、ＰＭＯＳ１とＮＭＯＳ２
を介して定常的に流れる。そのため、この入力初段回路
は多大な電力消費をする。一方、入力がＴＴＬレベルの
“Ｌ”の場合は、ＮＭＯＳ１がほぼオフ状態となるので
消費電流が小さい。また、ＣＭＯＳレベルの“Ｈ”又は
“Ｌ”入力される場合も消費電流は小さい。従来、ＳＲ
ＡＭの高速アクセスを実現するために、障害となる信号
の遅延をトランジスタのディメンジョンを大きくするこ
とで対処している。即ち、入力初段回路を構成するＭＯ
Ｓトランジスタのゲートの幅を大きくするか或いはゲー
トの長さを細くする方法を採っていた。一方、消費電力
を低減するために、トランジスタのディメンジョンを小
さくしていた。即ち、入力初段回路を構成するＭＯＳト
ランジスタのゲートの幅を小さくするか或いはゲートの
長さを太くする方法によって、貫通電流Ｉを低減してい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＣＭＯＳ構成のＳＲＡＭの半導体記憶装置においては、
次のような課題があった。インバータ、ＮＡＮＤ、ＮＯ
Ｒ等で構成された入力初段回路において、ＴＴＬレベル
の入力信号がＣＭＯＳレベルの信号に変換されるので、
信号に遅延が発生すると共に貫通電流Ｉが流れて大きな
電力が消費される。これらを解決するため方法に、ＳＲ
ＡＭの入力初段回路のトランジスタのディメンジョンを
変化させて、アクセス時の高速化と低消費電力化をする
方法がある。しかし、このアクセス時の高速化と低消費
電力化をする方法は、相反する改善をトランジスタのゲ
ートに対して施すことである。即ち、高速化と低消費電
力化とは、一方の特性を良くすると他方の特性が劣化す
ることになり、両方の特性を改善するには、限界が在っ
た。本発明は前記従来技術が持っていた課題として、入
力されたＴＴＬレベルの信号に遅延が発生して高速アク
セスを困難にしている点と消費電力が大である点につい
て解決をした半導体記憶装置を提供するものである。
ＣＭＯＳ構成のＳＲＡＭの半導体記憶装置においては、
次のような課題があった。インバータ、ＮＡＮＤ、ＮＯ
Ｒ等で構成された入力初段回路において、ＴＴＬレベル
の入力信号がＣＭＯＳレベルの信号に変換されるので、
信号に遅延が発生すると共に貫通電流Ｉが流れて大きな
電力が消費される。これらを解決するため方法に、ＳＲ
ＡＭの入力初段回路のトランジスタのディメンジョンを
変化させて、アクセス時の高速化と低消費電力化をする
方法がある。しかし、このアクセス時の高速化と低消費
電力化をする方法は、相反する改善をトランジスタのゲ
ートに対して施すことである。即ち、高速化と低消費電
力化とは、一方の特性を良くすると他方の特性が劣化す
ることになり、両方の特性を改善するには、限界が在っ
た。本発明は前記従来技術が持っていた課題として、入
力されたＴＴＬレベルの信号に遅延が発生して高速アク
セスを困難にしている点と消費電力が大である点につい
て解決をした半導体記憶装置を提供するものである。
【０００５】
【課題を解決するための手段】この発明は、前記課題を
解決するために、データを記憶するメモリセルアレイを
有する内部回路と、外部からのＴＴＬレベルの複数のチ
ップイネーブル信号以外の入力信号をＣＭＯＳレベルに
変換して前記内部回路に入力する複数の第１の入力初段
回路と、ＴＴＬレベルのチップイネーブル信号をＣＭＯ
Ｓレベルに変換する第２の入力初段回路とを備え、ＣＭ
ＯＳで構成された半導体記憶装置を次のように構成して
いる。即ち、本発明の半導体記憶装置は、前記第１及び
第２の入力初段回路を、それぞれＣＭＯＳ回路を例えば
ＣＭＯＳインバータ、ＮＡＮＤ、及びＮＯＲ等で構成
し、かつ該第２の入力初段回路を構成するトランジスタ
のディメンジョンを、第１の入力初段回路を構成するト
ランジスタよりも大きく設定している。ここでディメン
ジョンを大きくするとは、例えば半導体記憶装置におけ
る前記第２の入力初段回路を構成するトランジスタを、
前記第１の入力初段回路を構成するトランジスタに対し
てゲート幅を大きく、またはゲート長をり細く設定する
ことである。
解決するために、データを記憶するメモリセルアレイを
有する内部回路と、外部からのＴＴＬレベルの複数のチ
ップイネーブル信号以外の入力信号をＣＭＯＳレベルに
変換して前記内部回路に入力する複数の第１の入力初段
回路と、ＴＴＬレベルのチップイネーブル信号をＣＭＯ
Ｓレベルに変換する第２の入力初段回路とを備え、ＣＭ
ＯＳで構成された半導体記憶装置を次のように構成して
いる。即ち、本発明の半導体記憶装置は、前記第１及び
第２の入力初段回路を、それぞれＣＭＯＳ回路を例えば
ＣＭＯＳインバータ、ＮＡＮＤ、及びＮＯＲ等で構成
し、かつ該第２の入力初段回路を構成するトランジスタ
のディメンジョンを、第１の入力初段回路を構成するト
ランジスタよりも大きく設定している。ここでディメン
ジョンを大きくするとは、例えば半導体記憶装置におけ
る前記第２の入力初段回路を構成するトランジスタを、
前記第１の入力初段回路を構成するトランジスタに対し
てゲート幅を大きく、またはゲート長をり細く設定する
ことである。
【０００６】
【作用】この発明によれば、以上のように半導体記憶装
置を構成したので、ＴＴＬレベルの負論理のチップイネ
ーブル信号が、第２の入力初段回路に入力されると、第
２の入力初段回路がそのチップイネーブル信号をＣＭＯ
Ｓレベルの信号に変換する。内部回路と第１の入力初段
回路は、第２の入力初段回路の出力をうけて活性化す
る。内部回路は、第１の入力初段回路から伝達された入
力信号に基づいてデータの書き込み或いは読出しをす
る。ここで、第２の入力初段回路中のディメンジョンが
大きく設定されたトランジスタによって、第２の入力初
段回路は、チップイネーブルの信号を高速に取り込む。
また、チップイネーブル信号が待期時には、内部回路は
非活性化し、第１の入力初段回路中のトランジスタは、
貫通電流を抑える。具体的には第１の入力初段回路より
も第２の入力初段回路を構成する各トランジスタのゲー
ト幅を大きく、またはゲート長を細く設定することによ
り、第２の入力初段回路中のトランジスタのディメンジ
ョンを、第１の入力初段回路に対して大きくする。従っ
て、前記課題を解決できるのである。
置を構成したので、ＴＴＬレベルの負論理のチップイネ
ーブル信号が、第２の入力初段回路に入力されると、第
２の入力初段回路がそのチップイネーブル信号をＣＭＯ
Ｓレベルの信号に変換する。内部回路と第１の入力初段
回路は、第２の入力初段回路の出力をうけて活性化す
る。内部回路は、第１の入力初段回路から伝達された入
力信号に基づいてデータの書き込み或いは読出しをす
る。ここで、第２の入力初段回路中のディメンジョンが
大きく設定されたトランジスタによって、第２の入力初
段回路は、チップイネーブルの信号を高速に取り込む。
また、チップイネーブル信号が待期時には、内部回路は
非活性化し、第１の入力初段回路中のトランジスタは、
貫通電流を抑える。具体的には第１の入力初段回路より
も第２の入力初段回路を構成する各トランジスタのゲー
ト幅を大きく、またはゲート長を細く設定することによ
り、第２の入力初段回路中のトランジスタのディメンジ
ョンを、第１の入力初段回路に対して大きくする。従っ
て、前記課題を解決できるのである。
【０００７】
【実施例】図１は、本発明の実施例の半導体記憶装置の
構成ブロック図である。この半導体記憶装置は、ＣＭＯ
Ｓで構成されたＳＲＡＭであり、複数のチップの内から
チップイネーブル信号によって選択されて動作する。図
１の半導体記憶装置には、選択時にＴＴＬレベルの負論
理のチップイネーブル信号ＣＥ１／（但し、／は反転を
意味する）をＣＭＯＳレベルに変換する第２の入力初段
回路１０と、この半導体記憶装置の動作中、信号ＣＥ１
／に対して相補的な信号となる正論理のチップイネーブ
ル信号ＣＥ２を入力する入力初段回路２０と、活性化す
ることによって入力データＤｉｎを伝達する入力初段回
路３０と、負論理のライトイネーブル信号ＷＥ／を入力
する入力初段回路４０と、負論理のアウトプットイネー
ブル信号ＯＥ／を入力する入力初段回路５０と、メモリ
セルアレイに対するアドレスＡＤＲを入力する複数個の
入力初段回路６０とを、備えている。図１の半導体記憶
装置には、さらに、入力初段回路１０の出力と、インバ
ータ７１を介した入力初段回路２０の出力とから、各入
力初段回路３０，４０，５０，６０を活性化させるＮＡ
ＮＤ回路７２が設けられている。各入力初段回路３０，
４０，５０，６０は第１の入力初段回路であり、チップ
イネーブル信号ＣＥ１／，ＣＥ２のレベルによってそれ
ぞれ活性化される。
構成ブロック図である。この半導体記憶装置は、ＣＭＯ
Ｓで構成されたＳＲＡＭであり、複数のチップの内から
チップイネーブル信号によって選択されて動作する。図
１の半導体記憶装置には、選択時にＴＴＬレベルの負論
理のチップイネーブル信号ＣＥ１／（但し、／は反転を
意味する）をＣＭＯＳレベルに変換する第２の入力初段
回路１０と、この半導体記憶装置の動作中、信号ＣＥ１
／に対して相補的な信号となる正論理のチップイネーブ
ル信号ＣＥ２を入力する入力初段回路２０と、活性化す
ることによって入力データＤｉｎを伝達する入力初段回
路３０と、負論理のライトイネーブル信号ＷＥ／を入力
する入力初段回路４０と、負論理のアウトプットイネー
ブル信号ＯＥ／を入力する入力初段回路５０と、メモリ
セルアレイに対するアドレスＡＤＲを入力する複数個の
入力初段回路６０とを、備えている。図１の半導体記憶
装置には、さらに、入力初段回路１０の出力と、インバ
ータ７１を介した入力初段回路２０の出力とから、各入
力初段回路３０，４０，５０，６０を活性化させるＮＡ
ＮＤ回路７２が設けられている。各入力初段回路３０，
４０，５０，６０は第１の入力初段回路であり、チップ
イネーブル信号ＣＥ１／，ＣＥ２のレベルによってそれ
ぞれ活性化される。
【０００８】この半導体記憶装置は、各入力初段回路３
０，４０，５０，６０からの入力信号を入力してアクセ
ス動作をする内部回路１００を備えている。内部回路１
００には、例えば、ＣＭＯＳで構成されてデータを保持
するＳＲＡＭのメモリセルアレイ１１０と、入力初段回
路６０からの行アドレス及び列アドレスをそれぞれデコ
ードする行アドレスデコーダ１２０及び列アドレスデコ
ーダ１３０と、入力初段回路３０からのデータＤｉｎを
開閉する入力データ制御回路１４０と、各デコーダ１２
０，１３０によって選定されたメモリセルに対して書き
込み用データ或いは読出し用データを入出力するＲ／Ｗ
入出力回路１５０と、アウトプットイネーブル信号ＯＥ
／とチップイネーブルＣＥ／によって活性化して読出し
用データを外部へ出力するデータ出力制御回路１６０と
を備えている。入力初段回路１０は、２入力のＮＡＮＤ
で構成され、その一方の入力端子Ｔ１０からチップイネ
ーブル信号ＣＥ１／が入力されてＴＴＬレベルの信号Ｃ
Ｅ１／を、ＣＭＯＳレベルに変換する。入力端子Ｔ１０
は、ドレインが接続されたＣＭＯＳのＰＭＯＳ１１及び
ＮＭＯＳ１２のゲート電極に接続され、そのＰＭＯＳ１
１のソースは、電源ＶＣＣに接続されている。また入力
初段回路１０は、ＰＭＯＳ１３及びＮＭＯＳ１４を有
し、ＰＭＯＳ１３及びＮＭＯＳ１４のゲート電極には、
入力初段回路２０の出力がインバータ７１を介して入力
されている。ＰＭＯＳ１３のソースは、ＰＭＯＳ１１と
並列に電源ＶＣＣ接続され、ＮＭＯＳ１４のソースが、
接地電位ＶＳＳに接続されている。ＰＭＯＳ１３とＮＭ
ＯＳ１４のドレインは、ＮＭＯＳ１２を介して接続され
ている。
０，４０，５０，６０からの入力信号を入力してアクセ
ス動作をする内部回路１００を備えている。内部回路１
００には、例えば、ＣＭＯＳで構成されてデータを保持
するＳＲＡＭのメモリセルアレイ１１０と、入力初段回
路６０からの行アドレス及び列アドレスをそれぞれデコ
ードする行アドレスデコーダ１２０及び列アドレスデコ
ーダ１３０と、入力初段回路３０からのデータＤｉｎを
開閉する入力データ制御回路１４０と、各デコーダ１２
０，１３０によって選定されたメモリセルに対して書き
込み用データ或いは読出し用データを入出力するＲ／Ｗ
入出力回路１５０と、アウトプットイネーブル信号ＯＥ
／とチップイネーブルＣＥ／によって活性化して読出し
用データを外部へ出力するデータ出力制御回路１６０と
を備えている。入力初段回路１０は、２入力のＮＡＮＤ
で構成され、その一方の入力端子Ｔ１０からチップイネ
ーブル信号ＣＥ１／が入力されてＴＴＬレベルの信号Ｃ
Ｅ１／を、ＣＭＯＳレベルに変換する。入力端子Ｔ１０
は、ドレインが接続されたＣＭＯＳのＰＭＯＳ１１及び
ＮＭＯＳ１２のゲート電極に接続され、そのＰＭＯＳ１
１のソースは、電源ＶＣＣに接続されている。また入力
初段回路１０は、ＰＭＯＳ１３及びＮＭＯＳ１４を有
し、ＰＭＯＳ１３及びＮＭＯＳ１４のゲート電極には、
入力初段回路２０の出力がインバータ７１を介して入力
されている。ＰＭＯＳ１３のソースは、ＰＭＯＳ１１と
並列に電源ＶＣＣ接続され、ＮＭＯＳ１４のソースが、
接地電位ＶＳＳに接続されている。ＰＭＯＳ１３とＮＭ
ＯＳ１４のドレインは、ＮＭＯＳ１２を介して接続され
ている。
【０００９】入力初段回路２０は、選択時にチップイネ
ーブル信号ＣＥ１／に対して反転したＴＴＬレベルの信
号ＣＥ２を入力端子Ｔ２０から入力してＣＭＯＳレベル
に変換する回路であり、この入力初段回路２０は、ＰＭ
ＯＳ２１及びＮＭＯＳ２２のＣＭＯＳインバータで構成
されている。入力初段回路３０は、２入力のＮＡＮＤで
構成され、ＴＴＬレベルのデータＤｉｎを入力端子Ｔ３
０から入力し、他方の入力にはＮＡＮＤ７２の出力信号
ＣＥ／が入力されている。入力端子Ｔ３０は、ドレイン
同志が接続されたＰＭＯＳ３１及びＮＭＯＳ３２のゲー
ト電極に接続され、そのＮＭＯＳ３２のソースは、接地
電位ＶＳＳに接続されている。他方のＰＭＯＳ３３及び
ＮＭＯＳ３４のゲート電極には、ＮＡＮＤゲート７２の
出力が共通に入力されている。ＮＭＯＳ３４のソース
は、ＮＭＯＳ３２と並列に接地電位ＶＳＳ接続され、Ｐ
ＭＯＳ３３のソースが、電源電位ＶＣＣに接続されてい
る。ＰＭＯＳ３３とＮＭＯＳ３４のドレインは、ＰＭＯ
Ｓ３１を介して接続されている。各ＴＴＬレベルのライ
トイネーブル信号ＷＥ／、アウトプットイネーブル信号
ＯＥ／及びアドレスＡＤＲをそれぞれＣＭＯＳレベルに
変換する各入力初段回路４０，５０，６０は、入力初段
回路３０と同一の構成でトランジスタ４１〜４４，５１
〜５４，６１〜６４をそれぞれ有している。入力初段回
路１０内の各トランジスタ１１〜１４のディメンジョン
は、入力初段回路２０内のトランジスタ２１，２２或い
は入力初段回路３０〜６０内のトランジスタ３１〜３
４，４１〜４４，５１〜５４，６１〜６４のディメンジ
ョンより大きく設定されている。即ち、入力初段回路３
０〜６０内の各ＮＭＯＳまたはＰＭＯＳは、入力初段回
路１０内の各ＰＭＯＳ及びＮＭＯＳに対して、それぞれ
ゲート幅が大きくされているか、またはゲート長が細く
されている。
ーブル信号ＣＥ１／に対して反転したＴＴＬレベルの信
号ＣＥ２を入力端子Ｔ２０から入力してＣＭＯＳレベル
に変換する回路であり、この入力初段回路２０は、ＰＭ
ＯＳ２１及びＮＭＯＳ２２のＣＭＯＳインバータで構成
されている。入力初段回路３０は、２入力のＮＡＮＤで
構成され、ＴＴＬレベルのデータＤｉｎを入力端子Ｔ３
０から入力し、他方の入力にはＮＡＮＤ７２の出力信号
ＣＥ／が入力されている。入力端子Ｔ３０は、ドレイン
同志が接続されたＰＭＯＳ３１及びＮＭＯＳ３２のゲー
ト電極に接続され、そのＮＭＯＳ３２のソースは、接地
電位ＶＳＳに接続されている。他方のＰＭＯＳ３３及び
ＮＭＯＳ３４のゲート電極には、ＮＡＮＤゲート７２の
出力が共通に入力されている。ＮＭＯＳ３４のソース
は、ＮＭＯＳ３２と並列に接地電位ＶＳＳ接続され、Ｐ
ＭＯＳ３３のソースが、電源電位ＶＣＣに接続されてい
る。ＰＭＯＳ３３とＮＭＯＳ３４のドレインは、ＰＭＯ
Ｓ３１を介して接続されている。各ＴＴＬレベルのライ
トイネーブル信号ＷＥ／、アウトプットイネーブル信号
ＯＥ／及びアドレスＡＤＲをそれぞれＣＭＯＳレベルに
変換する各入力初段回路４０，５０，６０は、入力初段
回路３０と同一の構成でトランジスタ４１〜４４，５１
〜５４，６１〜６４をそれぞれ有している。入力初段回
路１０内の各トランジスタ１１〜１４のディメンジョン
は、入力初段回路２０内のトランジスタ２１，２２或い
は入力初段回路３０〜６０内のトランジスタ３１〜３
４，４１〜４４，５１〜５４，６１〜６４のディメンジ
ョンより大きく設定されている。即ち、入力初段回路３
０〜６０内の各ＮＭＯＳまたはＰＭＯＳは、入力初段回
路１０内の各ＰＭＯＳ及びＮＭＯＳに対して、それぞれ
ゲート幅が大きくされているか、またはゲート長が細く
されている。
【００１０】次に、図１の半導体記憶装置の動作を説明
する。複数のチップの内から選択されると、この半導体
記憶装置において入力端子Ｔ１０にＴＴＬレベルの
“Ｌ”のチップイネーブル信号ＣＥ１／が入力される。
この時、入力端子Ｔ２０にはＴＴＬレベルの“Ｈ”のチ
ップイネーブル信号ＣＥ２が入力される。チップイネー
ブル信号ＣＥ２は、入力初段回路２０でＣＭＯＳレベル
に変換され、さらにインバータ７１を介して反転され
る。このチップが選択されているときは、入力初段回路
１０は、“Ｈ”を出力する。この時、ＮＡＮＤゲート７
２の２入力は、共に“Ｈ”であるので、ＮＡＮＤゲート
７２からの“Ｌ”の出力ＣＥ／が各入力初段回路３０，
４０，５０，６０のＰＭＯＳ３３，４３，５３，６３へ
入力される。これによって、各入力初段回路３０，４
０，５０，６０が活性化される。活性化された各入力初
段回路３０，４０，５０，６０は、内部回路１００中の
各回路へ信号或いはデータを伝達する。この結果、この
半導体記憶装置は、動作してメモリセルに対して書き込
みと読出しの動作を実施する。書き込み動作において、
アドレスＡＤＲが行アドレスデコーダ１２０と列アドレ
スデコーダ１３０に伝達され、アドレスＡＤＲは、各デ
コーダ１２０，１３０でデコードされる。デコードの結
果、メモリセルアレイ１００中のワード線とビット線が
活性化され、所望のメモリセルが選択される。データＤ
ｉｎは、入力データ制御回路１４０に入力され、入力デ
ータ制御回路１４０は、ライトイネーブル信号ＷＥ／に
よって開閉してそのデータＤｉｎをＲ／Ｗ入出力回路１
５０に伝える。Ｒ／Ｗ入出力回路１５０に入力されたデ
ータＤｉｎは、活性化されたビット線を介して所望のメ
モリセルに伝達されて書き込まれる。
する。複数のチップの内から選択されると、この半導体
記憶装置において入力端子Ｔ１０にＴＴＬレベルの
“Ｌ”のチップイネーブル信号ＣＥ１／が入力される。
この時、入力端子Ｔ２０にはＴＴＬレベルの“Ｈ”のチ
ップイネーブル信号ＣＥ２が入力される。チップイネー
ブル信号ＣＥ２は、入力初段回路２０でＣＭＯＳレベル
に変換され、さらにインバータ７１を介して反転され
る。このチップが選択されているときは、入力初段回路
１０は、“Ｈ”を出力する。この時、ＮＡＮＤゲート７
２の２入力は、共に“Ｈ”であるので、ＮＡＮＤゲート
７２からの“Ｌ”の出力ＣＥ／が各入力初段回路３０，
４０，５０，６０のＰＭＯＳ３３，４３，５３，６３へ
入力される。これによって、各入力初段回路３０，４
０，５０，６０が活性化される。活性化された各入力初
段回路３０，４０，５０，６０は、内部回路１００中の
各回路へ信号或いはデータを伝達する。この結果、この
半導体記憶装置は、動作してメモリセルに対して書き込
みと読出しの動作を実施する。書き込み動作において、
アドレスＡＤＲが行アドレスデコーダ１２０と列アドレ
スデコーダ１３０に伝達され、アドレスＡＤＲは、各デ
コーダ１２０，１３０でデコードされる。デコードの結
果、メモリセルアレイ１００中のワード線とビット線が
活性化され、所望のメモリセルが選択される。データＤ
ｉｎは、入力データ制御回路１４０に入力され、入力デ
ータ制御回路１４０は、ライトイネーブル信号ＷＥ／に
よって開閉してそのデータＤｉｎをＲ／Ｗ入出力回路１
５０に伝える。Ｒ／Ｗ入出力回路１５０に入力されたデ
ータＤｉｎは、活性化されたビット線を介して所望のメ
モリセルに伝達されて書き込まれる。
【００１１】読出し時にも、アドレスＡＤＲが行アドレ
スデコーダ１２０と列アドレスデコーダ１３０に伝達さ
れ、アドレスＡＤＲは、各デコーダ１２０，１３０でコ
ードされる。デコードの結果、メモリセルアレイ１００
中のワード線とビット線が活性化され、所望のメモリセ
ルが選択される。メモリセルに保持されていたデータ
は、活性化されたビット線を介して、Ｒ／Ｗ入出力回路
１５０に伝達される。Ｒ／Ｗ入出力回路１５０に接続さ
れたデータ出力制御回路１６０が、チップイネーブル信
号ＣＥ／とアウトプットイネーブル信号ＯＥ／を受け
て、メモリセル読み出されたデータを外部へ出力する。
チップ非選択の場合、チップイネーブル信号ＣＥ１／に
“Ｈ”が入力されるか或いはチップイネーブル信号ＣＥ
２に“Ｌ”が入力される。そのため、各入力初段回路３
０，４０，５０，６０が非活性状態となる。チップイネ
ーブル信号ＣＥ２に“Ｌ”が入力されているとき、入力
初段回路１０も非活性状態となる。
スデコーダ１２０と列アドレスデコーダ１３０に伝達さ
れ、アドレスＡＤＲは、各デコーダ１２０，１３０でコ
ードされる。デコードの結果、メモリセルアレイ１００
中のワード線とビット線が活性化され、所望のメモリセ
ルが選択される。メモリセルに保持されていたデータ
は、活性化されたビット線を介して、Ｒ／Ｗ入出力回路
１５０に伝達される。Ｒ／Ｗ入出力回路１５０に接続さ
れたデータ出力制御回路１６０が、チップイネーブル信
号ＣＥ／とアウトプットイネーブル信号ＯＥ／を受け
て、メモリセル読み出されたデータを外部へ出力する。
チップ非選択の場合、チップイネーブル信号ＣＥ１／に
“Ｈ”が入力されるか或いはチップイネーブル信号ＣＥ
２に“Ｌ”が入力される。そのため、各入力初段回路３
０，４０，５０，６０が非活性状態となる。チップイネ
ーブル信号ＣＥ２に“Ｌ”が入力されているとき、入力
初段回路１０も非活性状態となる。
【００１２】次に、チップイネーブル信号を入力してか
ら、データが読み出されるまでのアクセス時間Ｔｃｏが
高速になる理由と、この半導体記憶装置の動作時の消費
電流である動作時電流ＩＣＡ及び非選択時の消費電流で
あるスタンバイ電流ＩＣＳが低減される理由を説明す
る。（１）は、アクセス時間Ｔｃｏが高速になる理由を
示し、（２）は、動作時電流ＩＣＡ及びスタンバイ電流
ＩＣＳが低い理由を示している。 （１）入力初段回路１０の内のＰＭＯＳ１１，１３及び
ＮＭＯＳ１２，１４のゲートのディメンジョンが大きく
されている。そのため、チップイネーブル信号ＣＥ１／
の取り込みスピードが速くなり、結果として、アクセス
時間Ｔｃｏが短縮されて高速となる。一方、ＴＴＬレベ
ルの信号をＣＭＯＳレベルに変化する場合、“Ｌ”から
“Ｈ”に変換するほうが“Ｈ”から“Ｌ”にするよりも
早い。チップイネーブル信号ＣＥ２は、選択時に“Ｌ”
から“Ｈ”となるので入力初段回路１０での変換よりも
入力初段回路２０でＴＴＬレベルのチップイネーブル信
号ＣＥ２をＣＭＯＳレベルに変換するより方が速い。そ
のため、入力初段回路２０のＰＭＯＳ２１及びＮＭＯＳ
２２のディメンジョンは、大きくする必要がない。 （２）半導体記憶装置が動作中、チップイネーブル信号
ＣＥ１／は、“Ｌ”である。チップイネーブル信号ＣＥ
１／が“Ｌ”で動作するように設定された半導体記憶装
置においては、入力初段回路１０において、ＴＴＬレベ
ルの“Ｌ”が、入力された状態では、図４に示されたよ
うに、貫通する電流Ｉは小さい。なお、他の入力初段回
路２０，３０，４０，５０，６０内のトランジスタのデ
ィメンジョンは、大きくされていないので、動作時電流
ＩＣＡは増加することはない。そのため、低消費電力化
が達成される。
ら、データが読み出されるまでのアクセス時間Ｔｃｏが
高速になる理由と、この半導体記憶装置の動作時の消費
電流である動作時電流ＩＣＡ及び非選択時の消費電流で
あるスタンバイ電流ＩＣＳが低減される理由を説明す
る。（１）は、アクセス時間Ｔｃｏが高速になる理由を
示し、（２）は、動作時電流ＩＣＡ及びスタンバイ電流
ＩＣＳが低い理由を示している。 （１）入力初段回路１０の内のＰＭＯＳ１１，１３及び
ＮＭＯＳ１２，１４のゲートのディメンジョンが大きく
されている。そのため、チップイネーブル信号ＣＥ１／
の取り込みスピードが速くなり、結果として、アクセス
時間Ｔｃｏが短縮されて高速となる。一方、ＴＴＬレベ
ルの信号をＣＭＯＳレベルに変化する場合、“Ｌ”から
“Ｈ”に変換するほうが“Ｈ”から“Ｌ”にするよりも
早い。チップイネーブル信号ＣＥ２は、選択時に“Ｌ”
から“Ｈ”となるので入力初段回路１０での変換よりも
入力初段回路２０でＴＴＬレベルのチップイネーブル信
号ＣＥ２をＣＭＯＳレベルに変換するより方が速い。そ
のため、入力初段回路２０のＰＭＯＳ２１及びＮＭＯＳ
２２のディメンジョンは、大きくする必要がない。 （２）半導体記憶装置が動作中、チップイネーブル信号
ＣＥ１／は、“Ｌ”である。チップイネーブル信号ＣＥ
１／が“Ｌ”で動作するように設定された半導体記憶装
置においては、入力初段回路１０において、ＴＴＬレベ
ルの“Ｌ”が、入力された状態では、図４に示されたよ
うに、貫通する電流Ｉは小さい。なお、他の入力初段回
路２０，３０，４０，５０，６０内のトランジスタのデ
ィメンジョンは、大きくされていないので、動作時電流
ＩＣＡは増加することはない。そのため、低消費電力化
が達成される。
【００１３】一方、非選択時において、ＣＭＯＳレベル
のチップイネーブル信号ＣＥ１／，ＣＥ２を入力する構
成の場合、入力がＣＭＯＳレベルであるので、入力初段
回路１０の内のＰＭＯＳ１１，１３及びＮＭＯＳ１２，
１４のディメンジョンを大きくしても消費電流は少な
い。この時、各入力初段回路３０，４０，５０，６０
は、非活性状態となり、消費電流が流れない。このた
め、スタンバイ電流ＩＣＳが増加せず低消費電力であ
る。また、非選択時に、ＴＴＬレベルのチップイネーブ
ル信号ＣＥ１／，ＣＥ２を入力する構成の場合、この時
のチップイネーブル信号ＣＥ２を“Ｌ”と設定すれば、
入力初段回路１０が非活性状態となる。そのため、消費
電流が流れず、低消費電力である。以上のように、本実
施例では、入力初段回路１０中のＰＭＯＳ１１，１３及
びＮＭＯＳ１２，１４のディメンジョンを他の入力初段
回路２０，３０，４０，５０，６０内のトランジスタの
ディメンジョンより大きくすることで、スタンバイ電流
ＩＣＳ及び動作時電流ＩＣＡを増加させずに、アクセス
を高速化することができる。なお、本発明は、上記実施
例に限定されず種々の変形が可能である。その変形例と
しては、例えば、ＳＲＡＭで構成された半導体記憶装置
は、ＲＯＭで構成された半導体記憶装置としても、同様
に、低消費電力の高速アクセスを実施することができ
る。
のチップイネーブル信号ＣＥ１／，ＣＥ２を入力する構
成の場合、入力がＣＭＯＳレベルであるので、入力初段
回路１０の内のＰＭＯＳ１１，１３及びＮＭＯＳ１２，
１４のディメンジョンを大きくしても消費電流は少な
い。この時、各入力初段回路３０，４０，５０，６０
は、非活性状態となり、消費電流が流れない。このた
め、スタンバイ電流ＩＣＳが増加せず低消費電力であ
る。また、非選択時に、ＴＴＬレベルのチップイネーブ
ル信号ＣＥ１／，ＣＥ２を入力する構成の場合、この時
のチップイネーブル信号ＣＥ２を“Ｌ”と設定すれば、
入力初段回路１０が非活性状態となる。そのため、消費
電流が流れず、低消費電力である。以上のように、本実
施例では、入力初段回路１０中のＰＭＯＳ１１，１３及
びＮＭＯＳ１２，１４のディメンジョンを他の入力初段
回路２０，３０，４０，５０，６０内のトランジスタの
ディメンジョンより大きくすることで、スタンバイ電流
ＩＣＳ及び動作時電流ＩＣＡを増加させずに、アクセス
を高速化することができる。なお、本発明は、上記実施
例に限定されず種々の変形が可能である。その変形例と
しては、例えば、ＳＲＡＭで構成された半導体記憶装置
は、ＲＯＭで構成された半導体記憶装置としても、同様
に、低消費電力の高速アクセスを実施することができ
る。
【００１４】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、第１及び第２の入力初段回路は、そ
れぞれＣＭＯＳインバータ、ＡＮＤ、及びＮＯＲ等で構
成し、かつ第１の入力初段回路を活性化する第２の入力
初段回路を構成するトランジスタのディメンジョンを、
第１の入力初段回路を構成するトランジスタよりも大き
く設定している。そのため、チップイネーブル信号の取
り込みスピードが速くなり、結果的に半導体記憶装置の
アクセスが速くすることができる。また、第２の入力初
段回路を構成するトランジスタのディメンジョンを大き
くしていても、第１の入力初段回路中のトランジスタの
ディメンジョンは、大きくされていないので、例えば動
作時に、第２の入力初段回路がＴＴＬレベルのチップイ
ネーブル信号の“Ｌ”を入力して活性化する構成とすれ
ば、動作時の消費電流が増加することがない。さらに、
非選択時に、ＣＭＯＳレベル信号を第２の入力初段回路
へ入力する構成或いは第２の入力初段回路を非活性にす
る回路を設けておけば、消費電流の低減がはかれる。即
ち、低消費電力を確保した状態で、高速アクセスを可能
とする。
２の発明によれば、第１及び第２の入力初段回路は、そ
れぞれＣＭＯＳインバータ、ＡＮＤ、及びＮＯＲ等で構
成し、かつ第１の入力初段回路を活性化する第２の入力
初段回路を構成するトランジスタのディメンジョンを、
第１の入力初段回路を構成するトランジスタよりも大き
く設定している。そのため、チップイネーブル信号の取
り込みスピードが速くなり、結果的に半導体記憶装置の
アクセスが速くすることができる。また、第２の入力初
段回路を構成するトランジスタのディメンジョンを大き
くしていても、第１の入力初段回路中のトランジスタの
ディメンジョンは、大きくされていないので、例えば動
作時に、第２の入力初段回路がＴＴＬレベルのチップイ
ネーブル信号の“Ｌ”を入力して活性化する構成とすれ
ば、動作時の消費電流が増加することがない。さらに、
非選択時に、ＣＭＯＳレベル信号を第２の入力初段回路
へ入力する構成或いは第２の入力初段回路を非活性にす
る回路を設けておけば、消費電流の低減がはかれる。即
ち、低消費電力を確保した状態で、高速アクセスを可能
とする。
【図１】本発明の実施例の半導体記憶装置を示す構成ブ
ロック図である。
ロック図である。
【図２】従来の入力初段回路を示す回路図である。
【図３】図２の入・出力信号を示す図てある。
【図４】図２の動作波形と消費電流を示す図である。
１０ 第２の入力初段回路 ３０〜６０ 第１の入力初段回路 １００ 内部回路 １１０ メモリセルアレイ
Claims (2)
- 【請求項１】 データを記憶するメモリセルアレイを有
する内部回路と、 外部からの前記内部回路に対する信号のうち、ＴＴＬコ
ンパチブルなレベルのチップイネーブル信号をＣＭＯＳ
レベルに変換する第２の入力初段回路と、 前記内部回路に対する信号のうち、前記チップイネーブ
ル信号以外の複数のＴＴＬコンパチブルなレベルの入力
信号をＣＭＯＳレベルに変換し、該内部回路へ入力する
複数の第１の入力初段回路とを備え、 ＣＭＯＳで構成された半導体記憶装置において、 前記第１及び第２の入力初段回路は、それぞれＣＭＯＳ
回路で構成し、かつ該第２の入力初段回路を構成するト
ランジスタのディメンジョンを、第１の入力初段回路を
構成するトランジスタよりも大きく設定したことを特徴
とする半導体記憶装置。 - 【請求項２】 前記第２の入力初段回路を構成するトラ
ンジスタは、前記第１の入力初段回路を構成するトラン
ジスタに対してゲート幅を大きく、またはゲート長を細
く設定したことを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23687993A JP3550168B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置 |
| KR1019940023259A KR950009726A (ko) | 1993-09-22 | 1994-09-14 | 반도체기억장치 |
| US08/306,916 US5500614A (en) | 1993-09-22 | 1994-09-16 | Semiconductor memory device |
| US08/449,951 US5699301A (en) | 1993-09-22 | 1995-05-25 | Semiconductor memory device |
| US08/587,787 US5629640A (en) | 1993-09-22 | 1995-12-26 | Semiconductor memory device |
| US08/951,658 US5877989A (en) | 1993-09-22 | 1997-10-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23687993A JP3550168B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793973A true JPH0793973A (ja) | 1995-04-07 |
| JP3550168B2 JP3550168B2 (ja) | 2004-08-04 |
Family
ID=17007145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23687993A Expired - Fee Related JP3550168B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US5500614A (ja) |
| JP (1) | JP3550168B2 (ja) |
| KR (1) | KR950009726A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3550168B2 (ja) * | 1993-09-22 | 2004-08-04 | 沖電気工業株式会社 | 半導体記憶装置 |
| US6275421B1 (en) | 2000-04-25 | 2001-08-14 | Advanced Micro Devices, Inc | Chip enable input buffer |
| GB2411059B (en) * | 2004-02-11 | 2007-09-19 | Motorola Inc | An apparatus for voltage level shifting |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272722A (ja) * | 1986-05-21 | 1987-11-26 | Clarion Co Ltd | Ｔｔｌ論理レベルｃｍｏｓ入力バツフア |
| JPS63312718A (ja) * | 1987-06-15 | 1988-12-21 | Nec Corp | 半導体集積回路装置 |
| JPH03147418A (ja) * | 1989-11-02 | 1991-06-24 | Hitachi Ltd | 半導体集積回路，半導体メモリ及びマイクロプロセツサ |
| US5266848A (en) * | 1990-03-28 | 1993-11-30 | Hitachi, Ltd. | CMOS circuit with reduced signal swing |
| DE69334110T2 (de) * | 1992-06-15 | 2007-05-10 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs-Ausgangsschnittstelle für kleine Signalamplituden |
| JP3550168B2 (ja) * | 1993-09-22 | 2004-08-04 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1993
- 1993-09-22 JP JP23687993A patent/JP3550168B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-14 KR KR1019940023259A patent/KR950009726A/ko not_active Application Discontinuation
- 1994-09-16 US US08/306,916 patent/US5500614A/en not_active Expired - Lifetime
-
1995
- 1995-05-25 US US08/449,951 patent/US5699301A/en not_active Expired - Lifetime
- 1995-12-26 US US08/587,787 patent/US5629640A/en not_active Expired - Lifetime
-
1997
- 1997-10-16 US US08/951,658 patent/US5877989A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5877989A (en) | 1999-03-02 |
| US5629640A (en) | 1997-05-13 |
| KR950009726A (ko) | 1995-04-24 |
| US5500614A (en) | 1996-03-19 |
| US5699301A (en) | 1997-12-16 |
| JP3550168B2 (ja) | 2004-08-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040219 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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