KR100319612B1 - 데이터 입력 버퍼 회로 - Google Patents
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Abstract
본 발명은 데이터 입력 버퍼 회로에 관한 것으로, 특히 쓰기 동작 시 높은 외부전압에 의해 구동될 경우 채널 길이가 큰 트랜지스터를 사용하여 인버터를 구성하여 데이터 홀드 시간을 보상하고, 동작 전류를 감소시키기 위해, 데이터 입력 패드에 입력된 데이터신호와 쓰기 인에이블 신호 및 칩 선택 신호가 합성된 제어신호를 부정 논리합 하는 노아 게이트와, 상기 제어신호에 의해 제어를 받아 외부전원전압이 높을 때와 낮을 때를 검출하여 그 검출결과에 따른 검출신호를 출력하는 외부전원전압 검출부 및 그 검출신호를 반전시키는 인버터와, 서로 다른 두 종류의 지연율을 갖는 인버터의 체인으로 구성되어, 상기 외부전원 검출부의 검출신호 및 상기 인버터에서 반전된 반전 검출신호에 따라 상기 노아 게이트의 출력을 서로 다른 지연율로 지연하는 지연부를 포함하여 구성된다.
Description
본 발명은 데이터 입력 버퍼 회로에 관한 것으로, 특히 쓰기 동작 시 높은 외부전압에 의해 구동될 경우 채널 길이가 큰 트랜지스터를 사용하여 인버터를 구성하여 데이터 홀드 시간을 보상하고, 동작 전류를 감소시킬 수 있는 입력 버퍼 회로에 관한 것이다.
도 1은 종래 기술의 입력 버퍼 회로를 보인 회로도로서, 이에 도시된 바와 같이 데이터 입력 패드에 입력된 데이터신호(DIN)와 쓰기 인에이블 신호(WE) 및 칩 선택 신호(CS)가 합성된 제어신호(WECS)를 부정 논리합 하는 노아 게이트(NOR1)와, 그 노아 게이트(NOR1)의 출력을 지연시키기 위한 제1~제n 인버터(INV1~INVn)로 구성된 지연부(1)를 포함하여 구성된다.
여기서, 상기 지연부(1)를 구성하는 제1 인버터(INV1)는 외부전원전압(VCC)과 접지전원전압(VSS) 사이에 직렬 연결되고 게이트가 공통 연결되어 입력단을 형성하고, 그 입력단에 상기 노아 게이트(NOR1)의 출력이 입력되는 제1,제2 피모스 트랜지스터(PM1,PM2) 및 제1,제2 엔모스 트랜지스터(NM1,NM2)로 구성되어, 제2 피모스 트랜지스터(PM2)와 제1 엔모스 트랜지스터(NM1)의 드레인측 접속점이 출력단을 형성하고, 그 출력단에서 출력신호가 출력된다.
또한, 마지막 단의 인버터(INVn)는 상기 제1 인버터(INV1)의 구성과 동일하게 구성되어, 입력단에는 앞단의 인버터(INVn-1)의 출력이 입력되고, 출력단에서는 입력데이터(DATAIN)가 출력된다.
각 인버터(INV2~INVn-1)는 상기 제1 인버터(INV1)의 구성과 동일하게 구성되어, 입력단이 앞단의 인버터의 출력단에 연결되고, 출력단은 다음단의 인버터의 입력단에 연결된다.
이와 같이 구성된 종래 데이터 입력 버퍼 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 도 2(a)에 도시된 바와 같은 데이터신호(DIN)가 데이터 패드에 입력되고, 도 2(b)에 도시된 바와 같이 로우레벨의 제어신호(WECS)가 입력될 때, 낮은 외부전원전압(VCCL)이 입력 버퍼 회로에 인가되면, 상기 데이터 패드에 입력된 데이터신호(DIN)는 상기 지연부(1)에 의해 지연되어 도 2(c)에 도시된 바와 같은 입력 데이터(DATAIN)로 출력된다.
한편, 도 2(a)에 도시된 바와 같은 데이터(DIN)가 데이터 패드에 입력되고, 도 2(b)에 도시된 바와 같이 로우레벨의 제어신호(WECS)가 입력될 때, 높은 외부전원전압(VCCH)이 입력 버퍼 회로에 인가되면, 상기 데이터 패드에 입력된 데이터신호(DIN)는 상기 지연부(1)에 의해 지연되어 도 2(d)에 도시된 바와 같은 입력 데이터(DATAIN)로 출력된다.
여기서, 도 2에 도시된 바와 같이, 상기 지연부(1)가 낮은 외부전원전압(VCCL)에 의해 구동될 때보다 높은 외부전원전압(VCCH)에 의해 구동될 때, 지연율이 더 낮아지는 이유는 외부전원전압(VCC)이 상승한 만큼 구동전류가 증가하여 각 인버터(INV1~INVn)가 빨리 동작하기 때문이다.
이와 같이 동작하는 종래 입력 버퍼 회로는, 쓰기 동작할 때 높은 외부전원전압(VCCH)에 의해 지연부가 동작하면, 충분한 데이터 홀드 시간을 확보하기 위해 인버터를 추가하여 더 많은 시간동안 지연을 시켜야 된다. 그러나 낮은 외부전원전압(VCCL)이 인가되었을 경우에는 상기 추가된 인버터만큼 더 지연되므로 동작 속도가 느려지게 되는 문제점이 발생하였다.
또한, 높은 외부전원전압(VCCH)에 의해 지연부가 동작할 때, 구동 전류가 증가하는 문제점이 발생하였다.
따라서, 본 발명의 목적은 높은 외부전원전압이 인가될 경우와 낮은 외부전원전압이 인가될 경우에 따라 다른 지연율을 갖는 인버터를 사용하여 인버터의 추가 없이 높은 외부전원전압이 인가될 경우에도 충분한 데이터 홀드 시간을 확보하고, 구동전류를 감소시킬 수 있는 입력 버퍼 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 데이터 입력 버퍼 회로는 데이터 입력 패드에 입력된 데이터신호와 쓰기 인에이블 신호 및 칩 선택 신호가 합성된 제어신호를 부정 논리합 하는 노아 게이트와, 높은 외부전원전압 또는 낮은 외부전원전압에 따라 지연율이 변하는 인버터로 구성된 인버터 체인으로 구성되어 상기 노아 게이트의 출력을 지연하는 지연부와, 외부전원전압이 높을 때와 낮을 때를 검출하여 그 검출결과에 따른 검출신호를 출력하는 외부전원전압 검출부와, 그 외부전원전압 검출부의 출력을 반전시키는 반전인버터를 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 기술의 데이터 입력 버퍼 회로도.
도 2는 도 1의 종래 기술의 회로도에서, 외부전압이 높을 때와 낮을 때의 동작 타이밍도.
도 3은 본 발명의 데이터 입력 버퍼 회로도.
도 4는 도 3의 본 발명의 데이터 입력 버퍼 회로도에서, 외부전원전압 검출부의 상세 회로도.
도 5는 도 3의 본 발명의 데이터 입력 버퍼 회로도에서, 낮은 외부전원전압이 인가될 때의 동작 타이밍도.
도 6은 도 3의 본 발명의 데이터 입력 버퍼 회로도에서, 높은 외부전원전압이 인가될 때의 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10: 지연부
20: 외부전원전압 검출부
INV11~INV1n: 선택적으로 지연율이 변하는 인버터
INVB,INV21,INV22: 인버터
NOR10: 노아 게이트
PM12,PM13: 채널의 길이가 짧고, 폭이 긴 피모스 트랜지스터
PM14,PM15: 채널의 길이가 길고, 폭이 짧은 피모스 트랜지스터
NM12,NM13: 채널의 길이가 짧고, 폭이 긴 엔모스 트랜지스터
NM14,NM15: 채널의 길이가 길고, 폭이 짧은 엔모스 트랜지스터
PM11,PM21,PM22,PM23: 피모스 트랜지스터
NM11,NM21,NM22,NM23~NM2n: 엔모스 트랜지스터
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명 데이터 입력 버퍼 회로의 회로도로서, 이에 도시된 바와 같이 데이터 입력 패드에 입력된 데이터신호(DIN)와 쓰기 인에이블 신호(WE) 및 칩 선택 신호(CS)가 합성된 제어신호(WECS)를 부정 논리합 하는 노아 게이트(NOR10)와, 그 노아 게이트(NOR10)의 출력을 지연시키는 제1~제n 인버터(INV11-INV1n)로 구성된 지연부(10)와, 외부전원전압(VCC)이 높을 때와 낮을 때를 검출하기 위한 외부전원전압 검출부(20)와, 그 외부전원전압 검출부(20)의 검출신호(PWDET)를 반전시키는 반전인버터(INVB)를 포함하여 구성된다.
여기서, 상기 지연부(10)를 구성하는 제1 인버터(INV11)는 게이트가 공통 연결되어 입력단을 형성하고, 그 입력단에 상기 노아게이트(NOR10)의 출력이 인가되고, 드레인이 공통 연결되어 출력단을 형성하고, 그 출력단에서 출력신호가 출력되는 제1 피모스 트랜지스터(PM11) 및 제1 엔모스 트랜지스터(NM11)와, 외부전원전압(VCC)과 상기 제1 피모스 트랜지스터(PM11)의 소오스 사이에 직렬 연결되어 게이트가 접지전원전압(VSS)에 연결된 제2 피모스 트랜지스터(PM12) 및 게이트에 상기 외부전원전압 검출부(20)에서 출력된 검출신호(PWDET)가 인가되는 제3 피모스 트랜지스터(PM13)와, 상기 제1 엔모스 트랜지스터(NM11)의 소오스와 접지전원전압(VSS) 사이에 직렬 연결되어 게이트에 외부전원전압(VCC)이 인가되는 제2 엔모스 트랜지스터(NM12) 및 게이트에 상기 외부전원전압 검출부(20)에서 출력된 검출신호(PWDET)의 반전된 신호(/PWDET)가 인가되는 제3 엔모스 트랜지스터(NM13)와, 상기 제1 피모스 트랜지스터(PM11)의 소오스와 외부전원전압(VCC) 사이에 직렬 연결되어 게이트가 접지전원전압(VSS)에 연결된 제4 피모스 트랜지스터(PM14) 및 게이트에 상기 외부전원전압 검출부(20)에서 출력된 검출신호(PWDET)의 반전된 신호(/PWDET)가 인가되는 제5 피모스 트랜지스터(PM15)와, 상기 제1 엔모스 트랜지스터(NM11)의 소오스와 접지전원전압(VSS) 사이에 직렬 연결되어 게이트에 외부전원전압(VCC)이 인가되는 제4 엔모스 트랜지스터(NM14) 및 게이트에 외부전원전압 검출부(20)에서 출력된 검출신호(PWDET)가 인가되는 제5 엔모스 트랜지스터(NM15)를 포함하여 구성된다.
여기서, 상기 제2, 제3 피모스 트랜지스터(PM12,PM13) 및 제2, 제3 엔모스 트랜지스터(NM12,NM13)는 채널의 길이는 짧고, 폭이 길게 제조되고, 제4, 제5 피모스 트랜지스터(PM14,PM15) 및 제4, 제5 엔모스 트랜지스터(NM14,NM15)는 채널의 길이가 길고, 폭이 짧게 제조된다.
또한, 상기 제3, 제5 피모스 트랜지스터(PM13,PM15) 및 제3, 제5 엔모스 트랜지스터(NM13,NM15)는 상기 외부전원전압 검출부(20)에서 출력된 검출신호(PWDET)와 반전인버터(INVB)에 의해 반전된 신호(/PWDET)가 각각 게이트에 인가되어 외부전원전압(VCC)이 높고 낮음에 따라 선택적으로 스위칭 하는 스위칭 수단 역할을 한다.
상기 지연부(10)의 제2~제n 인버터(INV12~INV1n)는 상기 제1 인버터(INV11)와 동일하게 구성되어, 앞단의 인버터의 출력이 입력단에 인가되고, 출력단이 다음단의 인버터의 입력단에 연결되도록 구성되고, 마지막 단의 제n 인버터(INV1n)의 출력단에서 입력데이터(DATAIN)가 출력된다.
상기 외부전원전압 검출부(20)는 도 4에 도시된 바와 같이, 제어신호(WECS)를 반전시키는 제1 인버터(INV21)와, 외부전원전압(VCC)과 접지전원전압(VSS) 사이에 직렬 연결되고 게이트가 공통 연결되어 입력단을 형성하고, 드레인이 공통 연결되어 출력단을 형성하는 제1 피모스 트랜지스터(PM21) 및 제1 엔모스 트랜지스터(NM21)와, 게이트에 상기 제어신호(WECS)가 인가되는 제2 피모스 트랜지스터(PM22)와, 게이트에 상기 제어신호(WECS)의 반전된 신호(/WECS)가 인가되는 제2 엔모스 트랜지스터(NM22)와, 외부전원전압(VCC)과 상기 입력단 사이에 직렬 연결되어 각각 게이트가 드레인에 공통 연결된 제3~제n 엔모스 트랜지스터(NM23~NM2n)와, 상기 출력단의 전압을 반전시켜 검출신호(PWDET)를 출력하는 제2 인버터(INV22)와, 소오스에 외부전원전압(VCC)이 인가되고, 드레인이 상기 출력단에 연결되고, 게이트에 제어신호(WECS)의 반전된 신호(/WECS)가 인가되는 제3 피모스 트랜지스터(PM23)를 포함하여 구성된다.
여기서, 상기 제3~제n 엔모스 트랜지스터(NM23~NM2n)는 외부전원전압(VCC)을 전압강하 하기 위해 사용하는데, 그 개수는, 높은 외부전원전압(VCCH)이 인가되었을 때에는 상기 제1 피모스 트랜지스터(PM21)는 턴 오프 되고, 제1 엔모스 트랜지스터(NM21)는 턴 온 되도록 하고, 반대로 낮은 외부전원전압(VCCL)이 인가되었을 때에는 상기 제1 피모스 트랜지스터(PM21)는 턴 온 되고, 제1 엔모스 트랜지스터(NM21)는 턴 오프 될 수 있을 만큼의 전압으로 전압강하 할 수 있도록 결정된다. 또한, 상기 제3 피모스 트랜지스터(PM23)는 제어신호(WECS)가 하이레벨일 때에는 외부전원전압(VCC)의 높고 낮음에 관계없이 검출신호(PWDET)를 로우레벨로 만들기 위해 사용된다.
이와 같이 구성된 본 발명의 데이터 입력 버퍼 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 낮은 외부전원전압(VCCL)이 인가될 때에는, 도 5(a)에 도시된 바와 같이 입력 데이터패드에 입력된 데이터 신호(DIN)와, 도 5(b)에 도시된 바와 같은 제어신호(WECS)가 노아 게이트(NOR10)에 의해 합성되어 상기 지연부(10)에 입력되면, 지연부(10)에 의해 지연되어 도 5(d)에 도시된 바와 같은 입력데이터(DATAIN)로 출력된다.
이때, 외부전원전압 검출부(20)는 제어신호(WECS)가 도 5(b)에 도시된 바와 같이 로우레벨이고, 낮은 외부전원전압(VCCL)이 입력되므로, 제1, 제2피모스트랜지스터(PM21,PM22)가 턴온되고 제1, 제2엔모스 트랜지스터(NM21,NM22)가 턴오프되어 인버터(INV22)를 통해 도 5(c)에 도시된 바와 같은 로우레벨의 검출신호(PWDET)를 출력한다.
따라서, 상기 지연부(10)의 각 인버터(INV11~INVn)의 제3 피모스 트랜지스터(PM13) 및 제3 엔모스 트랜지스터(NM13)는 턴 온 되고, 제5 피모스 트랜지스터(PM15) 및 제5 엔모스 트랜지스터(NM15)는 턴 오프 되며, 이에따라 상기 지연부(10)의 각 인버터(INV11~INVn)는 작은 지연율을 갖게 되어 입력 패드에 입력된 데이터신호(DIN)가 도 5(d)에 도시된 바와 같이 제1 지연폭(TD1)만큼 지연된 입력 데이터(DATAIN)로 출력된다.
이는 상기 제2, 제3 피모스 트랜지스터(PM12,PM13) 및 제2, 제3 엔모스 트랜지스터(NM12,NM13)의 채널의 길이는 짧고, 폭이 길기 때문에, 이를 사용한 인버터는 지연율이 작기 때문이다.
한편, 높은 외부전원전압(VCCH)이 인가될 때에는, 도 6(a)에 도시된 바와 같이 입력 데이터패드에 입력된 데이터 신호(DIN)와, 도 6(b)에 도시된 바와 같은 제어신호(WECS)가 노아게이트(NOR10)에 의해 합성되어 상기 지연부(10)에 입력되면, 지연부(10)에 의해 지연되어 도 6(d)에 도시된 바와 같은 입력데이터(DATAIN)로 출력된다.
이때, 외부전원전압 검출부(20)는 제어신호(WECS)가 도 6(b)에 도시된 바와 같이 로우레벨이고, 높은 외부전원전압(VCCH)이 입력되므로, 제1, 제2피모스트랜지스터(PM21,PM22)가 턴오프되고 제1, 제2엔모스트랜지스터(NM21,NM22)가 턴온되어 인버터(INV22)를 통해 도 6(c)에 도시된 바와 같은 하이레벨의 검출신호(PWDET)를 출력한다.
따라서, 상기 지연부(10)의 각 인버터(INV11~INVn)의 제3 피모스 트랜지스터(PM13) 및 제3 엔모스 트랜지스터(NM13)는 턴 오프 되고, 제5 피모스 트랜지스터(PM15) 및 제5 엔모스 트랜지스터(NM15)는 턴 온 되며, 이에따라 상기 지연부(10)의 각 인버터(INV11~INVn)는 큰 지연율을 갖게 되어 입력 데이터패드에 입력된 데이터신호(DIN)가 도 6(d)에 도시된 바와 같이 제2 지연폭(TD2)만큼 지연된 입력 데이터(DATAIN)로 출력된다.
이는 상기 제4, 제5 피모스 트랜지스터(PM14,PM15) 및 제4, 제5 엔모스 트랜지스터(NM14,NM15)의 채널의 길이는 길고, 폭이 짧기 때문에, 이를 사용한 인버터는 지연율이 크기 때문이다.
이와 같이, 높은 외부전원전압(VCCH)이 인가될 때에는 채널의 길이가 길고, 폭이 짧은 트랜지스터(PM14,PM15,NM14,NM15)를 사용하여 인버터를 구성하므로 지연율이 커지게 하고, 낮은 외부전원전압(VCCL)이 인가될 때에는 채널의 길이가 짧고, 폭이 긴 트랜지스터(PM12,PM13,NM12,NM13)를 사용하여 인버터를 구성하므로 지연율이 작아지게 한다. 이때, 외부전원전압(VCC)의 레벨을 검출하여 그 검출신호(PWDET)에 따라 스위칭 작용에 의해 지연율이 높고 낮은 인버터를 선택적으로 구성할 수 있도록 한다.
상기에서 설명한 본 발명의 데이터 입력 버퍼는 높은 외부전원전압(VCCH)이 인가되었을 때에는 지연율이 큰 인버터를 사용하여 충분한 데이터 홀드 시간(tDH)을 확보하게 되고, 구동 전류를 줄일 수 있고, 낮은 외부전원전압(VCCL)이 인가되었을 때에는 지연율이 작은 인버터를 사용하여 동작 속도를 빠르게 할 수 있는 효과가 있다.
Claims (5)
- 데이터 입력 패드에 입력된 데이터신호와 쓰기 인에이블 신호 및 칩 선택 신호가 합성된 제어신호를 부정 논리합 하는 노아 게이트와, 상기 제어신호에 의해 제어를 받아 외부전원전압이 높을 때와 낮을 때를 검출하여 그 검출결과에 따른 검출신호를 출력하는 외부전원전압 검출부 및 그 검출신호를 반전시키는 인버터와, 서로 다른 두 종류의 지연율을 갖는 인버터의 체인으로 구성되어, 상기 외부전원 검출부의 검출신호 및 상기 인버터에서 반전된 반전 검출신호에 따라 상기 노아 게이트의 출력을 서로 다른 지연율로 지연하는 지연부를 포함하여 구성된 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제 1 항에 있어서, 상기 인버터체인을 구성하는 각 인버터는 게이트가 공통 연결되어 입력단을 형성하고, 드레인이 공통 연결되어 출력단을 형성하는 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터와, 외부전원전압과 상기 제1 피모스 트랜지스터의 소오스 사이에 직렬 연결되어 게이트가 접지전원전압에 연결된 복수개의 로우 피모스 트랜지스터 및 게이트에 상기 검출신호가 인가되는 제2 피모스 트랜지스터와, 상기 제1 엔모스 트랜지스터의 소오스와 접지전원전압 사이에 직렬 연결되어 게이트에 외부전원전압이 인가되는 복수개의 로우 엔모스 트랜지스터 및 게이트에 상기 반전 검출 신호가 인가되는 제2 엔모스 트랜지스터와, 상기 제1 피모스 트랜지스터의 소오스와 외부전원전압 사이에 직렬 연결되어 게이트가 접지전원전압에 연결된 복수개의 하이 피모스 트랜지스터 및 게이트에 상기 반전 검출 신호가 인가되는 제3 피모스 트랜지스터와, 상기 제1 엔모스 트랜지스터의 소오스와 접지전원전압 사이에 직렬 연결되어 게이트에 외부전원전압이 인가되는 복수개의 하이 엔모스 트랜지스터 및 게이트에 상기 검출신호가 인가되는 제3 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제 2 항에 있어서, 상기 제2 피모스 트랜지스터, 제2 엔모스 트랜지스터, 복수개의 로우 피모스 트랜지스터 및 복수개의 로우 엔모스 트랜지스터는 채널의 길이는 짧고, 폭이 길며, 상기 제3 피모스 트랜지스터, 제3 엔모스 트랜지스터, 복수개의 하이 피모스 트랜지스터 및 복수개의 하이 엔모스 트랜지스터는 채널의 길이는 길고, 폭이 짧은 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제 1 항에 있어서, 상기 외부전원전압 검출부는 제어신호를 반전시키는 제1 인버터와, 외부전원전압과 접지전원전압 사이에 직렬 연결되고, 게이트에 상기 제어신호를 인가받는 제2피모스트랜지스터, 게이트가 입력단에 공통 연결된 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터와 게이트에 상기 제1인버터의 출력신호를 인가받는 제2 엔모스 트랜지스터와, 외부전원전압을 전압 강하하여 상기 입력단에 인가하는 복수개의 엔모스 트랜지스터와, 상기 제1피모스 트랜지스터 및 제1엔모스 트랜지스터의 드레인측 접속점의 신호를 반전시켜 검출신호를 출력하는 제2 인버터와, 상기 제1인버터의 출력신호에 따라 외부전원전압을 상기 제2인버터의 입력측에 인가하는 제3 피모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제 5 항에 있어서, 상기 복수개의 엔모스 트랜지스터의 개수는 높은 외부전원전압이 인가되었을 때에는 상기 제1 피모스 트랜지스터는 턴 오프 되고, 제1 엔모스 트랜지스터는 턴 온 되도록 하고, 반대로 낮은 외부전원전압이 인가되었을 때에는 상기 제1 피모스 트랜지스터는 턴 온 되고, 제1 엔모스 트랜지스터는 턴 오프 될 수 있을 만큼의 전압으로 전압강하 할 수 있는 개수로 결정되는 것을 특징으로 하는 데이터 입력 버퍼 회로.
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