TWI603585B - 半導體裝置及其輸出電路 - Google Patents

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TWI603585B
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Description

半導體裝置及其輸出電路
本發明涉及一種包含上拉用P通道金屬氧化物半導體(P-channel Metal Oxide Semiconductor，PMOS)電晶體(transistor)與下拉用N通道金屬氧化物半導體(N-channel Metal Oxide Semiconductor，NMOS)電晶體的輸出電路，尤其涉及一種半導體積體電路或半導體儲存裝置等的輸出電路。
在記憶體(memory)或邏輯(logic)積體電路(Integrated Circuit，IC)等半導體裝置的輸出電路中，使用互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)反相器(inverter)或推挽型(push pull type)的輸出緩衝器(output buffer)。專利文獻1公開了一種使構成CMOS反相器的電晶體低耐壓地構成且可輸出高電壓信號的輸出電路，專利文獻2公開了一種抑制開關雜訊(switching noise)的輸出電路。
現有技術文獻
專利文獻
專利文獻1：日本專利特開2013-90278號公報
專利文獻2：日本專利特開2012-65235號公報
圖1是表示以往的輸出電路的一結構例的圖。輸出電路包括：輸出緩衝器10，包含上拉用PMOS電晶體Qp1與下拉用NMOS電晶體Qn1；以及預緩衝電路20，輸入有輸出資料(DATA)及讀取致能(read enable)信號/RE，並將上拉信號PU及下拉信號PD輸出至輸出緩衝器10的電晶體Qp1及電晶體Qn1。輸出緩衝器10依照上拉信號PU及下拉信號PD，從輸出節點(node)OUT將輸出資料輸出至輸入/輸出端子30。
圖2是表示輸出電路的動作的時序圖(timing chart)。另外，下拉信號PD被省略，但該信號與上拉信號PU為同相位。預緩衝電路20響應低電位有效(low active)的讀取致能信號/RE的下降邊緣(edge)，生成與輸出資料相應的上拉信號PU及下拉信號PD。例如，在時刻t1時，讀取致能信號/RE下降，此時若輸入有輸出資料“0”，則預緩衝電路20將輸出與輸出資料“0”相應的高(H)電位的上拉信號PU及下拉信號PD。回應於此，上拉電晶體Qp1斷開(OFF)，下拉電晶體Qn1導通(ON)，在時刻t2時，在輸出節點OUT中生成輸出資料“0”。而且，例如若在時刻t3時讀取致能信號/RE下降，則若在此時輸入有輸出資料“1”，則預緩衝電路20將輸出與輸出資料“1”相應的上拉信號PU及下拉信號PD。回應於此，上拉電晶體Qp1導通，下拉電晶體Qn1斷開，在 時刻t4時，在輸出節點OUT中生成輸出資料“1”。
半導體裝置中，伴隨電晶體的微細化，驅動電晶體的供給電壓也低電壓化。由此，電晶體的閘極/源極(gate/source)間電壓Vgs變小，汲極(drain)電流Id也變小。例如，若輸出緩衝器10的供給電壓VDD變為1.8V左右，則難以高速驅動連接於輸入/輸出端子30的負載。如圖2所示，當輸出輸出資料“0”時，由於下拉用電晶體Qn1導通，因此從時刻t1直至時刻t2為止的存取(access)時間Ta相對較小，但當輸出輸出資料“1”時，由於上拉電晶體Qp1導通，因此存在下述問題：其上升變得緩慢，從時刻t3直至時刻t4為止的存取時間Tb將變長至必要以上。
本發明的目的在於解決此種以往的問題，提供一種能夠比以往加快上拉用電晶體的上升的輸出電路。
本發明的輸出電路包括：外部端子；輸出緩衝器，連接於所述外部端子，包含P型的上拉電晶體與N型的下拉電晶體；以及預緩衝電路，輸入有輸出資料，並將與所述輸出資料相應的上拉信號及下拉信號供給至所述上拉電晶體及所述下拉電晶體的閘極，所述預緩衝電路包含在上拉信號由H電位轉變為低(L)電位時，將上拉信號升壓至負的電路。
優選的是，所述升壓至負的電路包含N型的第1電晶體 與電容器，第1電晶體的其中一個端子連接於所述上拉信號，另一個端子連接於所述電容器，當第1電晶體導通時，對所述電容器施加脈衝。優選的是，所述升壓至負的電路還包含產生朝下凸的單發脈衝(one shot pulse)的脈衝產生器，所述單發脈衝被施加至所述電容器。優選的是，所述升壓至負的電路還包含使所述單發脈衝延遲的延遲電路、及連接於所述第1電晶體的另一個端子與基準電位之間的第2電晶體，在經延遲的單發脈衝被施加至所述電容器前，根據所述單發脈衝，在L電位的脈寬期間內，第2電晶體斷開。優選的是，在所述延遲電路的延遲期間與所述單發脈衝的L電位的脈寬期間的差分的期間內，所述上拉信號被升壓至負。優選的是，所述升壓至負的電路調整所述延遲期間及L電位的脈寬期間，以免在第1電晶體中沿PN順向產生漏電流。優選的是，所述輸出電路還包括：輸出控制電路，用於致能或禁能所述升壓至負的電路。優選的是，所述輸出控制電路在致能所述升壓至負的電路時，使所述脈衝產生器產生所述單發脈衝，在禁能所述升壓至負的電路時，不使所述脈衝產生器產生所述單發脈衝。優選的是，所述輸出控制電路還包括第3電晶體，所述第3電晶體在第1電晶體的另一個端子與基準電位之間，與所述第2電晶體並聯連接，在致能所述升壓至負的電路時，將第3電晶體設為斷開，在禁能所述升壓至負的電路時，將第3電晶體設為導通。優選的是，所述輸出控制電路在供給至輸出緩衝器的電壓為第1電壓時，致能所述升壓至負的電路，當為大於第1電壓的第2 電壓時，禁能所述升壓至負的電路。
本發明的半導體裝置包括所述結構的輸出電路，其中，所述輸出控制電路具有儲存部件，所述儲存部件儲存設定資訊，所述設定資訊用於致能或禁能所述升壓至負的電路。優選的是，所述儲存部件是儲存從外部控制器提供的所述設定資訊的配置暫存器(configuration register)。
根據本發明，通過設置在上拉信號由H電位轉變為L電位時將上拉信號升壓至負的電路，從而上拉電晶體導通時的閘極/源極間電壓變大，從而能夠加快上拉電晶體的上升。由此，能夠縮短從輸出緩衝器輸出H電位的資料時的時間。
10、110‧‧‧輸出緩衝器
20、120‧‧‧預緩衝電路
30‧‧‧輸入/輸出端子
100‧‧‧輸出電路
122‧‧‧負升壓電路
130‧‧‧輸出端子
210‧‧‧及閘
220‧‧‧脈衝產生器
230‧‧‧延遲電路
300‧‧‧快閃記憶體
310‧‧‧儲存陣列
320‧‧‧輸入/輸出電路
330‧‧‧位址暫存器
340‧‧‧配置暫存器
350‧‧‧控制部
360‧‧‧字元線選擇電路
370‧‧‧頁面緩衝器/讀出電路
380‧‧‧行選擇電路
390‧‧‧內部電壓產生電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
C‧‧‧電容器
DATA‧‧‧輸出資料
EN-1、EN-2‧‧‧致能信號
IN1‧‧‧反相器
LVSS、N1、N2、N3‧‧‧節點
OUT‧‧‧輸出節點
PD‧‧‧下拉信號
PU‧‧‧上拉信號
Qn1‧‧‧下拉用電晶體
Qn2、Qn3、Qn4‧‧‧NMOS電晶體
Qp1‧‧‧上拉用電晶體
Qp2‧‧‧PMOS電晶體
/RE‧‧‧讀取致能信號
t1、T1、t2、T2、t3、T3、t4、T4、T5‧‧‧時刻
Ta、Tb‧‧‧存取時間
Tc‧‧‧時間
Vcc、VDD‧‧‧供給電壓
Vers‧‧‧抹除電壓
Vn‧‧‧電位
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓
Vread‧‧‧讀出通過電壓
圖1是表示以往的輸出電路的一例的圖。
圖2是表示以往的輸出電路的動作波形的圖。
圖3是表示本發明的實施例的輸出電路的結構例的圖。
圖4是表示本發明的實施例的輸出電路的動作波形的圖。
圖5是表示本發明的實施例的輸出電路的具體電路例的圖。
圖6是表示圖5所示的輸出電路的動作波形的圖。
圖7是說明本發明的實施例的效果的圖。
圖8是表示本發明的第2實施例的快閃記憶體(flash memory) 的結構的圖。
本發明的輸出電路被應用於快閃記憶體、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、靜態隨機存取記憶體(Static Random Access Memory，SRAM)、其他的記憶體件(memory device)、或者邏輯IC或系統大型積體電路(large scale integrated circuit，LSI)等半導體裝置。在更優選的形態中，本發明的輸出電路被應用於以低電壓受到驅動的半導體裝置，例如被應用於以1.8V受到驅動的輸出電路。在更優選的形態中，本發明的輸出電路至少連接於將輸出資料輸出至外部的外部端子，但外部端子也可以是具備輸入輸入資料的功能的外部輸入/輸出端子。
[實施例]
以下，對於本發明的實施例，參照附圖來進行說明。圖3是表示本發明的實施例的輸出電路的一結構例的圖。本實施例的輸出電路100包括：CMOS結構的輸出緩衝器110，包含上拉用的PMOS電晶體Qp1與下拉用的NMOS電晶體Qn1，從輸出節點OUT將輸出資料輸出至外部端子130；以及預緩衝電路120，連接於輸出緩衝器110。
預緩衝電路120輸入有輸出資料與讀取致能信號/RE，生成與輸出資料相應的上拉信號PU及下拉信號PD，並將生成的上 拉信號PU供給至上拉用的電晶體Qp1，將下拉信號PD供給至下拉用電晶體Qn1。預緩衝電路120例如在輸入有輸出資料“0”時，輸出H電位的上拉信號PU及與其同相的下拉信號PD，當輸入有輸出資料“1”時，輸出L電位的上拉信號PU及下拉信號PD。
在上拉用電晶體Qp1的源極，例如連接於1.8V的供給電壓VDD，下拉用電晶體Qn1的源極連接於GND，兩電晶體的汲極耦合於輸出節點OUT。當供給H電位的上拉信號PU及H電位的下拉信號PD時，電晶體Qp1斷開，電晶體Qn1導通，在輸出節點OUT處生成輸出資料“0”。而且，當供給L電位的上拉信號PU及L電位的下拉信號PD時，電晶體Qp1導通，電晶體Qn1斷開，在輸出節點OUT處生成輸出資料“1”。
本實施例的預緩衝電路120包含負升壓電路122，該負升壓電路122在上拉信號PU由H電位轉變為L電位時(下降時)，將上拉信號PU升壓為負的電壓。優選的形態中，負升壓電路122以與上拉信號PU的下降邊緣同步的方式而將上拉信號PU升壓至負。
圖4表示本實施例的輸出電路100的時序圖。在時刻t1，讀取致能信號/RE下降至L電位，此時，若將輸出資料“0”輸入至預緩衝電路120，則預緩衝電路120對應於輸出資料“0”而生成由L電位轉變為H電位的上拉信號PU(下拉信號PD也同樣)，將其輸出至輸出緩衝器110。回應於此，電晶體Qp1斷開，電晶體Qn1導通，在時刻t2，從輸出節點OUT輸出輸出資料“0”。從讀取致 能信號/RE轉變為L電位直至從輸出節點OUT輸出輸出資料“0”為止的期間Ta，是從時刻t1直至時刻t2為止。
另一方面，在時刻t3，讀取致能信號/RE下降至L電位，此時，若輸入有輸出資料“1”，則預緩衝電路120對應於輸出資料“1”而生成從H電位轉變為L電位的上拉信號PU(下拉信號PD也同樣)，將其輸出至輸出緩衝器110。負升壓電路122同步於上拉信號PU的下降，在固定期間將上拉信號PU升壓至負的電位Vn。電晶體Qp1通過上拉信號PU而導通，但由於上拉信號PU被升壓至負電位Vn，因此電晶體Qp1的閘極/源極間電壓Vgs成為|Vn|+VDD，該電壓Vgs比未升壓至負時(即，閘極/源極間電壓Vgs為VDD時)大。其結果，電晶體Qp1強力導通，汲極電流Id變大，連接於外部端子130的負載電容得到急速充電，輸出節點OUT的電位急速上升至VDD電壓。即，可使從讀取致能信號/RE轉變為L電位直至輸出輸出資料“1”為止的時間Tc(從時刻t3直至時刻t4為止)短於以往時的期間Tb(參照圖2)。
接下來，圖5表示本實施例的輸出電路100的優選電路例。預緩衝電路120包含及閘(AND gate)210、反相器IN1。對及閘210輸入輸出資料DATA與讀取致能信號/RE，當讀取致能信號/RE為L電位時，在節點N1處生成與DATA相應的資料。反相器IN1包含PMOS電晶體Qp2與NMOS電晶體Qn2，反相器IN1在節點N2處生成將節點N1反相的資料。在該節點N2處生成的電壓作為上拉信號PU而被供給至輸出緩衝器110的上拉用電晶體 Qp1的閘極。而且，此處雖未圖示，但下拉信號PD與上拉信號PU為同相位，該信號PD被供給至下拉用電晶體Qn1的閘極。對反相器IN1及輸出緩衝器110的供給電壓VDD例如為1.8V。
負升壓電路122是包含脈衝產生器220、延遲電路230、電容器C、NMOS電晶體Qn3、Qn4而構成。脈衝產生器220輸入在節點N1處生成的電壓與致能信號EN-1，當致能信號EN-1為致能時，對節點N1的上升邊緣進行檢測，將朝下凸的單發脈衝信號輸出至節點N3。另一方面，當致能信號EN-1為禁能時，脈衝產生器220的脈衝產生功能為無效，無論節點N1的狀態如何，節點N3始終為H電位。朝下凸的單發脈衝是由H電位轉變為L電位，並維持L電位的脈寬期間，隨後由L電位轉變為H電位的脈衝信號。延遲電路230串聯連接於脈衝產生器220的輸出節點N3，使由脈衝產生器220所產生的單發脈衝延遲固定時間。構成延遲電路230的要素並無特別限定，例如可使用反相器來構成。在延遲電路230與節點LVSS之間，連接有電容器C。節點LVSS連接於反相器IN1的NMOS電晶體Qn2的源極。進而，在節點LVSS上，連接有兩個並聯連接的NMOS電晶體Qn3、Qn4。電晶體Qn3的閘極連接脈衝產生器220的輸出節點N3，在電晶體Qn4的閘極上連接有致能信號EN-2。
致能信號EN-1、EN-2是用於使負升壓電路122選擇性地驅動的信號，在不欲使負升壓電路122進行動作的情況下，通過致能信號EN-1來將脈衝產生器220禁能，並將致能信號EN-2設 為H電位，由此來使電晶體Qn4導通，將節點LVSS固定為GND電位。
接下來，圖6表示輸出電路100的時序圖。此處，表示為了將負升壓電路122設為動作狀態而將致能信號EN-1、EN-2致能時的時序圖。在時刻T1，若將H電位的DATA輸入至預緩衝電路120，則在大致同時刻，節點N1成為H電位，節點N2轉變為L電位。脈衝產生器220響應節點N1的上升邊緣，在從時刻T1直至時刻T4為止的期間，產生單發脈衝。通過單發脈衝的產生，連接於節點N3的電晶體Qn3在L電位的脈寬期間(從時刻T1直至時刻T4為止的期間)斷開。而且，根據致能信號EN-2，電晶體Qn4斷開。因此，在電晶體Qn3斷開的期間，節點LVSS從GND分離，成為浮動(floating)狀態。
單發脈衝在經延遲電路230延遲後，在時刻T2被施加至電容器C。電容器C的其中一個電極連接於浮動狀態的節點LVSS，因此若對電容器C的另一個電極施加由H電位轉變為L電位的單發脈衝，則回應於此，節點LVSS升壓至負。電晶體Qn2根據節點N1的H電位而為導通狀態，通過節點LVSS升壓至負電壓，從而源極被拉至負，節點N2的電壓升壓至負。即，上拉信號PU升壓至負的電壓。由此，上拉電晶體Qp1的閘極/源極間電壓比VDD大負的電壓，大的汲極電流流動，輸出節點OUT的電位急速上升至VDD。
在時刻T4，若單發脈衝由L電位轉變為H電位，則電晶 體Qn3導通，節點LVSS成為GND電位，上拉信號PU也成為GND電位。此時，輸出節點OUT已被充電至VDD電位。在時刻T5，經延遲的脈衝由L電位轉變為H電位，且該脈衝被施加至電容器C，但節點LVSS連接於GND，節點LVSS的電位幾乎不發生變動。
時刻T1與時刻T2的期間是單發脈衝受到延遲的時間，通過使延遲時間更短，從而能夠從上拉信號PU下降的時間點瞬間將上拉信號PU升壓至負。而且，時刻T1與時刻T4的期間是單發脈衝為L電位的脈寬期間，在該脈寬期間與延遲期間的差分期間(時刻T2~時刻T4)，上拉信號PU被升壓至負。因此，對L電位的脈寬期間與延遲期間進行最佳化，以使得足以使輸出OUT上升至VDD。另一方面，較為理想的是，當電晶體Qn2的源極升壓至負時，調整脈寬期間及延遲期間及/或電容器C的大小，以使升壓至負的電壓不會超過PN接面的閾值。電晶體Qn2形成在P型的矽基板內或P阱(well)內，P型的區域連接於GND，當N型的源極升壓至負電壓時，若負電壓超過PN接面(PN junction)的閾值，則會有漏電流沿PN方向流動，從而使反相器IN1產生閉鎖(latch up)的可能。因此，較為理想的是防止漏電流。
圖7是表示對圖5所示的輸出電路進行類比(simulation)時的效果的圖表。該圖表是表示以不同的動作溫度、不同的供給電壓使其動作時的PMOS上拉電晶體的上升時間。
請參照圖7，當供給電壓Vcc為3V左右時，供給電壓Vcc與電晶體的閾值之差相對較大，因此有相對較大的汲極電流 流動，因此即便使上拉信號升壓至負，PMOS電晶體的上升時間也未見改善。然而，若供給電壓Vcc小至2.0V左右，則與未升壓至負的情況相比，顯現出上升時間的改善效果，而且，比起高溫動作時，在低溫動作時該效果顯著。這是因為，若電晶體的動作溫度為低溫，則閾值上升，與供給電壓之差變小。
接下來，對本發明的第2實施例進行說明。第2實施例涉及包含如第1實施例般構成的輸出電路的快閃記憶體。圖8是表示快閃記憶體的典型結構的圖。快閃記憶體300包括：儲存陣列(memory array)310，呈矩陣狀地排列有反及(NAND)串(string)狀的多個儲存胞元(memory cell)；輸入/輸出電路320，連接於外部輸入/輸出端子I/O，進行資料的輸入/輸出；位址暫存器(address register)330，接收來自輸入/輸出電路320的位址資料(address data)；配置(結構)暫存器340，從輸入/輸出電路320接收配置資料；控制部350，接收來自輸入/輸出電路320的命令資料或來自外部的控制信號，對各部進行控制；字元線(word line)選擇電路360，從位址暫存器330接收列位址資訊Ax，對列位址資訊Ax進行解碼(decode)，並基於解碼結果來進行塊(block)的選擇及字元線的選擇等；頁面緩衝器(page buffer)/讀出電路370，保持從由字元線選擇電路360所選擇的頁面讀出的資料，或者保持對所選擇的頁面的寫入資料；行選擇電路380，從位址暫存器330接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路370內的資料的選擇等；以及 內部電壓產生電路390，生成資料的讀出、編程(program)及抹除等所需的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等)。
第1實施例的輸出電路100被應用於快閃記憶體300的輸入/輸出電路320。即，輸出電路100在讀出動作時，輸出從儲存陣列310讀出的資料。
配置暫存器340可由外部控制器進行存取，外部控制器對配置暫存器340設定是否使輸入/輸出電路320的負升壓電路進行動作的資訊。例如，在對配置暫存器340設定有用於使負升壓電路進行動作的標誌(flag)資訊的情況下，控制部350在輸出讀出資料“1”時，基於所設定的標誌資訊，經由圖5所示的致能信號EN-1來使脈衝產生器220產生單發脈衝，且將致能信號EN-2驅動為L電位，由此來確保電晶體Qn4斷開。另一方面，在設定有用於使負升壓電路不進行動作的標誌資訊的情況下，控制部350基於該標誌資訊，通過致能信號EN-1來使脈衝產生器禁能，並將致能信號EN-2驅動為H電位，由此來確保電晶體Qn4導通。
在快閃記憶體300中，是否使負升壓電路進行動作的選項(option)例如在讀出資料的存取時間的要求嚴格的情況下有效。此時，使負升壓電路啟動，從而可縮短輸出資料“1”的讀出所需的時間。而且，內部電壓產生電路390例如可選擇性地產生3.3V或1.8V的供給電壓，輸入/輸出電路320在3.3V或1.8V的供給電壓中的任一電壓下均可動作時有效。在輸入/輸出電路320通 過1.8V的供給電壓進行動作的情況下，使負升壓電路啟動，在輸入/輸出電路320通過3.3V的供給電壓進行動作的情況下，能夠使負升壓電路不進行動作。由此，即便在借助1.8V等的低電壓驅動的節能模式下使快閃記憶體進行動作時，也能夠防止輸出資料“1”的讀出時間的延遲。
而且，作為其他的優選例，是否使負升壓電路進行動作的設定除了使用配置暫存器340以外，例如也可在熔絲(fuse)唯讀記憶體(Read Only Memory，ROM)等中設定標誌資訊，以便在工廠出貨時等固定地設定快閃記憶體的動作狀態。
所述實施例中，表示了預緩衝電路120包含負升壓電路122的示例，但這只是一例，並不限定於此。例如，負升壓電路122也可採用與預緩衝電路120分開獨立設置的結構。而且，所述實施例中，對於使朝下凸的單發脈衝延遲的元件使用了反相器，但也可使用除此以外的元件來進行延遲。進而，預緩衝電路120的供給電壓VDD與對輸出緩衝器110供給電壓VDD既可相同，也可不同。進而，預緩衝電路120也可生成與所輸入的資料的邏輯電位相同的邏輯電位或者使所輸入的資料的邏輯電位反相的邏輯電位的上拉控制信號及下拉控制信號。
進而，所述實施例中，例示了輸出緩衝器的供給電壓為1.8V、3.3V等的情況，但這些電壓只是一例，本發明並不限定於這些電壓。進而，所述實施例表示了將輸出電路提供給NAND型快閃記憶體的示例，但本發明的輸出電路也能夠應用於其他記憶 體件或邏輯器件。進而，本實施例中，表示了輸出節點OUT連接於外部輸入/輸出端子的示例，但輸出節點也可連接於外部輸出端子。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內能夠進行各種變形、變更。
100‧‧‧輸出電路
110‧‧‧輸出緩衝器
122‧‧‧負升壓電路
130‧‧‧輸出端子
210‧‧‧及閘
220‧‧‧脈衝產生器
230‧‧‧延遲電路
C‧‧‧電容器
DATA‧‧‧輸出資料
EN-1、EN-2‧‧‧致能信號
IN1‧‧‧反相器
LVSS、N1、N2、N3‧‧‧節點
OUT‧‧‧輸出節點
PD‧‧‧下拉信號
PU‧‧‧上拉信號
Qn1‧‧‧下拉用電晶體
Qn2、Qn3、Qn4‧‧‧NMOS電晶體
Qp1‧‧‧上拉用電晶體
Qp2‧‧‧PMOS電晶體
/RE‧‧‧讀取致能信號
VDD‧‧‧供給電壓

Claims (11)

  1. 一種半導體裝置的輸出電路，包括：外部端子；輸出緩衝器，連接於所述外部端子，包含P型的上拉電晶體與N型的下拉電晶體；以及預緩衝電路，輸入有輸出資料，並將與所述輸出資料相應的上拉信號及下拉信號供給至所述上拉電晶體及所述下拉電晶體的閘極，所述預緩衝電路包含在所述上拉信號由高電位轉變為低電位時，將所述上拉信號升壓至負的電路，其中所述升壓至負的電路包含N型的第1電晶體與電容器，所述第1電晶體的汲極連接於所述上拉信號，所述第1電晶體的源極連接於所述電容器，當所述第1電晶體導通時，對所述電容器施加脈衝，以將所述上拉信號升壓至負。
  2. 如申請專利範圍第1項所述的半導體裝置的輸出電路，其中，所述升壓至負的電路還包含產生朝下凸的單發脈衝的脈衝產生器，負的所述單發脈衝被施加至所述電容器。
  3. 如申請專利範圍第2項所述的半導體裝置的輸出電路，其中，所述升壓至負的電路還包含使所述單發脈衝延遲的延遲電路、及連接於所述第1電晶體的源極與基準電位之間的第2電晶 體，在經延遲的單發脈衝被施加至所述電容器前，根據所述單發脈衝，在低電位的脈寬期間內，所述第2電晶體斷開。
  4. 如申請專利範圍第3項所述的半導體裝置的輸出電路，其中，在所述延遲電路的延遲期間與所述單發脈衝的所述低電位的脈寬期間的差分的期間內，所述上拉信號被升壓至負。
  5. 如申請專利範圍第4項所述的半導體裝置的輸出電路，其中，所述升壓至負的電路調整所述延遲期間及所述低電位的脈寬期間，以免在所述第1電晶體中沿PN順向產生漏電流。
  6. 如申請專利範圍第3項所述的半導體裝置的輸出電路，其中，所述輸出電路還包括：輸出控制電路，用於致能或禁能所述升壓至負的電路。
  7. 如申請專利範圍第6項所述的半導體裝置的輸出電路，其中，所述輸出控制電路在致能所述升壓至負的電路時，使所述脈衝產生器產生所述單發脈衝，在禁能所述升壓至負的電路時，不使所述脈衝產生器產生所述單發脈衝。
  8. 如申請專利範圍第6項或第7項所述的半導體裝置的輸出電路，其中， 所述輸出控制電路還包括第3電晶體，所述第3電晶體在第1電晶體的源極與基準電位之間，與所述第2電晶體並聯連接，在致能所述升壓至負的電路時，將所述第3電晶體設為斷開，在禁能所述升壓至負的電路時，將所述第3電晶體設為導通。
  9. 如申請專利範圍第6項或第7項所述的半導體裝置的輸出電路，其中，所述輸出控制電路在供給至所述輸出緩衝器的電壓為第1電壓時，致能所述升壓至負的電路，當為大於所述第1電壓的第2電壓時，禁能所述升壓至負的電路。
  10. 一種半導體裝置，其中包括如申請專利範圍第1至9中任一項所述的輸出電路，所述輸出控制電路具有儲存部件，所述儲存部件儲存設定資訊，所述設定資訊用於致能或禁能所述升壓至負的電路。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，所述儲存部件是儲存從外部控制器提供的所述設定資訊的配置暫存器。
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