CN101432822A - 闪存装置中漏电流及程序干扰的减少 - Google Patents

闪存装置中漏电流及程序干扰的减少 Download PDF

Info

Publication number
CN101432822A
CN101432822A CNA2007800149372A CN200780014937A CN101432822A CN 101432822 A CN101432822 A CN 101432822A CN A2007800149372 A CNA2007800149372 A CN A2007800149372A CN 200780014937 A CN200780014937 A CN 200780014937A CN 101432822 A CN101432822 A CN 101432822A
Authority
CN
China
Prior art keywords
bit line
object element
array
sequencing
leakage current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800149372A
Other languages
English (en)
Other versions
CN101432822B (zh
Inventor
K-T·常
T·瑟盖特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion LLC filed Critical Spansion LLC
Priority to CN201310403394.0A priority Critical patent/CN103474091B/zh
Publication of CN101432822A publication Critical patent/CN101432822A/zh
Application granted granted Critical
Publication of CN101432822B publication Critical patent/CN101432822B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种依照本发明的范例实施例配置的闪存系统(300)使用虚拟接地阵列架构(302)。于程序化操作期间，用负衬底偏压来偏压目标内存单元(706)，以减少或消除漏电流，否则该漏电流可能传导通过该目标内存单元(706)。该负衬底偏压亦藉由在位线(BL2)下方将空乏区(714)延伸得更深而减少于邻接目标单元的单元(708)中之程序干扰的发生，该位线(BL2)对应于目标装置之漏极。该负衬底偏压于验证操作(程序验证、软程序验证、擦除验证)期间亦可施加于目标内存单元(706)，以减少或消除漏电流，否则该漏电流于验证操作期间可能引出错误。

Description

闪存装置中漏电流及程序干扰的减少
技术领域
本发明之实施例大体上系关于闪存装置。详言之，本发明之实施例系关于用于闪存装置之程序化和验证操作。
背景技术
闪存为一种电子内存媒体类型，其能够在没有操作电源的情况下保存其资料。闪存能在其可用年限期间被程序化、擦除、和再程序化(对于一般的闪存装置，其可以使用高达一百万次写入周期(writecycle))。闪存在许多的消费者、商业、和其它的应用上愈来愈变得为大众所喜爱的可靠、小型、和价廉的非挥发性内存。随着电子装置变得愈来愈小，也就希望增加在譬如闪存单元之集成电路内存组件之每单位面积上储存之资料量。关于此方面，一种习知的闪存技术系基于使用能够储存二个位资料之电荷捕获介电组件之内存单元。于此种设置中，能够使用于电荷捕获介电组件之一侧之第一电荷储存区来储存一个位，而于该电荷捕获介电组件之另一侧之第二电荷储存区储存第二位。
图1为习知双位内存单元100之剖面图。内存单元100包括氮化硅层102和具有第一埋置接面区106和第二埋置接面区108之P型半导体衬底104。第一埋置接面区106和第二埋置接面区108各由N+半导体材料所形成。氮化硅层102夹在二个氧化硅层(由组件符号110和112所识别)之间。或者，氮化硅层102可利用埋置之多晶硅岛或任何其它形式之电荷捕获层。
在氧化硅层110之上方为多晶硅栅极114。栅极114系用N型杂质(例如磷)掺杂。内存单元100能够储存二个资料位：左位由画虚线之圆116表示；而右位由画虚线之圆118表示。实务上，内存单元100通常为对称且第一埋置接面区106和第二埋置接面区108为可交换。关于此点，第一埋置接面区106可用作为关于右位118之源极区，而第二埋置接面区108可用作为关于右位118之漏极区。反之，第二埋置接面区108可用作为关于左位116之源极区，而第一埋置接面区106可用作为关于左位116之漏极区。
图2为依照习知阵列架构200设置之复数个双位内存单元之简化图(实际的阵列架构可包括数千个双位内存单元)。阵列架构200包括一些如上述形成在半导体衬底中之埋置的位线。图2描绘三条埋置的位线(组件符号202、204、和206)，各位线能够运作为阵列架构200中内存单元之漏极或源极。阵列架构200亦包括用来控制内存单元之栅极电压之一些字符线。图2描绘四条字符线(组件符号208、210、212和214)，该四条字符线通常与位线形成十字交叉图案。虽然图2中未显示，但是电荷捕获介电材料是被夹在位线和字符线间之接面中。图2中的虚线表示阵列架构200中之二个双位内存单元：第一单元216和第二单元218。值得注意的是，位线204是由第一单元216和第二单元218所共享。阵列架构200已知为虚拟接地架构，因为接地电位能施加至任何选择的位线而不需任何具有固定的接地电位的位线。
用于阵列架构200之控制逻辑和电路于习知闪存操作期间(譬如：程序化；读取；擦除；和软程序化)管理内存单元之选择、施加至字符线之电压、和施加至位线的电压。电压系使用导电金属线和位线接点输送至位线。图2描绘三条导电金属线(组件符号220、222、和224)和三个位线接点(组件符号226、228、和230)。对于给定的位线，因为位线的电阻非常高，故每16条字符线使用一个位线接点。
能藉由已知的热电子注入技术(亦已知为信道热电子或CHE程序化)而完成内存单元100之程序化。依照习知的程序化技术，右位118藉由施加相当高的程序化电压经由适当选择的字符线至栅极114、将对应于第一埋置接面区106(于此情况其作用为源极)的位线接地、以及施加相当高的漏极偏压至对应于第二埋置接面区108(于此情况其作用为漏极)的位线而被程序化。反之，左位116藉由施加相当高的程序化电压经由适当选择的字符线至栅极114、将对应于第二埋置接面区108(于此情况其作用为漏极)的位线接地、以及施加相当高的漏极偏压至对应于第一埋置接面区106(于此情况其作用为漏极)的位线而被程序化。
再参照图2，设置于虚拟接地架构之闪存阵列之习知CHE程序化可造成过多的漏电流在未选用的字符线下方、字符线之间、和于位线接触区域内流动。此种位线漏电流能够增加所需之程序化电流数十微安培，该漏电流对于考虑此种闪存阵列之正常操作特征时为明显的数量。再者，由于内存单元之自然的退化，阵列经过许多次程序化-擦除循环后，此寄生漏电流之量能够大略地增加两个数量级的大小(100倍(100X))。在譬如可携式电子装置、无线电话等之低功率应用上，过多漏电流可能是非常不希望的。过多漏电流在实际的闪存装置中可有其它的负面意义，譬如：由于IR沿着位线从过多电流下降而降低程序化效率，以及由于在未选用的字符线出现之信道电流而于未选用的字符线上内存单元之干扰。
在对于虚拟接地架构之习知验证操作期间-软程序验证、擦除验证、和程序验证，亦能发生位线漏电流。此等验证操作相似于上述之程序化操作，然而，施加了较低的字符线电压和较低之漏极偏压。此等验证操作之目的系在于根据特定的验证操作，决定是否目标内存单元之阈值电压(VT)是在对应于可接受之软程序化状态、可接受之擦除化状态、或可接受之程序化状态的所希望之范围内。不管被验证之特定之VT如何，该验证操作于目标内存单元中产生非常低的验证电流，并且比较该验证电流与由参考内存单元所产生之参考电流。即使小量的位线漏电流，亦能于验证操作中引出错误，因为测量电路测量结合了任何漏电流之实际的验证电流。
当核心装置长度减少时，于程序化和验证操作期间之漏电流恶化。而且，当闪存小尺寸且内存单元之信道长度减少时，邻接装置之程序干扰亦增加。另外一种之程序干扰可发生于邻接内存单元，当该内存单元被程序化时，该等内存单元共享相同的字符线。当电子绕着位线扩散并注入邻接内存单元之氧化物中时，会引起此程序干扰，造成邻接内存单元之有效的程序化或软程序化。
因此，希望于虚拟接地架构中于程序化内存单元期间控制、减少、或消除漏电流。亦希望于虚拟接地架构中于内存单元之验证操作期间控制、减少、或消除漏电流成分。此外，希望于虚拟接地架构中减少与内存单元之程序化相关联之程序干扰。再者，由后续之详细说明和所附之申请专利范围，结合所附之图式和上述之技术领域和先前技术，本发明之实施例之其它希望特征和特性将变得很清楚。
发明内容
此处所述之闪存程序化技术能够用于设置于虚拟接地架构中之内存单元(memory cell)。此程序化技术减少于程序化期间的位线漏电流，而保存电力。此程序化技术亦减少于阵列中程序干扰之数目。如此处所述之各种闪存验证技术亦能够用于设置于虚拟接地架构中之内存单元。此验证技术减少于测量电流中的位线漏电流成分，造成由目标单元所产生之实际验证电流之更正确的评估。
本发明之上述和其它的态样可藉由程序化具有设置于虚拟接地架构中的单元阵列之非挥发性内存装置的方法而实施于一个实施例中，各单元包括对应于阵列中的字符线之栅极、形成于半导体衬底中并对应于于阵列中的位线的可选择的源极/漏极、以及形成于该半导体衬底中并对应于阵列中的位线的可选择的漏极/源极。该方法包括：选择于阵列中之目标单元以用于程序化；施加程序化电压至对应于该目标单元的字符线；施加漏极偏压至对应于该目标单元之漏极之第一可选择位线；以及于该目标单元之半导体衬底处用负衬底偏压控制位线漏电流。
本发明之上述和其它的态样亦可藉由验证执行于具有设置于虚拟接地架构中的单元阵列之非挥发性内存装置的操作的方法而实施于一个实施例中，各单元包括对应于阵列中的字符线之栅极、形成于半导体衬底中之并对应于阵列中的位线可选择的源极/漏极、以及形成于衬底中并对应于阵列中的位线的可选择的源极/漏极。该方法包括：施加验证电压至对应于目标单元的字符线；施加漏极偏压至对应于目标单元之漏极之第一可选择位线；于该目标单元之半导体衬底处用负衬底偏压控制位线漏电流；以及处理传导通过该目标单元之验证电流。
本发明之上述和其它的态样亦可藉由程序化具有设置于虚拟接地架构中的单元阵列之非挥发性内存装置的方法而实施于一个实施例中，各单元包括对应于阵列中的字符线之栅极、形成于半导体衬底中并对应于阵列中的位线的可选择的源极/漏极、以及形成于半导体衬底中并对应于阵列中的位线的可选择的漏极/源极。该方法包括：选择于阵列中之目标单元以用于程序化；施加程序化电压至对应于该目标单元的字符线；施加漏极偏压于对应于该目标单元之漏极之第一可选择位线；以及施加负衬底偏压至该目标单元之半导体衬底以减少于程序化期间在该第一可选择位线下方之电子扩散。
附图说明
在结合下列图式考虑时，藉由参照详细说明和申请专利范围可更完全了解本发明，其中各图中相似之组件符号参照为相似之组件。
图1为习知双位内存单元之剖面图；
图2为依照习知阵列架构设置之复数个双位内存单元之简化图；
图3为依照本发明之范例实施例配置之闪存系统之示意表示；
图4为依照本发明之范例实施例描绘程序化操作之示意图；
图5为依照本发明之范例实施例描绘验证操作之示意图；
图6为分布图，显示于范例双位内存单元阵列中一些单元之擦除单元阈值电压分布和程序化单元阈值电压分布，连同需要软程序化之过度擦除单元；
图7为依照本发明之范例实施例描绘程序化操作之示意图；以及
图8为二个邻接双位内存单元之剖面图，描绘依照本发明之范例实施例之程序化操作。
具体实施方式
下列详细说明本质上仅仅为例示性，并非意欲限制本发明之实施例或此等实施例之应用和使用。再者，并不欲受前面之技术领域(technical field)、先前技术(background)、发明内容(brief summary)、或下列之实施方式(detail description)中所表现之任何表示或暗示理论之限制。
文中本发明之实施例可就功能和/或逻辑方块组件和各种处理步骤来作说明。应了解到此等方块组件可藉由配置成执行该特定功能之任何数目之硬件、软件、和/或韧体组件而实现。例如，本发明之实施例可使用各种集成电路组件，例如，内存组件、数字讯号处理组件、逻辑组件、查阅表(look-up table)、等等，该等组件可在一个或多个微处理器或其它控制装置之控制下实施各种的功能。此外，熟悉此项技术者将了解到，本发明之实施例可结合任何数目之数据传输协议而实施，以及说明于此处之系统仅仅为本发明之一个实施例。
为了简洁之目的，相关于晶体管设计和制造之习知技术、闪存装置之控制、内存单元程序化、内存单元擦除、内存单元软程序化、内存单元验证操作、以及装置和系统之其它的功能态样(以及装置和系统之个别操作组件)可于此处不予详细说明。再者，显示于此处所包含之各种图式中之连接线系欲表示范例功能关系和/或各种组件之间的实际耦接。应注意到于本发明之实施例中可表现许多的替换或额外的功能关系或实际的连接。
如此处所使用的，“节点(node)”意指任何的内部或外部参考点、连接点、接面、讯号线、导电组件、等等，于此节点表现出所给予的讯号、逻辑位准、电压、资料图案、电流、或数量。再者，可藉由一个实际的组件而实现二个或多个节点(以及二个或多个讯号能被多任务处理、调变，或否则甚至在共同模式下接收或输出而被区别)。
下列之说明系关于“连接(connected)”或“耦接(coupled)”在一起之组件或节点或特征。如此处所使用的，除非明确地说明，否则“连接”意指一个组件/节点/特征系直接结合到(或直接沟通(communicate))另一个组件/节点/特征，而不须以机械方式。同样情况，除非明确地说明，否则“耦接”意指一个组件/节点/特征系直接或间接结合到(或直接或间接连通)另一个组件/节点/特征，而不须以机械方式。于是，虽然显示于图13中之示意图描绘组件之一个例子设置，但是额外的插入组件、装置、特征、或组件可出现于本发明之实施例中(假设系统之功能未有不利的影响)。
图3为依照本发明之范例实施例配置之闪存系统300之示意表示。系统300为极度简化之范例实施例表示，而系统300之实际配置可包括未显示于图3中之习知的组件、逻辑、组件、和功能。简言之，提供系统300用来施行程序化、验证、软程序化和擦除使用虚拟接地架构之核心单元阵列302。关于此点，核心单元阵列302内之内存单元可以是双位内存单元(参照图1)、单位元内存单元、或任何适当配置之闪存单元。于实际实施例中，核心单元阵列302被划分成复数个区段(sector)，于区段内之内存单元经由共享相同区段地址之所有字符线而群组在一起。应了解到可以用任何数目之不同的配置来实现核心单元阵列302，例如，于16个单元之16个正常位和16个互补位所组成之128,000个区段。此外，核心单元阵列302可以使用任何数目之区段(在可实施之限制内)。
闪存系统300包括耦接于核心单元阵列302之地址译码器304用来于对核心单元阵列302执行之各种操作(例如，程序化、读取、验证、软程序化、擦除)期间译码输入和/或输出(I/O)讯号。于此例中，地址译码器304接收来自系统控制器(未图标)等之地址总线信息。地址译码器304可耦接到位线选择和控制逻辑306，该控制逻辑306如需要适当地配置成选择一个或多个希望的位线，用以支持此处所说明之各种闪存操作。同样情况，地址译码器304可耦接至字符线选择和控制逻辑308，该控制逻辑308如需要适当地配置成选择一个或多个希望的字符线，用以支持此处所说明之各种闪存操作。系统300可影响已知的寻址和交换技术以选择核心单元阵列302中之所希望之目标单元(或复数个目标单元)用来程序化、软程序化、读取、擦除、程序验证、擦除验证、软程序验证、等等。
闪存系统300亦可使用命令逻辑组件310，该命令逻辑组件310可包括状态机312或与状态机312沟通。于系统300之范例实施例中，命令逻辑组件310和/或状态机312可与通用处理器(general purposeprocessor)、内容可寻址内存、数字讯号处理器、应用特定集成电路(ASIC)、场可程序门阵列、任何适当的可程序逻辑装置、分离闸(discrete gate)或晶体管逻辑、分离硬件组件(discrete hardwarecomponent)、或他们的任何组合来执行或实施，指定以实施此处所说明之功能。就此方面，处理器可被实现为微处理器、控制器、微控制器、或状态机。处理器亦可被实作为计算装置之组合，例如，数字讯号处理器和微处理器、复数个微处理器、一个或多个微处理器结合数字讯号处理器核心之组合，或任何其它的此种配置。
于此例中，命令逻辑组件310使用适当的互连组件、结构、或架构耦接至核心单元阵列302。命令逻辑组件310和状态机312可接收来自连接至系统控制器等之数据总线之命令或指令。此命令或指令引动(invoke)嵌入于命令逻辑组件310和状态机312中之演算。演算执行关于程序化、读取、擦除、软程序化、验证、和此处将要说明之其它操作之各种工作和处理。而且，关于此处所揭示之实施例所说明的方法或演算之步骤，可用硬件、韧体、由处理器执行之软件模块、或他们的任何实际组合而直接实现。软件模块可存在于RAM内存、闪存、ROM内存、EPROM内存、EEPROM内存、缓存器、硬盘、可移磁盘(removable disk)、CD-ROM、或任何于此技术中已知的其它形式之储存媒体中。
闪存系统300亦可包括电压产生器组件314，该电压产生器组件314耦接于核心单元阵列302、命令逻辑组件310、和状态机312。电压产生器组件314由命令逻辑组件310和/或状态机312所控制。电压产生器组件314适当地配置成产生与核心单元阵列302中内存单元之程序化、读取、擦除、软程序化、和验证有关所需的电压。举例而言，电压产生器组件314可包括或利用一个或多个电荷泵，一个或多个分压电路、和/或一个或多个不同的电压源。电压产生器组件314可指定以提供任何数目之固定、可变、和/或动态可调整的电压讯号。如以下之更详细说明，电压产生器组件314系配置成产生和施加下列至核心单元阵列302，而没有限制：程序化电压(VG)施加到目标单元的字符线；漏极偏压(VD)施加到目标单元之可选择位线；衬底偏压(VB)施加到目标单元之半导体衬底；验证电压施加到参考单元的字符线；以及偏压施加到参考单元。
图4为依照本发明之范例实施例描绘CHE程序化操作之示意图。图4显示在配置于虚拟接地架构之内存装置阵列内之四个内存单元。虽然非本发明之必要，但是这些内存单元可以是如前面所述之双位内存单元；各单元包括对应于阵列中字符线之栅极，各单元包括对应于阵列中一条位线的可选择源极/漏极，以及各单元包括对应于阵列中另一条位线的可选择漏极/源极。关于此点，图4显示第一位线BL1、第二位线BL2、选择的字符线402、三条未选择的字符线404、和阵列中之目标单元406。于实作上，未选择的字符线404接地。目标单元406表示已被选择用于程序化的单元，而剩余的三个单元表示尚未被选择用于程序化的单元。虽然图4中未显示，但是阵列将典型地包括不需被选用于程序化目标单元406之额外的位线。未选择的位线为处于浮置状态或连接至非常高的电阻以有效地产生开路电路之状况。
于双位内存单元之情况，图4描绘对于右位之程序化操作：程序化电压施加到对应于目标单元406的字符线，亦即，字符线402；漏极偏压施加到对应于目标单元406之漏极之可选择位线(于此例中BL2)；以及对应于目标单元406之源极之可选择位线(于此例中BL1)接地。再者，对于此种习知的程序化，目标单元406之半导体衬底接地(换言之，VB为0伏特)。对于此种习知的程序化，程序化电压典型约9.5伏特，漏极偏压典型约4.0伏特，而源极偏压接地为0伏特。这些习知的程序化条件可能在阵列中字符线之间、和/或于阵列的位线接触区之未选择的字符线404下方造成过多的位线漏电流。于图4中，想要之程序化电流标示IPR，而不想要的位线漏电流标示ILEAK。当漏极偏压增加时，位线漏电流增加，而对于多数实际的漏极偏压漏电流能超过10微安培。漏电流传导经过阵列并造成程序化操作期间浪费功率消耗。此寄生漏电流于闪存装置之寿命中一般会增加，造成于后续的程序化操作期间甚至更浪费功率消耗。
亦可参照图4说明依照本发明实施例之程序化操作。欲解决过多漏电流之问题，于目标单元406之半导体衬底建立负衬底偏压(-VB)。衬底偏压施加到p井，被程序化之区段位于井中。当施加衬底偏压时，置各区段于分离之p井中会减少必须被充电之电容。施加负衬底偏压会提升阈值电压而因此减少漏电流。对于未选用的单元增加阈值电压是重要的。于范例实施例中，闪存系统能用此负衬底偏压控制位线漏电流，以及闪存系统可被适当地配置成为响应目标单元406之程序化VT、为响应用于装置之所希望的位线漏电流容限(tolerance)、为响应目标单元406的写入周期(cycle)状态、为响应阵列的写入周期状态、为响应装置之年限(age)、和/或为响应其它的操作状况、参数、或规格，而界定、调整、和/或动态地改变负衬底偏压电位。
可使用任何适当的技术、电路、结构、或架构而执行建立负衬底偏压。例如，可使用适当配置之电压产生器(例如，图3中之电压产生器组件314)主动地产生负衬底偏压。然后，能使用任何适当的导电组件或配置将主动产生之负衬底偏压施加到半导体衬底。
下列为典型例如闪存装置(具有双位内存单元之阵列)施行上述新程序化技术之电压范围：字符线电压为7.0伏特至10.0伏特之间；漏极偏压为2.5伏特至5.0伏特之间；以及负衬底偏压为-0.5伏特至-5.0伏特之间。亦希望为响应施加之负衬底偏压而调整漏极偏压(相对于习知程序化操作期间所用之漏极偏压)。关于此点，因为用衬底偏压加强程序化速度，将可能减少漏极偏压。此将进一步帮助减少漏电流。例如，漏极偏压可能下降大约0.5伏特。
于实作上，各单元的位线形成在半导体衬底上，如上述双位内存单元100之说明(参看图1)。于此范例中，各单元的位线具有N型导电性且半导体衬底具有P型导电性。因此，于目标单元406之半导体衬底上建立负衬底偏压减少来自BL1的位线漏电流流至半导体衬底。换言之，负衬底偏压造成此接面之反偏压，其切断漏电流流动。
上述之程序化技术有助于使用较短的单元信道长度，而不会在程序化操作期间产生过多的漏电流。一般而言，由于信道电阻的减小，当信道长度减少时漏电流会增加。结果，当闪存装置缩小尺寸时漏电流变得更显著。使用适当比例之负VB电位能够减少此种漏电流，而使得能实现较短的信道长度而没有显著的操作电源损失。
图5为依照本发明之范例实施例描绘验证操作之示意图。图5显示在配置于虚拟接地架构之内存装置阵列内之四个内存单元。于图5中内存单元之配置和操作相似于上述关于图4中者，而共同的特征、组件、和功能于此处将不赘述。图5显示于阵列中之第一位线BL1、第二位线BL2、选择的字符线502、三条未选择的字符线504、和目标单元506。目标单元506表示已被选择用于验证操作(例如，程序验证、软程序验证、或擦除验证)的单元，而剩余的三个单元表示尚未被选择用于验证的单元。
执行闪存验证操作以检核是否目标内存单元之VT依于特定的验证操作而在对应于可接受之软程序化状态、可接受之擦除状态、或可接受之程序化状态所希望之范围内。关于此点，图6为显示于范例双位内存单元阵列中一些单元(或位)之擦除单元阈值电压分布和程序化单元阈值电压分布之分布图600，连同需要软程序化之过度擦除(over-erased)单元之分布图。尤其是，图6显示所希望之擦除单元阈值电压分布602与所希望之程序化单元阈值电压分布604之例示双位内存阵列之特性单元阈值电压分布曲线。
于擦除操作后，一些单元已被过度擦除，产生对于过度擦除单元(阴影区606)之过低的VT值，该过度擦除单元可能引起后续的读取、程序验证、或擦除操作之问题。软程序化技术藉由施加一个或多个程序化脉波于过度擦除单元而典型用来更正该过度擦除单元。软程序化提升(或更正)这些单元之低VT值以有效将阵列中擦除的单元之VT分布窄化。藉由比较产生于目标内存元之电流与具有可接受之VVT之参考内存单元之电流而执行软程序验证。于此例中，软程序验证参考位准为0.7伏特(由组件符号608识别)。
于擦除操作后，一些单元可保持欠擦除状态(under-erased)，对于欠擦除单元产生过高的VT值。于此实例中，若单元之VT值超过1.7伏特(由组件符号610识别)，则该单元被视为是欠擦除、未擦除、或被程序化。藉由比较产生于目标内存单元之电流与具有可接受之VT之参考内存单元之电流而执行擦除验证。于此例中，擦除验证参考位准为1.7伏特。若单元被视为欠擦除，则一个或多个额外的擦除脉波将被施加到该单元来企图降低其VT值低于擦除验证参考位准。
于程序化操作后，一些单元可保持于欠程序化状态，对于欠程序化单元产生过低的VT值。习知的程序化技术藉由施加一个或多个额外的程序化脉波于该欠程序化单元而更正该欠程序化单元。此等额外地程序化提升(或更正)于该等单元上之低VT。藉由比较产生于目标内存单元之电流与具有可接受VT之参考内存单元之电流而执行程序验证。于此例中，程序验证参考位准为4.0伏特(由组件符号612识别)。
图5描绘对于右位之一般验证操作：验证电压施加到对应于目标单元506的字符线，亦即，字符线502；漏极偏压施加到对应于目标单元506之漏极之可选择位线(于此例中BL2)；以及对应于目标单元506之源极之可选择位线(于此例中BL1)接地。再者，对于习知的验证操作，目标单元506之半导体衬底接地(换言之，VB为0伏特)。这些习知的验证条件可能在阵列中字符线间和/或于阵列的位线接触区(如上述于习知程序化操作之情况)造成未选择的字符线504下方之过多的位线漏电流。于图5中，欲验证的电流标记为IVFY，而不希望的位线漏电流标记为ILEAK。漏电流传导经过阵列并且当验证过程比较该测量电流与参考电流时可能引起错误。此问题于验证操作期间尤其值得注意，验证操作一般要求正确的传导非常低的电流(例如，仅10微安培)经过目标单元。有了如此低的验证电流，即使稍微的漏电流(例如，4微安培)也能够于验证过程中引出明显的错误。
依照本发明之实施例之验证操作亦可参照图5作说明。下列之说明应用于程序验证操作、擦除验证操作、和软程序验证操作。欲解决过多漏电流之问题，于目标区段之半导体衬底建立负衬底偏压。此负衬底偏压于图5中标记为-VB。负衬底偏压提升阈值电压并且关断于未选择的单元中以及于字符线与接点间之漏电流。于范例实施例中，闪存系统能用此负衬底偏压控制位线漏电流，以及闪存系统可被适当地配置成为响应目标单元506之所希望VT、为响应用于装置之所希望的位线漏电流容限、为响应目标单元506的写入周期状态、为响应阵列的写入周期状态、为响应装置之年限、和/或为响应其它的操作状况、参数、或规格，而界定、调整、和/或动态地改变负衬底偏压电位。
可使用任何适当的技术、电路、结构、或架构而执行建立负衬底偏压。尤其是，可使用例如上述描绘于图4中之新的程序化操作之情况技术而主动产生负衬底偏压。
依于特定的验证操作，验证电压可表示程序验证电压、擦除验证电压、或软程序验证电压。特定的验证电压位准可依照所希望或所期望之验证电流和/或适合特殊验证操作之需要而改变。下列为典型之例如闪存装置(具有双位内存单元之阵列)执行此处所说明之验证技术之电压范围：验证电压为2.0伏特至6.0伏特之间；漏极偏压为0.5伏特至2.0伏特之间；和负衬底偏压为-0.5伏特至-5.0伏特之间。如上述用来程序化操作之状况，亦可能需要调整相关于习知验证操作期间使用之漏极偏压之漏极偏压。亦如上所提及的对于程序化操作情况，于目标单元506之半导体衬底建立负衬底偏压减少了来自BL1的位线漏电流流至半导体衬底。
于实作上，负衬底偏压能显著减少或消除ILEAK成分使得传导经过目标单元506之IVFY电流能由闪存系统正确处理。换言之，依照本发明之范例实施例之验证操作不包括固有存在于习知验证操作之错误来源。于范例实施例中，施加之负VB偏压电位能够控制漏电流在容限范围内，例如，1或2微安培。闪存系统获得传导经过目标单元之测量电流(而且，此测量电流包括微量的(若有的话)位线漏电流)，以参考单元产生对应之参考电流，以及比较该测量电流与该参考电流以获得比较指示(indicator)。理想情况是，测量电流将非常接近实际的验证电流。然后闪存系统能根据该比较指示判定目标单元中给定的VT是否适当。
参照图6，于程序验证操作期间，闪存系统可判定是否该比较指示对应于其为在程序验证参考位准612之上或之下之VT。相似地，于擦除验证操作期间，闪存系统可判定是否该比较指示对应于其为在擦除验证参考位准610之上或之下之VT。同样地，于软程序验证操作期间，闪存系统可判定是否该比较指示对应于其为在软程序验证参考位准608之上或之下之VT。测量电流与参考电流之比较，以及比较结果之处理，可依已知的方法执行。此等已知态样之闪存验证操作此处将不详细说明。
上述说明之新的程序化技术亦减少邻接到被程序化单元的单元中程序干扰之可能性。关于此点，图7为依照本发明之范例实施例描绘程序化操作之示意图，而图8为依照本发明之范例实施例于程序化操作期间二个邻接双位内存单元之剖面图。于图7中内存单元之设置和操作相似于上述相关于图4中者，而共同特征、组件、和功能于此处将不赘述。此外，于图8中内存单元之习知的结构和操作态样(其可相似于上述相关于图1说明)此处将不说明。
图7显示设置于虚拟接地架构之内存装置阵列内之复数个内存单元。虽然非本发明之必要，但是这些内存单元可以是如前面所说明之双位内存单元。关于此点，图7显示阵列中之四条位线(BL0至BL3)、选择的字符线702、三条未选择的字符线704、和目标单元706。于实作上，未选择的字符线704接地。目标单元706表示已被选择用来程序化的单元，而剩余的单元表示尚未被选择用来程序化的单元。虽然图7中未显示，但是该阵列将典型包括不需被选择用来程序化目标单元706之额外的位线和字符线。未选择的位线为处于浮置状态或连接至非常高的电阻以有效地产生开路电路之状况。
于双位内存单元之情况，图7描绘对于目标单元706之右位之程序化操作：程序化电压施加到对应于目标单元706的字符线，亦即，字符线702；漏极偏压VD施加到对应于目标单元706之漏极之可选择位线(于此例中BL2)；以及对应于目标单元706之源极之可选择位线(于此例中BL1)接地。目标单元706之半导体衬底接地(换言之，VB为0伏特)之习知的程序化操作可能造成与目标单元706共享字符线702之邻接单元708中之程序干扰。于此例中，邻接单元708亦与目标单元706共享BL2。当电子(其否则用来程序化目标单元)扩散于由目标单元和邻接单元之间共享的位线下方，并注入到该邻接单元之电荷捕获材料时，发生程序干扰。当位线的尺寸于宽度和接面深度上皆减小时，邻接装置之程序干扰则增加，如此电子扩散于位线的周围变得更容易。因此，于缩小之闪存阵列中减少此种程序干扰之可能性是很重要的。
依照本发明实施例之程序化操作亦可参照图7和图8说明。欲解决程序干扰之问题，于目标单元706之半导体衬底建立负衬底偏压(-VB)。于范例实施例中，闪存系统能用此负衬底偏压减少于邻接单元708中程序干扰效果，以及闪存系统可被适当地配置成为响应目标单元706之程序化VT、为响应用于装置之所希望的位线漏电流容限、为响应目标单元706的写入周期状态、为响应阵列的写入周期状态、为响应装置之年限、和/或为响应其它的操作状况、参数、或规格，而界定、调整、和/或动态地改变负衬底偏压电位。
可使用任何适当的技术、电路、结构、或架构而执行建立负衬底偏压。尤其是，可使用例如上述图4中所描绘之新程序化操作之情况的技术而主动地产生负衬底偏压。
参照图8，各单元的位线形成于半导体衬底710中，如于上述双位内存单元100中之说明(参看图1)。于此实例中，各单元的位线具有N型导电性而半导体衬底具有P型导电性。图8描绘目标单元706之右位712之程序化，于程序化期间热电子注入到目标单元706之电荷捕获材料。图8中之实线箭号表示这些热电子之路径。于程序化操作期间，目标单元706之偏压改变半导体衬底710内之空乏区而使得程序化电流(IPR)能如图7中指示而流动。
图8描绘具有由负衬底偏压所引起之延伸轮廓之范例空乏区714。负衬底偏压在BL2下方之区域之半导体衬底710内延伸空乏区714。详言之，空乏区714之较低边缘变成更深并且朝向BL2下方区域中半导体衬底710之底部迁移。此延伸之空乏区714能于程序化期间藉由有效的“阻隔”电子扩散于BL2周围(若没有负衬底偏压则可能发生)而减少BL2下方之电子扩散。于图8中的虚线箭号表示由延伸之空乏区714所阻隔之电子扩散路径。对照之下，于习知的程序化操作期间空乏区可为较浅，造成BL1与邻接单元708之电荷捕获材料716之间之开路路径(open path)。结果，施加负衬底偏压于半导体衬底710减少了在BL2下方之电子扩散，而因此减少于邻接单元708中程序干扰之可能性。
虽然于上述详细说明中已呈现了至少一个实施范例，但是应该了解到存在有许多之变化。亦应该了解到范例实施例或诸实施例并不欲以任何方式限制本发明之范围、应用、或配置。而是，以上之详细说明将提供熟悉此项技术者方便的准则用以施行本发明之实施例。应了解到在不脱离本发明之范围下可以对组件的功能和配置作各种改变，本发明之范围由申请专利范围所界定，该申请专利范围包括于提出该申请专利范围时已知的等效物与可预见之等效物。

Claims (10)

1、一种程序化非挥发性内存装置的方法，该非挥发性内存装置具有设置于虚拟接地架构中的单元阵列，各单元包含对应于该阵列中的字符线(702)的栅极、形成于半导体衬底(710)中并对应于该阵列中的位线的可选择的源极/漏极、以及形成于该半导体衬底(710)中并对应于该阵列中的位线的可选择的漏极/源极，该方法包括下列步骤：
选择该阵列中的目标单元(706)以用于程序化；
施加程序化电压至对应于该目标单元(706)的该字符线(702)；
施加漏极偏压至对应于该目标单元(706)的该漏极的第一可选择位线(BL2)；以及
在该目标单元(706)的该半导体衬底(710)处用负衬底偏压控制位线漏电流。
2、如权利要求1所述的方法，进一步包括为响应位线漏电流容限而定义该负衬底偏压。
3、如权利要求1所述的方法，进一步包括为响应该目标单元(706)的写入周期状态而调整该负衬底偏压。
4、如权利要求1所述的方法，进一步包括依照该目标单元(706)的程序阈值电压而定义该负衬底偏压。
5、如权利要求1所述的方法，进一步包括施加该负衬底偏压至该目标单元(706)的该半导体衬底(710)。
6、如权利要求1所述的方法，进一步包括用该负衬底偏压减少相对于该目标单元(706)共享的该字符线(702)的邻接单元(708)中的程序干扰的影响。
7、一种验证施行于非挥发性内存装置的操作的方法，该非挥发性内存装置具有设置于虚拟接地架构中的单元阵列，各单元包含对应于该阵列中的字符线(702)的栅极、形成于半导体衬底(710)中并对应于该阵列中的位线的可选择的源极/漏极、以及形成于该衬底(710)中并对应于该阵列中的位线的可选择的漏极/源极，该方法包括下列步骤：
施加验证电压到对应于目标单元(706)的该字符线(702)；
施加漏极偏压到对应于该目标单元(706)的该漏极的第一可选择位线(BL2)；
在该目标单元(706)的该半导体衬底(710)处用负衬底偏压控制位线漏电流；以及
处理传导通过该目标单元(706)的验证电流。
8、如权利要求7所述的方法，其中，该验证电压为程序验证电压、擦除验证电压、或软程序验证电压的其中一者。
9、如权利要求7所述的方法，进一步包括为响应位线漏电流容限而定义该负衬底偏压。
10、如权利要求7所述的方法，进一步包括为响应该目标单元(706)的写入周期状态而调整该负衬底偏压。
CN2007800149372A 2006-04-05 2007-04-05 闪存装置中漏电流及程序干扰的减少 Expired - Fee Related CN101432822B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310403394.0A CN103474091B (zh) 2006-04-05 2007-04-05 程序化非挥发性内存装置的方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/398,414 US7489560B2 (en) 2006-04-05 2006-04-05 Reduction of leakage current and program disturbs in flash memory devices
US11/398,414 2006-04-05
PCT/US2007/008576 WO2007117598A2 (en) 2006-04-05 2007-04-05 Reduction of leakage current and program disturbs in flash memory devices

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201310403394.0A Division CN103474091B (zh) 2006-04-05 2007-04-05 程序化非挥发性内存装置的方法

Publications (2)

Publication Number Publication Date
CN101432822A true CN101432822A (zh) 2009-05-13
CN101432822B CN101432822B (zh) 2013-10-16

Family

ID=38581643

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201310403394.0A Expired - Fee Related CN103474091B (zh) 2006-04-05 2007-04-05 程序化非挥发性内存装置的方法
CN2007800149372A Expired - Fee Related CN101432822B (zh) 2006-04-05 2007-04-05 闪存装置中漏电流及程序干扰的减少

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201310403394.0A Expired - Fee Related CN103474091B (zh) 2006-04-05 2007-04-05 程序化非挥发性内存装置的方法

Country Status (6)

Country Link
US (1) US7489560B2 (zh)
JP (1) JP2009532820A (zh)
KR (1) KR101345318B1 (zh)
CN (2) CN103474091B (zh)
TW (1) TWI355662B (zh)
WO (1) WO2007117598A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103345934A (zh) * 2013-06-03 2013-10-09 上海宏力半导体制造有限公司 控制栅极电压译码电路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007172718A (ja) * 2005-12-20 2007-07-05 Samsung Electronics Co Ltd 不揮発性半導体記憶装置
US7468920B2 (en) 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
KR100818717B1 (ko) * 2007-01-18 2008-04-02 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 프로그램 방법
US7916551B2 (en) * 2007-11-06 2011-03-29 Macronix International Co., Ltd. Method of programming cell in memory and memory apparatus utilizing the method
KR101360138B1 (ko) 2008-03-17 2014-02-07 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US7944747B2 (en) * 2008-03-17 2011-05-17 Samsung Electronics Co., Ltd. Flash memory device and method for programming flash memory device having leakage bit lines
JP5143655B2 (ja) * 2008-07-22 2013-02-13 スパンション エルエルシー 半導体装置へのデータ書き込み方法、半導体装置
US8482987B2 (en) 2010-09-02 2013-07-09 Macronix International Co., Ltd. Method and apparatus for the erase suspend operation
US10825529B2 (en) 2014-08-08 2020-11-03 Macronix International Co., Ltd. Low latency memory erase suspend operation
FR3031832B1 (fr) * 2015-01-15 2017-02-03 Commissariat Energie Atomique Systeme de caracterisation d'une cellule memoire flash

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS
JPH113595A (ja) * 1997-06-13 1999-01-06 Sharp Corp 不揮発性半導体記憶装置
US5912845A (en) 1997-09-10 1999-06-15 Macronix International Co., Ltd. Method and circuit for substrate current induced hot e- injection (SCIHE) approach for VT convergence at low VCC voltage
US6009017A (en) 1998-03-13 1999-12-28 Macronix International Co., Ltd. Floating gate memory with substrate band-to-band tunneling induced hot electron injection
US6147907A (en) 1999-10-29 2000-11-14 Advanced Micro Devices, Inc. Biasing scheme to reduce stress on non-selected cells during read
US6456533B1 (en) 2001-02-28 2002-09-24 Advanced Micro Devices, Inc. Higher program VT and faster programming rates based on improved erase methods
US6493266B1 (en) 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
US6510085B1 (en) 2001-05-18 2003-01-21 Advanced Micro Devices, Inc. Method of channel hot electron programming for short channel NOR flash arrays
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
US7113430B2 (en) * 2002-05-31 2006-09-26 Freescale Semiconductor, Inc. Device for reducing sub-threshold leakage current within a high voltage driver
US6956768B2 (en) 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
US6868014B1 (en) 2003-05-06 2005-03-15 Advanced Micro Devices, Inc. Memory device with reduced operating voltage having dielectric stack
US6862221B1 (en) 2003-06-11 2005-03-01 Advanced Micro Devices, Inc. Memory device having a thin top dielectric and method of erasing same
JP2006040495A (ja) 2004-07-30 2006-02-09 Renesas Technology Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103345934A (zh) * 2013-06-03 2013-10-09 上海宏力半导体制造有限公司 控制栅极电压译码电路
CN103345934B (zh) * 2013-06-03 2016-12-28 上海华虹宏力半导体制造有限公司 控制栅极电压译码电路

Also Published As

Publication number Publication date
CN103474091A (zh) 2013-12-25
WO2007117598A2 (en) 2007-10-18
KR101345318B1 (ko) 2013-12-27
TWI355662B (en) 2012-01-01
TW200802383A (en) 2008-01-01
WO2007117598A3 (en) 2008-01-10
US20070247907A1 (en) 2007-10-25
JP2009532820A (ja) 2009-09-10
CN103474091B (zh) 2016-05-04
KR20090007400A (ko) 2009-01-16
CN101432822B (zh) 2013-10-16
US7489560B2 (en) 2009-02-10

Similar Documents

Publication Publication Date Title
CN101432822B (zh) 闪存装置中漏电流及程序干扰的减少
US7630253B2 (en) Flash memory programming and verification with reduced leakage current
US5485423A (en) Method for eliminating of cycling-induced electron trapping in the tunneling oxide of 5 volt only flash EEPROMS
CN100365735C (zh) 闪存阵列中核心存储单元的软程序校验的装置和方法
CN100472656C (zh) 非易失性半导体存储器和将数据写入所述存储器的方法
JP3660541B2 (ja) 積層ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法
JP2011170958A (ja) 不揮発性フラッシュメモリ
US7463525B2 (en) Negative wordline bias for reduction of leakage current during flash memory operation
US5481494A (en) Method for tightening VT distribution of 5 volt-only flash EEPROMS
JP2005505874A (ja) 消去後自動プログラム妨害（ａｐｄｅ）プロセスにおける効率を改善したフラッシュメモリ装置
JP2007193867A (ja) 不揮発性半導体記憶装置及びその書き換え方法
JP5754761B2 (ja) 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法
US10984865B2 (en) Three-dimensional non-volatile memory device and method of manufacturing the same
US6078522A (en) Non-volatile semiconductor memory device
US10847225B2 (en) Split-gate flash memory cell with improved read performance
US7599228B1 (en) Flash memory device having increased over-erase correction efficiency and robustness against device variations
CN106611617A (zh) 非挥发性闪存的有效编程方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160408

Address after: American California

Patentee after: Cypress Semiconductor Corp.

Address before: American California

Patentee before: Spansion LLC N. D. Ges D. Staates

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20131016

Termination date: 20170405

CF01 Termination of patent right due to non-payment of annual fee