KR101360138B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

플래시 메모리 장치 및 메모리 컨트롤러를 포함하는 본 발명에 따른 메모리 시스템의 동작 방법은 쓰기 데이터를 전달받는 단계, 상기 전달된 쓰기 데이터 중 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 전달된 쓰기 데이터를 갱신하는 단계, 그리고 상기 쓰기 데이터를 갱신한 후에, 상기 플래시 메모리 장치에 대한 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 누설 비트 라인들로 인해 무효 메모리 블록들이 발생되는 것이 방지된다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다..
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 플래시 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 크게 노어(NOR) 타입과 낸드(NAND) 타입으로 구분된다. 낸드 플래시 메모리 장치는 노아 플래시 메모리 장치에 비해 집적도가 매우 높다.
플래시 메모리는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록들(memory block)로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀들로 구성된다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
검증 동작 시에, 선택된 워드 라인에 검증 전압이 인가되고, 비트 라인들은 미리 설정된 전압 레벨로 프리차지(Precharge) 된다. 그리고, 비트 라인들은 플로팅된다. 프로그램된 메모리 셀들은 검증 전압보다 높은 문턱 전압을 갖는다. 워드 라인에 검증 전압이 인가되면, 프로그램된 메모리 셀들은 턴 오프 된다. 따라서, 프로그램된 메모리 셀들에 연결된 비트 라인들은 프리차지된 전압 레벨을 유지할 수 있다.
반면, 프로그램되지 않은 메모리 셀들은 검증 전압보다 낮은 문턱 전압을 갖는다. 워드 라인에 검증 전압이 인가되면, 프로그램되지 않은 메모리 셀들은 턴 온된다. 즉, 프로그램되지 않은 비트 라인들 및 공통 소스 라인이 전기적으로 연결된다. 따라서, 프로그램되지 않은 메모리 셀들에 연결된 비트 라인들의 전압 레벨은 프리차지된 전압 레벨로부터 낮아질 수 있다.
플래시 메모리가 열화되면, 누설 비트 라인이 발생될 수 있다. 누설 비트 라인은 인접 비트 라인 그리고/또는 메모리 셀 어레이 내의 다른 부분에 연결된 비트 라인이다. 검증 동작 시에, 누설 비트 라인에 연결된 메모리 셀이 프로그램된 메모 리 셀이라 하더라도, 누설 비트 라인으로부터 전류가 누설될 수 있다. 따라서, 누설 비트 라인에 연결된 프로그램된 메모리 셀은 프로그램되지 않은 메모리 셀인 것으로 판별될 수 있다.
누설 비트 라인에 연결된 메모리 셀들이 프로그램 완료 되어도, 누설 비트 라인에 연결된 메모리 셀들은 프로그램 완료되지 않은 것으로 판별될 수 있다. 따라서, 프로그램 페일(program fail)이 발생하고, 프로그램 동작이 수행되는 페이지에 대응하는 메모리 블록은 무효(invalid) 메모리 블록으로 처리될 수 있다. 플래시 메모리의 메모리 블록들이 동일한 비트 라인들에 공통으로 연결되어 있는 경우, 누설 비트 라인이 발생하면 플래시 메모리의 시스템 페일(system fail)이 발생될 수 있다.
본 발명의 목적은 누설 비트 라인들로 인해 무효 메모리 블록들이 발생하는 것을 방지하는 메모리 시스템을 제공하는 데에 있다.
플래시 메모리 장치 및 메모리 컨트롤러를 포함하는 본 발명에 따른 메모리 시스템의 동작 방법은, 쓰기 데이터를 전달받는 단계; 상기 전달된 쓰기 데이터 중 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 전달된 쓰기 데이터를 갱신하는 단계; 그리고 상기 쓰기 데이터를 갱신한 후에, 상기 플래시 메모리 장치에 대한 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 누설 비트 라인 정보는 상기 플래시 메모리 장치의 누설 비트 라인들에 대한 정보이며, 상기 메모리 컨트롤러의 매핑 테이블에 저장되어 있다.
실시 예로서, 상기 프로그램 동작이 프로그램 페일되는 경우, 상기 메모리 셀 어레이의 누설 비트 라인들을 검출하는 단계를 더 포함한다. 상기 누설 비트 라인들을 검출하는 단계는 상기 플래시 메모리 장치의 스트링 선택 라인에 접지 전압을 인가하는 단계; 상기 플래시 메모리 장치의 비트 라인들에 비트 라인 전압을 인가하는 단계; 그리고 상기 비트 라인들을 플로팅하는 단계를 포함한다.
실시 예로서, 상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들을 비교하는 단계; 그리고 상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들이 동일하면, 상기 쓰기 데이터가 프로그램될 페이지에 대응하는 메모리 블록이 무효 메모리 블록으로 설정되는 단계를 더 포함한다.
실시 예로서, 상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들을 비교하는 단계; 그리고 상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들이 상이하면, 상기 검출된 누설 비트 라인들에 의거하여, 상기 누설 비트 라인 정보를 갱신하는 단계를 더 포함한다.
실시 예로서, 상기 검출된 누설 비트 라인들의 수가 상기 메모리 컨트롤러에 의해 복구될 수 있는 비트 수 보다 큰 수 인지의 여부를 판별하는 단계; 그리고 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 큰 수인 경우, 상기 검출된 누설 비트 라인들에 연결된 메모리 블록들이 무효 메모리 블록들로 설정되는 단계를 더 포함한다.
본 발명에 따른 메모리 시스템은, 메모리 셀 어레이를 포함하는 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치의 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 프로그램 동작 시에, 쓰기 데이터 중 상기 메모리 셀 어레이의 누설 비트 라인들에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 쓰기 데이터를 갱신하는 비트 라인 누설 제어기를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 누설 비트 라인들에 대한 정보를 나타내는 누설 비트 라인 정보를 저장하기 위한 매핑 테이블을 더 포함한다. 상기 메모리 컨트롤러는 상기 플래시 메모리 장치에 전달될 데이터를 저장하기 위한 데이터 버퍼를 더 포함하고, 상기 쓰기 데이터가 상기 데이터 버퍼에 전달되면, 상기 비트 라인 누설 제어기는, 상기 누설 비트 라인 정보를 이용하여, 상기 쓰기 데이터 중 상기 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 쓰기 데이터를 갱신한다. 상기 비트 라인 누설 제어기에 의해 갱신된 쓰기 데이터의 프로그램 동작시에 프로그램 페일이 발생하면, 상기 비트 라인 누설 제어기는, 상기 메모리 셀 어레이의 스트링 선택 라인에 접지 전압이 인가되고, 상기 메모리 셀 어레이의 비트 라인들에 비트 라인 전압이 인가되고, 이후에 상기 비트 라인들이 플로팅되도록 상기 플래시 메모리 장치를 제어하여, 상기 누설 비트 라인들을 검출한다. 상기 매핑 테이블에 저장되어 있는 누설 비트 라인 정보에 대응하는 비트 라인들 및 상기 검출된 누설 비트 라인들이 동일한 비트 라인들이면, 상기 프로그램 페일이 발생한 페이지에 대응하는 메모리 블록이 무효 메모리 블록으로 설정된다.
실시 예로서, 상기 메모리 컨트롤러는 오류 정정 블록을 더 포함하고, 상기 비트 라인 누설 제어기는, 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 큰 수 인지의 여부를 판별하고, 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 큰 수인 경우, 상기 검출된 누설 비트 라인들에 연결된 메모리 블록들이 무 효 메모리 블록들로 설정된다.
실시 예로서, 상기 매핑 테이블에 저장되어 있는 누설 비트 라인 정보에 대응하는 비트 라인들 및 상기 검출된 누설 비트 라인들이 상이한 비트 라인들이고, 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 작은 수인 경우, 상기 비트 라인 누설 제어기는 상기 검출된 누설 비트 라인들에 대한 정보를 이용하여 상기 누설 비트 라인 정보를 갱신한다.
실시 예로서, 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 하나로 집적된다.
본 발명에 따른 컴퓨팅 시스템은, 중앙 처리 장치; 메모리 셀 어레이 및 페이지 버퍼를 포함하는 플래시 메모리 장치; 그리고 상기 중앙 처리 장치의 요청에 따라 상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 프로그램 동작 시에, 쓰기 데이터 중 상기 메모리 셀 어레이의 누설 비트 라인들에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 쓰기 데이터를 갱신하는 비트 라인 누설 제어기를 포함하는 것을 특징으로 한다.
본 발명에 따른 메모리 시스템은 누설 비트 라인들에 대응하는 쓰기 데이터를 프로그램 금지 데이터로 설정한다. 따라서, 누설 비트 라인들로 인해 무효 메모리 블록들이 발생하는 것이 방지되고, 수율이 향상될 수 있다.
본 발명에 따른 메모리 시스템은, 쓰기 데이터를 전달받고, 전달된 쓰기 데이터 중 메모리 셀 어레이의 누설 비트 라인들에 대응하는 쓰기 데이터가 프로그램 금지 데이터로 설정되도록 쓰기 데이터를 갱신하고, 그리고 갱신된 쓰기 데이터의 프로그램 동작을 수행하는 것을 특징으로 한다. 본 발명에 따르면, 누설 비트 라인들로 인해 무효 메모리 블록들이 발생되는 것이 방지된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 설명의 편의를 위하여, 낸드 플래시 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템의 예를 참조하여, 본 발명이 상세하게 설명된다. 그러나, 본 발명에 따른 메모리 시스템 및 그것의 동작 방법은 낸드 플래시 메모리 장치를 포함하는 메모리 시스템에 한정되지 않음이 이해될 것이다.
도 1은 본 발명에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 메모리 시스템(10)은 메모리 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.
메모리 컨트롤러(100)는 호스트(Host) 및 플래시 메모리 장치(200)에 연결된다. 메모리 컨트롤러(100)는 플래시 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하거나, 호스트(Host)로부터 전달되는 데이터를 플래시 메모리 장치(200)에 저장한다. 플래시 메모리 장치(200)는 도 2를 참조하여 더 상세하게 설명된다.
메모리 컨트롤러(100)는 램(110), 프로세싱 유닛(120), 호스트 인터페이스(130), 오류 정정 블록(140), 메모리 인터페이스(150), 비트 라인 누설 제어기(160), 매핑 테이블(170), 그리고 데이터 버퍼(180)를 포함한다. 램(110)은 프로세싱 유닛(120)의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛(120)은 메모리 컨트롤러(100)의 제반 동작을 제어할 수 있다. 호스트 인터페이스(130)는 호스트(Host) 및 메모리 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다.
오류 정정 블록(140)은 플래시 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정한다. 메모리 인터페이스(150)는 플래시 메모리 장치(200)와 인터페이싱한다.
비트 라인 누설 제어기(160)는 매핑 테이블(170)에 저장되어 있는 누설 비트 라인 정보를 이용하여, 데이터 버퍼(180)에 저장되어 있는 쓰기 데이터(WR-data)를 갱신한다. 누설 비트 라인 정보는 플래시 메모리 장치(200)의 누설 비트 라인들에 대한 정보를 나타낸다. 비트 라인 누설 제어기(160)는 쓰기 데이터(WR-data) 중 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터 '1'로 설정되도록 쓰기 데이터(WR-data)를 갱신한다.
도 1에서, 비트 라인 누설 제어기(160)는 프로세싱 유닛(120)과 분리된 별도의 블록으로 도시되어 있다. 그러나, 비트 라인 누설 제어기(160)에 의해 수행되는 동작들은 프로세싱 유닛(120)에 의해 수행될 수 있음이 이해될 것이다.
프로그램 동작 시에 프로그램 페일(Program Fail)이 발생하면, 비트 라인 누 설 제어기(160)는 플래시 메모리 장치(200)의 누설 비트 라인들을 검출한다. 누설 비트 라인들을 검출하는 방법은 도 4를 참조하여 더 상세하게 설명된다. 비트 라인 누설 제어기(160)는 검출된 누설 비트 라인들과 누설 비트 라인 정보에 대응하는 비트 라인들을 비교한다. 검출된 누설 비트 라인들이 누설 비트 라인 정보에 대응하는 비트 라인들과 동일하면, 비트 라인 누설 제어기(160)는 프로그램 페일이 발생한 페이지에 대응하는 메모리 블록을 무효 메모리 블록으로 설정한다.
비트 라인 누설 제어기(160)는 검출된 누설 비트 라인들의 수 및 오류 정정 블록(140)에 의해 복구될 수 있는 오류 비트 수를 비교한다. 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 비트 수보다 큰 수인 경우, 비트 라인 누설 제어기(160)는 검출된 누설 비트 라인들에 연결된 메모리 블록들을 불량 메모리 블록들로 설정한다.
검출된 누설 비트 라인들 및 누설 비트 라인 정보에 대응하는 비트 라인들이 상이하고, 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 비트 수보다 작은 수인 경우, 비트 라인 누설 제어기(160)는, 검출된 누설 비트 라인들에 대한 정보를 이용하여, 매핑 테이블(170)에 저장되어 있는 누설 비트 라인 정보를 갱신한다.
매핑 테이블(170)은 누설 비트 라인 정보를 저장한다. 매핑 테이블(170)은 플래시 메모리 장치(200)의 무효 메모리 블록들에 대한 정보 또한 저장할 수 있다. 데이터 버퍼(180)는 호스트(Host) 및 플래시 메모리 장치(200) 사이에서, 버퍼로 동작한다. 예시적으로, 데이터 버퍼(180)는 플래시 메모리 장치(200)에 프로그램될 쓰기 데이터(WR-data)를 저장할 수 있다. 데이터 버퍼(180)는 플래시 메모리 장치(200)로부터 읽어지는 데이터를 저장할 수 있다.
도 2는 도 1의 플래시 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 행 디코더(220), 페이지 버퍼(230), 인터페이스 회로(240), 그리고 제어 로직(250)을 포함한다.
메모리 셀 어레이(210)는 복수의 메모리 블록들을 포함한다. 설명의 편의를 위하여, 도 2에 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 비트 라인들(BL0~BL3)을 포함한다. 예시적으로, 각각의 메모리 블록은 1024개 또는 2048개의 비트 라인들을 포함할 수 있다. 설명의 편의를 위하여, 도 2 에서, 메모리 블록은 네 개의 비트 라인들(BL0~BL3)을 포함하는 것으로 도시되어 있다.
비트 라인들(BL0~BL3)은 대응하는 메모리 블록으로부터 확장되어, 복수의 메모리 블록들에 공통으로 연결될 수 있다. 예시적으로, 메모리 셀 어레이(210)의 모든 메모리 블록들은 비트 라인들(BL0~BL3)에 공통으로 연결될 수 있다.
각각의 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 스트링 선택 트랜지스터(SST), 메모리 셀들(MC0~MCn-1), 그리고 접지 선택 트랜지스터(GST)가 연결된다. 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSL)을 통해 행 디코더(220)에 연결된다. 메모리 셀들(MC0~MCn-1)의 게이트는 각각 대응하는 워드 라인들(WL0~WLn-1)을 통해 행 디코더(220)에 연결된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)을 통해 행 디코더(220)에 연결된다. 하나의 워드 라 인(WL)에 연결된 메모리 셀들(MC)은 하나의 페이지를 형성한다.
행 디코더(220)는 메모리 셀 어레이(210) 및 제어 로직(250)에 연결된다. 행 디코더(220)는 어드레스(ADDR)를 전달받고, 제어 로직(250)의 제어에 응답하여, 메모리 셀 어레이(210)의 워드 라인들(WL0~WLn-1)을 선택한다. 행 디코더(220)에 전달되는 어드레스(ADDR)는 메모리 컨트롤러(100, 도 1 참조)로부터 제공될 수 있다.
페이지 버퍼(230)는 메모리 셀 어레이(210), 인터페이스 회로(240), 그리고 제어 로직(250)에 연결된다. 페이지 버퍼(230)는, 제어 로직(250)의 제어에 응답하여, 메모리 셀 어레이(210)에 저장되어 있는 데이터를 읽거나, 메모리 셀 어레이(210)에 기입될 데이터를 저장한다. 페이지 버퍼(230)는 제어 로직(250)의 제어에 응답하여, 인터페이스 회로(240)와 데이터를 교환한다. 페이지 버퍼(230)는 비트 라인들(BL0~BL3)에 대응하는 복수의 래치들로 형성될 수 있다.
인터페이스 회로(240)는 페이지 버퍼(230)와 데이터를 교환한다. 인터페이스 회로(240)는 메모리 컨트롤러(100, 도 1 참조)에 연결될 수 있다. 인터페이스 회로(240)는 메모리 컨트롤러(100)와 데이터를 교환할 수 있다. 인터페이스 회로(240)는 메모리 셀 어레이(210)의 비트 라인들(BL0~BL3)을 선택하기 위한 열 선택기 및 데이터 입출력 회로를 포함할 수 있다.
제어 로직(250)은 행 디코더(220), 페이지 버퍼(230), 그리고 인터페이스 회로(240)에 연결된다. 제어 로직(250)은 제어 신호(CTRL)에 응답하여, 플래시 메모리 장치(200)의 제반 동작을 제어한다. 제어 신호(CTRL)는 메모리 컨트롤러(100, 도 1 참조)로부터 제공될 수 있다. 즉, 제어 로직(250)은 메모리 컨트롤러(100)의 비트 라인 누설 제어기(160)의 제어에 응답하여, 플래시 메모리 장치(200)를 제어할 수 있다.
이하에서, 첨부된 도면들을 참조하여, 본 발명에 따른 메모리 시스템(10)의 동작이 더 상세하게 설명된다.
도 3은 본 발명에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다. 도 1, 2, 그리고 3을 참조하면, S110 단계에서, 메모리 컨트롤러(100)는 쓰기 데이터(WR-data)를 수신한다. 쓰기 데이터(WR-data)는 호스트(Host)로부터 제공될 수 있다.
S120 단계에서, 쓰기 데이터(WR-data) 중 매핑 테이블(170)에 저장되어 있는 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록, 쓰기 데이터(WR-data)가 갱신된다. 누설 비트 라인 정보는 플래시 메모리 장치(200)의 비트 라인(BL0~BL3)들 중 누설 비트 라인들에 대한 정보를 나타낸다. 예시적으로, '0'이 프로그램 데이터이고, '1'이 프로그램 금지 데이터인 경우, 쓰기 데이터(WR-data) 중 누설 비트 라인 정보에 대응하는 데이터는 모두 '1'로 설정될 것이다.
S130 단계에서, 갱신된 쓰기 데이터가 플래시 메모리 장치(200)에 프로그램된다. 즉, S110 단계에 전달된 쓰기 데이터(WR-data) 중 누설 비트 라인 정보에 대응하는 데이터를 프로그램 금지 데이터로 설정하여, 프로그램 동작이 수행된다.
누설 비트 라인에 연결된 메모리 셀이 프로그램 데이터 '0'으로 프로그램되는 경우, 검증 동작 시에 누설 비트 라인에 전류의 흐름이 발생하지 않을 때까지 프로그램 루프가 반복된다. 그런데, 검증 동작 시에, 누설 비트 라인에는 누설로 인한 전류의 흐름이 항상 발생한다. 따라서, 미리 설정된 프로그램 루프가 모두 수행되어도, 누설 비트 라인에 연결된 메모리 셀은 프로그램이 완료되지 않은 것으로 판별되고, 대응하는 메모리 블록은 무효 메모리 블록으로 처리될 수 있다. 플래시 메모리 장치(200)의 모든 메모리 블록들이 비트 라인들을 공통으로 이용하는 경우, 플래시 메모리 장치의 모든 메모리 블록들이 무효 메모리 블록들로 처리될 수 있다.
누설 비트 라인에 연결된 메모리 셀이 프로그램 금지 데이터 '1'로 프로그램되는 경우, 검증 동작 시에 누설 비트 라인에 전류의 흐름이 발생하면, 대응하는 메모리 블록은 정상적으로 동작하는 것으로 판별된다. 따라서, 쓰기 데이터(WR-data) 중 누설 비트 라인에 대응하는 데이터가 프로그램 금지 데이터 '1'로 설정되면, 누설 비트 라인으로 인해, 누설 비트 라인에 연결된 메모리 블록들이 무효 메모리 블록들로 처리되는 것이 방지될 수 있다.
쓰기 데이터(WR-data) 중 누설 비트 라인에 대응하는 데이터가 프로그램 금지 데이터 '1'인 경우, 프로그램 및 읽기 동작은 정상적으로 수행될 수 있다. 쓰기 데이터(WR-data) 중 누설 비트 라인에 대응하는 데이터가 프로그램 데이터 '0'인 경우, 프로그램 금지 데이터 '1'이 프로그램 된다. 즉, 플래시 메모리에 하나의 누설 비트 라인이 존재하는 경우, 플래시 메모리에 프로그램된 쓰기 데이터(WR-data)는 하나의 오류 비트를 포함하는 것으로 이해될 수 있다. 따라서, 누설 비트 라인에 대응하는 쓰기 데이터를 프로그램 금지 데이터 '1'로 설정하여 프로그램 동작을 수행하더라도, 본래의 쓰기 데이터(WR-data)는 오류 정정 블록(140)에 의해 복구될 수 있다.
도 4는 본 발명에 따른 메모리 시스템(10)에서, 누설 비트 라인들을 검출하는 방법을 보여주는 순서도이다. 도 1, 2 및 4를 참조하면, S210 단계에서, 비트 라인 누설 제어기(160)의 제어에 응답하여, 제어 로직(250)은 메모리 셀 어레이(210)의 스트링 선택 라인(SSL)에 접지 전압(Vss)이 인가되도록 행 디코더(220)를 제어한다. 스트링 선택 라인(SSL)에 접지 전압(Vss)이 인가되면, 모든 스트링 선택 트랜지스터들(SST)이 턴 오프 된다.
S220 단계에서, 제어 로직(250)은 모든 비트 라인들(BL0~BL3)에 비트 라인 전압(VBL)이 인가되도록 페이지 버퍼(230)를 제어한다. 비트 라인 전압(VBL)은 접지 전압보다 높은 전압일 수 있다. 예시적으로, 비트 라인 전압(VBL)은 전원 전압(Vcc)일 수 있다.
S230 단계에서, 제어 로직(250)은 모든 비트 라인들(BL0~BL3)이 플로팅 되도록 페이지 버퍼 유닛(230)을 제어한다. 즉, S230 단계에서, 페이지 버퍼(230) 및 비트 라인들(BL0~BL3) 사이의 전기적 연결이 차단될 수 있다.
비트 라인들(BL0~BL3)이 플로팅되었으므로, 정상 비트 라인들의 전압은 유지되고, 누설 비트 라인들의 전압은 낮아진다. 미리 설정된 시간 후에, 비트 라인 누설 제어기(260)는 비트 라인들(BL0~BL3) 및 페이지 버퍼(232) 사이를 전기적으로 연결한다. 이때, 페이지 버퍼(232)의 래치들 중 정상 비트 라인들에 대응하는 래치들에는 '1'이 저장될 것이다. 페이지 버퍼(232)의 래치들 중 누설 비트 라인들에 대응하는 래치들에는 '0'이 저장될 것이다. 예시적으로, 비트 라인들(BL1, BL3)이 누설 비트 라인들인 것으로 가정하면, 페이지 버퍼(232)에 저장되는 데이터는 '0101'이다. 이와 같은 방법으로, 메모리 셀 어레이(210)의 누설 비트 라인들(BL1, BL3)이 검출될 수 있다.
도 5는 본 발명에 따른 메모리 시스템(10)의 동작 방법의 제 1 실시 예를 보여주는 순서도이다. 도 1, 2, 그리고 5를 참조하면, S310 단계에서, 메모리 컨트롤러(100)의 데이터 버퍼(180)에 쓰기 데이터(WR-data)가 로딩된다. 쓰기 데이터(WR-data)는 호스트(Host)로부터 제공될 수 있다. 예시적으로, 쓰기 데이터(WR-data)는 '0010'일 수 있다.
S320 단계에서, 비트 라인 누설 제어기(160)는, 매핑 테이블(170)에 저장되어 있는 누설 비트 라인 정보를 이용하여, 데이터 버퍼(180)에 저장되어 있는 쓰기 데이터(WR-data)를 갱신한다. 비트 라인 누설 제어기(160)는, 쓰기 데이터(WR-data) 중 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터 '1'로 설정되도록, 쓰기 데이터(WR-data)를 갱신한다. 예시적으로, 누설 비트 라인 정보가 '0101'인 경우, 쓰기 데이터(WR-data)는 '0111'로 갱신될 것이다.
S330 단계에서, 갱신된 쓰기 데이터를 이용하여, 플래시 메모리 장치(200)에 대한 프로그램 동작이 수행된다. 예시적으로, 플래시 메모리 장치(200)의 대응하는 페이지에 '0111'이 프로그램될 것이다. 본래의 쓰기 데이터(WR-data)는 '0010'이지만, 메모리 셀 어레이(210)에 프로그램된 데이터는 '0111'이다. 읽기 동작 시에, 오류 정정 블록(140)에 의해 오류가 정정되므로, 본래의 쓰기 데이터(WR-data) '0010'이 읽어질 수 있다.
S340 단계에서, 비트 라인 누설 제어기(160)는 S330 단계의 프로그램 동작 시에 프로그램 페일(Program Fail)이 발생하는지 판별한다. 프로그램 페일이 발생하지 않으면, 프로그램 동작은 완료된다. 프로그램 페일이 발생하면, S350 단계가 수행된다. S350 단계에서, 비트 라인 누설 제어기(160)는 플래시 메모리 장치(200)의 누설 비트 라인들을 검출한다. 누설 비트 라인들을 검출하는 방법은 도 4를 참조하여 상세하게 설명되었으므로, 더 이상의 설명은 생략된다.
S360 단계에서, 비트 라인 누설 제어기(160)는, 매핑 테이블(170)에 저장되어 있는 누설 비트 라인 정보에 대응하는 비트 라인들 및 S350 단계에서 검출된 누설 비트 라인들이 동일한지의 여부를 판별한다. 누설 비트 라인 정보에 대응하는 비트 라인들 및 검출된 누설 비트 라인들이 동일하면, S340 단계에서 발생된 프로그램 페일은 누설 비트 라인들로 인한 프로그램 페일이 아닐 것이다.
S320 단계에서, 쓰기 데이터(WR-data) 중 누설 비트 라인 정보에 대응하는 데이터는 프로그램 금지 데이터 '1'로 설정되었다. 즉, 미리 알고 있는 누설 비트 라인들로 인한 프로그램 페일은 발생되지 않는다. S340 단계의 프로그램 페일은, 새로 발생된 누설 비트 라인 또는 누설 비트 라인 이외의 다른 이유로 인해 발생될 수 있다. 새로 발생된 누설 비트 라인은 S350 단계에서 검출될 수 있다. 즉, S340 단계에서 프로그램 페일이 발생하고, S350 단계에서 새로운 누설 비트 라인이 검출되지 않는 경우, 프로그램 페일은 누설 비트 라인 이외의 다른 이유로 인한 것이다. 따라서, S370 단계에서, 프로그램 페일이 발생된 페이지에 대응하는 메모리 블 록이 무효 메모리 블록으로 설정된다.
누설 비트 라인 정보에 대응하는 비트 라인들 및 검출된 누설 비트 라인들이 상이하면, S340 단계에서 발생된 프로그램 페일은 누설 비트 라인으로 인한 것일 수 있다. 누설 비트 라인 정보에 대응하는 비트 라인들 및 검출된 누설 비트 라인들이 상이하면, S380 단계가 수행된다.
S380 단계에서, 비트 라인 누설 제어기(160)는, 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 오류 비트 수보다 큰 수인지의 여부를 판별한다. 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 비트 수보다 큰 수인 경우, 쓰기 데이터(WR-data) 중 누설 비트 라인들에 대응하는 데이터를 프로그램 금지 데이터 '1'로 설정하여 프로그램하면, 대응하는 페이지에 기입된 데이터는 오류 정정 블록(140)에 의해 복구될 수 있는 비트 수보다 많은 수의 오류 비트들을 포함하는 것으로 이해될 수 있다. 따라서, 읽기 동작 시에 본래의 쓰기 데이터(WR-data) '0010'가 복구될 수 없으므로, S370 단계에서, 검출된 누설 비트 라인들에 연결된 메모리 블록들이 무효 메모리 블록들로 설정된다. 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 비트 수보다 작은 수인 경우, S390 단계가 수행된다.
S390 단계에서, 비트 라인 누설 제어기(160)는 검출된 누설 비트 라인들에 대한 정보를 이용하여 누설 비트 라인 정보를 갱신한다. S360 단계에서 새로운 누설 비트 라인이 존재하는 것으로 판별되었고, S380 단계에서 검출된 누설 비트 라인들은 오류 정정 블록(140)에 의해 복구될 수 있는 것으로 판별되었다. 비트 라인 누설 제어기(160)는 검출된 누설 비트 라인들에 대한 정보를 이용하여 누설 비트 라인 정보를 갱신하고, 갱신된 누설 비트 라인 정보는 이후의 프로그램 동작을 위해 이용될 것이다.
본 발명에 따른 메모리 시스템(10)의 동작 방법의 제 1 실시 예에 따르면, 누설 비트 라인 정보를 이용하여, 쓰기 데이터(WR-data) 중 누설 비트 라인들에 대응하는 데이터가 프로그램 금지 데이터 '1'로 설정된다. 프로그램 동작 시에 프로그램 페일이 발생하면, 프로그램 페일이 새로운 누설 비트 라인으로 인한 것인지 판별되고, 누설 비트 라인들이 오류 정정 블록(140)에 의해 복구될 수 있는지 판별된다. 새로운 누설 비트 라인이 존재하고, 누설 비트 라인들이 오류 정정 블록(140)에 의해 복구될 수 있는 것으로 판별되면, 검출된 누설 비트 라인들에 대한 정보를 이용하여 누설 비트 라인 정보를 갱신한다. 즉, 본 발명에 따르면, 누설 비트 라인들로 인해 메모리 블록들이 무효 메모리 블록들로 처리되는 것이 방지될 수 있다. 따라서, 수율이 향상될 수 있다.
도 6은 본 발명에 따른 메모리 시스템의 동작 방법의 제 2 실시 예를 보여주는 순서도이다. 도 1, 2, 그리고 6을 참조하면, S410 단계에서, 비트 라인 누설 제어기(160)는 메모리 셀 어레이(210)의 누설 비트 라인들이 검출되도록 행 디코더(220) 및 페이지 버퍼(230)를 제어한다. 누설 비트 라인들을 검출하는 것은 도 4를 참조하여 상세하게 설명되었으므로, 더 이상의 설명은 생략된다.
S420 단계에서, 비트 라인 누설 제어기(160)는 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 오류 비트 수보다 큰 수인지 판 별한다. 검출된 누설 비트 라인들의 수가 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 큰 수인 경우, S430 단계에서, 검출된 누설 비트 라인들에 연결된 메모리 블록들은 무효 메모리 블록들로 설정된다. 검출된 누설 비트 라인들의 수가 오류 정정 블록(140)에 의해 복구될 수 있는 오류 비트 수보다 작은 수인 경우, S440 단계가 수행된다.
S440 단계에서, 비트 라인 누설 제어기(440)는 쓰기 데이터(WR-data) 중 검출된 누설 비트 라인들에 대응하는 데이터가 프로그램 금지 데이터 '1'로 설정되도록 쓰기 데이터(WR-data)를 갱신한다. 이후에, S450 단계에서, 갱신된 쓰기 데이터(WR-data)를 이용하여 프로그램 동작이 수행된다. S450 단계에서 프로그램 페일이 발생되면, 프로그램 페일이 발생된 페이지에 대응하는 메모리 블록이 무효 메모리 블록으로 설정될 수 있다.
본 발명에 따른 메모리 시스템(10)의 동작 방법의 제 2 실시 예에 따르면, 쓰기 데이터(WR-data) 중 누설 비트 라인들에 대응하는 데이터가 프로그램 금지 데이터 '1'로 설정된다. 즉, 본 발명에 따르면, 누설 비트 라인들로 인해 메모리 블록들이 무효 메모리 블록들로 처리되는 것이 방지될 수 있다. 따라서, 수율이 향상될 수 있다.
도 7은 본 발명에 따른 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(300)을 보여주는 블록도이다. 도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 본 발명에 따른 메모리 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다. 메모리 시스템(10)은 시스템 버스(350)를 통해, 전원(340), 중앙처리장치(310), 램(320), 그리고 사용자 인터페이스(330)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데이터는 메모리 컨트롤러(100)를 통해 플래시 메모리 장치(200)에 저장된다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
상술한 실시 예에서, 본 발명에 따른 메모리 시스템은 낸드 플래시 메모리 장치를 포함하는 메모리 시스템을 참조하여 설명되었다. 그러나, 본 발명에 따른 메모리 시스템은 낸드 플래시 메모리 장치를 포함하는 메모리 시스템에 한정되지 않음이 이해될 것이다.
상술한 실시 예에서, 비트 라인 누설 제어기는 프로세싱 유닛과 분리된 블록으로 설명되었다. 그러나, 비트 라인 누설 제어기에 의해 수행되는 동작들은 프로세싱 유닛에 의해 수행될 수 있음이 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능 함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 본 발명에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 4는 본 발명에 따른 메모리 시스템에서, 누설 비트 라인들을 검출하는 방법을 보여주는 순서도이다.
도 5는 본 발명에 따른 메모리 시스템의 동작 방법의 제 1 실시 예를 보여주는 순서도이다.
도 6은 본 발명에 따른 메모리 시스템의 동작 방법의 제 2 실시 예를 보여주는 순서도이다.
도 7은 본 발명에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

Claims (16)

  1. 플래시 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서:
    쓰기 데이터를 수신하는 단계;
    상기 플래시 메모리 장치에 포함된 메모리 셀 어레이의 누설 비트 라인들을 검출하는 단계;
    상기 수신된 쓰기 데이터 중 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 수신된 쓰기 데이터를 갱신하는 단계; 그리고
    상기 쓰기 데이터를 갱신한 후에, 상기 플래시 메모리 장치에 대한 프로그램 동작을 수행하는 단계를 포함하고,
    상기 누설 비트 라인 정보는 상기 플래시 메모리 장치의 누설 비트 라인들에 대한 정보인 동작 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 누설 비트 라인들을 검출하는 단계는
    상기 플래시 메모리 장치의 스트링 선택 라인에 접지 전압을 인가하는 단계;
    상기 플래시 메모리 장치의 비트 라인들에 비트 라인 전압을 인가하는 단계; 그리고
    상기 비트 라인들을 플로팅하는 단계를 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들을 비교하는 단계; 그리고
    상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들이 동일하면, 상기 쓰기 데이터가 프로그램될 페이지에 대응하는 메모리 블록이 무효 메모리 블록으로 설정되는 단계를 더 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들을 비교하는 단계; 그리고
    상기 검출된 누설 비트 라인들 및 상기 누설 비트 라인 정보에 대응하는 비트 라인들이 상이하면, 상기 검출된 누설 비트 라인들에 의거하여, 상기 누설 비트 라인 정보를 갱신하는 단계를 더 포함하는 동작 방법.
  7. 삭제
  8. 메모리 셀 어레이를 포함하는 플래시 메모리 장치; 그리고
    상기 플래시 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 프로그램 동작 시에, 쓰기 데이터 중 상기 메모리 셀 어레이의 누설 비트 라인들에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 쓰기 데이터를 갱신하는 비트 라인 누설 제어기; 및
    상기 누설 비트 라인들에 대한 정보를 나타내는 누설 비트 라인 정보를 저장하는 매핑 테이블을 포함하는 메모리 시스템.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 메모리 컨트롤러는 상기 플래시 메모리 장치에 전달될 데이터를 저장하기 위한 데이터 버퍼를 더 포함하고,
    상기 쓰기 데이터가 상기 데이터 버퍼에 전달되면, 상기 비트 라인 누설 제어기는, 상기 누설 비트 라인 정보를 이용하여, 상기 쓰기 데이터 중 상기 누설 비트 라인 정보에 대응하는 데이터가 프로그램 금지 데이터로 설정되도록 상기 쓰기 데이터를 갱신하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 비트 라인 누설 제어기에 의해 갱신된 쓰기 데이터의 프로그램 동작시에 프로그램 페일이 발생하면, 상기 비트 라인 누설 제어기는, 상기 메모리 셀 어레이의 스트링 선택 라인에 접지 전압이 인가되고, 상기 메모리 셀 어레이의 비트 라인들에 비트 라인 전압이 인가되고, 이후에 상기 비트 라인들이 플로팅되도록 상기 플래시 메모리 장치를 제어하여, 상기 누설 비트 라인들을 검출하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 매핑 테이블에 저장되어 있는 누설 비트 라인 정보에 대응하는 비트 라인들 및 상기 검출된 누설 비트 라인들이 동일한 비트 라인들이면, 상기 프로그램 페일이 발생한 페이지에 대응하는 메모리 블록이 무효 메모리 블록으로 설정되는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 컨트롤러는 오류 정정 블록을 더 포함하고,
    상기 비트 라인 누설 제어기는, 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 큰 수 인지의 여부를 판별하고, 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 큰 수인 경우, 상기 검출된 누설 비트 라인들에 연결된 메모리 블록들이 무효 메모리 블록들로 설정되는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 매핑 테이블에 저장되어 있는 누설 비트 라인 정보에 대응하는 비트 라인들 및 상기 검출된 누설 비트 라인들이 상이한 비트 라인들이고, 상기 검출된 누설 비트 라인들의 수가 상기 오류 정정 블록에 의해 복구될 수 있는 비트 수보다 작은 수인 경우,
    상기 비트 라인 누설 제어기는 상기 검출된 누설 비트 라인들에 대한 정보를 이용하여 상기 누설 비트 라인 정보를 갱신하는 메모리 시스템.
  15. 삭제
  16. 삭제
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