TWI355662B - Reduction of leakage current and program disturbs - Google Patents

Description

k九、發明說明： 【發明所屬之技術領域】 之，：發明體上係關於快閃記憶體裝置。詳言 和驗證操作。…1'關於用於快閃記憶體裝置之程式化 【先前技術】 有操體媒體類型，其能夠在沒 ，年限期間被程式化、抹除:、:：:.=:能:其可用 記憶體裝置，其可以使用言：：式化（料：般的快閃 cycle)") 〇 Ur - 门 百萬次舄入週期（write cycle))。快閃§己憶體在許多 應用上愈來愈變得為大眾所的可和其他的 :力^言如快閃記憶體單元之積體電路記憶體元件之 •憶體技術係基於使用二二此f面’一種習知的快閃記 * ^夠料二個位元資料之電荷捕碑介 电兀件之記憶體單元。於此種< 又" 獲介電元件之—側之第_： 中，能夠使用於電荷捕 ^ 電何儲存區來儲存一個位元，而 ϋ捕獲介電7〇件之另—側之第二電荷儲存區儲 二位元。 ^ 第1圖為習知雙位元記憶體單幻〇〇之剖面圖 "元_包括氮化石夕層102和具有第一埋置接面區^ 和弟-埋置接面區1〇8之Ρ型半導體基板1〇4。第—埋 接面區1〇6和第二埋置接面區⑽各由N+半導體材料所形 93909 5 v成。氮化矽層102夾在二侗今 ⑴所識別）之間。或=石夕層（由元件符號和 甘 ^ 虱化矽層102可利用埋置之多 •日日夕島或任何其他形式之電荷捕獲層。 ，俨用N ,化夕層110之上方為多晶矽閘極114。閘極"4 係用N型雜質（例如躂、 ^ 114 二個資料位元:左位元由t二;記憶體單元1〇〇能_存 對稱且第叫里置接2Γ記憶體單元100通常為 換。關於此點笛二埋置接面區108為可交 u ^ —埋置接面區⑽可㈣為關於右位 元二2 第二埋置接面區108可用作為關於右位 之及極區。反之，第二埋置接面區⑽ 於左位元116之源極區，而第_ ^作為關 關於左位元m之沒極區/埋置接面£ 106可用作為 記憶^圖為依照習知陣列架構200設置之複數個雙位元 。二二簡化圖（實際的陣列架構可包括數千個雙位 導體：：：陣列架構2〇0包括一些如上述形成在半 f Γ 之埋置之位凡線。第2圖描緣三條埋置之位元 = = 和2。6)’各位元線能夠運作： 二 °己隐體單元之汲極或源極。陣列架構2〇〇 =括用來控制記憶體單元之閘極電壓之—些字元線 ^圖轉四條字元線（元件符號mm:和2⑷， 圖線通常與位元線形成十字交又圖案。雖然第2 元綠P/、不’但是電荷捕獲介電材料是被夾在位元線和字 、之接面中。第2圖中的虛線表示陣列架構200中之 93909 6 1355662 « 、一個雙位元記憶體單元：第一單元2丨6和第二單元218。 -值得注意的是，位元線204是由第一單元216和第二單元 / 218所共用。陣列架構2〇〇已知為虛擬接地架構，因為接 地電位能施加至任何選擇的位元線而不需任何具有固定的 接地電位之位元線。 ^ 。用於陣列架構2 0 0之控制邏輯和電路於習知快閃記憶 體操作期間（譬如：程式化；讀取；抹除；和軟程式化） 官理記憶體單元之選擇、施加至字元線之電壓、和施加至 位元線之電壓。電壓係使用導電金屬線和位元線接點輸送 至位元線。第2圖描繪三條導電金屬線（元件符號22〇、 222、和224)和三個位元線接點（元件符號22卜us、和 230 )。對於給定的位元線，因為位元線之電阻非常高，故 母16條子元線使用一個位元線接點。 能藉由已知的熱電子注入技術（亦已知為通道熱電子 或CHE私式化）而完成記憶體單元1 〇〇之程式化。依照習 _ s.的私式化技術，右位元118藉由施加相當高的程式化電 [經由適當選擇之字元線至閘極114、將對應於第一埋置 接面區106 (於此情況其作用為源極）之位元線接地、以 及施加相當高的汲極偏壓至對應於第二埋置接面區 (於此情況其作用為汲極）之位元線而被程式化。反之， 左位凡U 6藉由施加相當高的程式化電壓經由適當選擇之 字元線至閘極114、將對應於第二埋置接面區1〇8(於此情 況其作用為汲極）之位元線接地、以及施加相當高的;及極 偏壓至對應於第-埋置接面區1〇6 (於此情況其作用為没 93909 7 1355662 ‘極）之位元線而被程式化。 再參照第2圖，設置於虛擬接地_之快 列之習知咖程式化可造成過多的漏電流在未選用之字車 =線下方、線之間、和於位元線接觸區域内流動。此 —位兀線漏電流能夠增加所需之程式化電流數十微安培， 2漏電流對於考慮此種快閃記憶體陣列之正 =的數量。再者，由於記憶體單元之自然的退二 ^過許多絲式化_抹除循環後，㈣生漏㈣ 大略地增加兩個數量級的大小（倍（1〇〇χ) )。在= I攜式電子1置、無線電話等之低功率應用上，過多漏電 是非常不希望的。過多漏電流在實際的快閃記= 有其他的負面意義’譬如:由於iR沿著位元線從 過二^下降而降低程式化效率，以及由於在未選用之字 =出現之通道電流而於未選用之字元線上記憶體單元之 卞擾。 在對於虛擬接地架構之習知驗證操 和程式化驗證，亦能發生位元線漏電t 操作相似於上述之程式化操作’然而，施加了較 -子兀線電壓和較低之没極偏壓。 :::⑽特定的驗證操作，決定是否目標二:： 在對應於可接受之軟程式化狀態、可接受 “匕狀恶、或可接受之程式化狀態 内。不管被驗證之特定之ντ如何，該驗證操作於目= 憶體單元中產生非常低的㈣電流，並且比較該驗註= 93909 8 與由參考記憶體單元所產 線漏電流，亦能於驗證埤電流。即使小量之位元 量結合了任何漏+ h 1、巾引出錯誤，因為測量電路測 f任仃漏电流之實際的驗證電流。 田核心裝置長度減少時， 漏電流惡化。而且，當快心t式化和驗證操作期間之 單i t、g 、]σ己隐體裝置縮小尺寸且記情體 早兀之通道長度減少時， u體 另外—種之程程式化干擾亦增加。 憶體單元被"仆可發生於鄰接記憶體單元，當該記 繞著位元線擴散並注入鄰接記憶體單元之氧化 會引起此程式化干擾，造成鄰接記憶體單元之有 效的私式化或軟程式化。 :此二望：虛擬接地架構t於程式化記憶體單元期 體或消除漏電流。亦希望於虛擬接地架構中 =隐體…驗證操作期間控制、減少、或消除漏電流 刀此外，希望於虛擬接地架構中減少與記憶體單元之 :广匕：關聯之程式化干擾。再者，由後續之詳細說明和 所附之申請專利範圍，灶 和先前技術，本發明之和上述之技術領域 只知例之其他希望特徵和特性將變 得很清楚。 【發明内容】 處斤i之决閃5己憶體程式化技術能夠用於設置於 虛擬接地架構中之記憶體單元（memory cell)。此程式化技 術減少於程式化期間之位元線漏電流，而保存電力。此程 式化技街亦減少於陣列中程式化干擾之數目。如此處所述 93909 9 1355662 «> •之各種快閃兄憶體驗證技術亦能夠用於設置於虛擬接地架 、構中=記憶體單元。此驗證技術減少於測量電流中之位^ .線漏电/瓜成刀，&成由目標單元所產生之實際驗證電流之 更正禮的評估。 本發明之上述和其他的態樣可藉由程式化具有設置 於虛，接地本構中之單元陣列之非揮發性記憶體褒置的方 法而實施於-個實施例中，各單元包括對應於陣列中之字 —線之閘極、形成於半導體基板中並對應於於陣列中之位 疋線之可選擇的源極/没極、以及形成於該半導體基板中並 對應於陣列中之位元線之可選擇的汲極/源極。該方法包 括：選擇於陣列中之目標單元以用於程式化；施加程式化 電壓至對應於該目標單元之字元、線；施力口汲極偏壓至對應 =該目標單元之汲極之第—可選擇位元線；以及於該目標 單元之半導體基板處用負基板偏壓控制位元線漏電流。 本發明之上述和其他的態樣亦可藉甴驗證執行於具 鲁有設置於虛擬接地架構中之單元陣列之非揮發性記憶體裝 置之操作之方.法而實施於一個實施例中，各單元包括對應 於陣列中之字元線之閘極、形成於半導體基板中之並對應 於陣列中之位兀線可選擇的源極/汲極、以及形成於基板中 並對應於陣列中之位元線之可選擇的源極/汲極。該方法包 括:、施加驗證電壓至對應於目標單元之字元線；施加沒極 偏壓至對應於目標單元之及極之第一可選擇位元線；於該 =標單元之半導體基板處用負基板偏壓控制位元線漏°電 冰，以及處理傳導通過該目標單元之驗證電流。 93909 10 1355662 , 本發明之上述和其他的態樣亦可藉由程式化具有設 置於虛擬接地架構中之單元陣列之非揮 ·,而實施於一個實施例中，各單元包括對應二;= .子7L線之閘極、形&於半導體基板中並對應於陣列中之位 元線之可選擇的源極/没極、以及形成於半導體基板中並對 應於陣列中之位元線之可選擇的沒極/源極。财法包括· 選擇於陣列中之目標單元以用於程式化；施加程式化電壓 至對應於該目標單元之字元、線；施加祕偏壓於對應於該 目標單元之汲極之第-可選擇位元線；以及施加負基板偏 壓至該目標單元之半導體基板以減少於程式化期間在該第 一可選擇位元線下方之電子擴散。 【實施方式】 下列詳細說明本質上僅僅為例示性，.並非意欲限制本 發明之實施例或此等實施例之應用和使用。再者，並不欲 文前面之技術領域（technical field)、先前技術 # (background)、發明内容（brief summary)、或下列之實施方 式（detail description)中所表現之任何表示或暗示理論之 制。 文中本發明之實施例可就功能和/或邏輯方塊組件和 各種處理步驟來作說明。應了解到此等方塊組件可藉由配 置成執行該特定功能之任何數目之硬體、軟體、和/或韌體 組件而實現。例如，本發明之實施例可使用各種積體電路 組件，例如，記憶體元件、數位訊號處理元件、邏輯元件、 查閱表（look-up table)、等等，該等組件可在—個或多 93909 11 1355662 ‘個微處理器或其他控制裝置之控制下實施各種的功能。此 外’熟悉此項技術者將了解到，本發明之實施例可結合任 何數目之資料傳輸協定而實施，以及說明於此處之系統僅 僅為本發明之一個實施例。 為了簡潔之目的，相關於電晶體設計和製造之習知技 術、快閃記憶體裝置之控制、記憶體單元程式化、記憶體 單元抹除、記憶體單元軟程式化、記憶體單元驗證操作、 以及裝置和系統之其他的功能態樣（以及裝置和系統之個 別才木作、组件）彳於此處不予詳細說明。再者，顯示於此處 所包含之各種圖式中之連接線係欲表示範例功能關係和二 $各種讀之_實際㈣彡。應;主㈣財”之實 中可表現許多的替換或額外的功能關係或實際的連接。 如此處所使用的，“節點（n〇de)”意指任何的 外部參考點、連接點、接面'訊號線、導電元件、等; Γ節點表現出所給予的訊號、邏輯位準、電壓、 案，、或數量。再者，可藉由一個實際t件= :個(以及二個或多個訊號能被多工處理：調 又下歹/至在共同模式下接收或輸出而被區別）。 (coupled)，,在一起之一杜接（C_eCted)，，或“耦接 的，除非明確地說明，點或特徵。如此處所使用 徵係直接結合到（或直接德連接帛指―個元件/節點/特 個元件/節點/特徵係直接或~ 地說明，否則‘‘耦接”意指万式。同樣情況，除非明確 93909 12 1^30002 而不須二間接連通）另一個元件/節點/特徵， 描續元件1 於是，雖錢示於第13圖中之示意圖 特徵、^杜個例子設置，但是額外的插入元件、I置、 能未有出現於本發明之實施例中（假設系統之功 十頁不利的影響）。 系统!。〇3:為：照本發明之範例實施例配置之快閃 表示， 思表示。系統300為極度簡化之範例實施例 習知的：：統!：之實際配置可包括未顯示於第3圖中之 用來施：;:輯、組件、和功能。簡言之，提供系請 構之桉Ϊ式化、驗證、軟程式化和抹除使用虛擬接地架 之二早70陣列302。關於此點’核心單元陣列302内 單；r體早元可以是雙位元記憶體單元（參照第⑶）、 於憶體單元、或任何適當配置之快閃記憶體單元。 广貫施例中’核心單元陣列302被劃分成複數個區段 於區段内之記憶體單元經由共用相同區段位址 斤有字it線而群組在-起。應了解到可以用任何數目之 不问的配置來實現核心單元陣列302,例如，於16個單元 ,W個正常位元和16個互補位元所組成之128，咖個區 二此外，核心單元陣列3G2可以使用任何數目之區段（在 可貫施之限制内）。 快閃記憶體系統300包括耦接於核心單元陣列3〇2之 =解竭器304用來於對核心、單元陣列奶執行之各種操 解^如，程式化、讀取、驗證、軟程式化、抹除）期間 解馬輪入和/或輸出（1/0)訊號。於此例中，位址解碼器 93909 13 1355662 •l〇=收ΐ自系統控制器(未圖示)等之位址匯流排資訊。 批心碼為.可叙接到位元線選擇和控制邏輯306，該 广良輯306如需要適當地配置成選擇一個或多個希望之 ::線’用以支持此處所說明之各種快閃記憶體操作。同 二月況，位址解碼器3。4可轉接至字元線選擇和控制邏輯 308,該控制邏輯 如而要適虽地配置成選擇一個或多個 之字疋、線帛卩支持此處所說明之各種快閃記憶體操 一糸”充300可影響已知的定址和交換技術以選擇核心單 兀陣列302中之所希望之目標單元（或複數個目標單元） 用來程式化、軟程式化、讀取、抹除、程式化驗證、抹除 驗證、軟程式化驗證、等等。 ，閃記憶體系統300亦可使用命令邏輯組件3ι〇，該 、P 7 Q輯組件3 1 〇可包括狀態機3 12或與狀態機扣溝 通。於系、統300之範例實施例中，命令邏輯組件31〇和/ 或狀態機312可與通用處理器胃化 P:_r)、内容可定址記憶體、數位訊號處理器、應用特 定！體電路（ASIC)、場可程式閘陣列、任何適當的可程 式遴輯裝置、分離閘（discrete gate)或電晶體邏輯、分離硬 體組件（discrete hardware component)、或他們的任何組合 來執行或實施，指定以實施此處所說明之功能。就此方面， 處理器可被實現為微處理器、控制器 '微控制器、或狀態 機。處理器亦可被實作為計算裝置之組合，例如，數位訊 號處理器和微處理器、複數個微處理器、—個或多個微處 理器結合數位訊號處理器核心之組合，或任何其他的此種 93909 14 1355662 « ' 配置。 於此例中，命令邏輯組件310使用適當的互連元件、 結構、或架構耦接至核心單元陣列3〇2。命令邏輯組件 •和狀態機312可接收來自連接至系統控制器等之資料匯流 排之命令或指令。此命令或指令引動（inv〇ke)嵌入於命令邏 輯組件310和狀態機312中之演算。演算執行關於程式化、 〇貝取抹除、軟程式化、驗證、和此處將要說明之其他操 作之各種工作和處理。而且，關於此處所揭示之實施例所 #。兒月之方法或次异之步驟，可用硬體、章刃體、由處理器執 行之軟體模組、或他們的任何實際組合而直接實現。軟體 模組可存在於RAM記憶體、快閃記憶體、ROM記憶體、 EPROM記憶體、EEPR〇M記憶體、暫存器、硬碟、可移 磁碟(removabie disk)、CD_R〇M、或任何於此技術中已知 的其他形式之儲存媒體中。 快閃記憶體系統300亦可包括電壓產生器組件314， _該電[產生态組件314耦接於核心單元陣列3〇2、命令邏 輯組件310、和狀態機312。電壓產生器組件Η*由命令邏 輯組件310和/或狀態機3 12所控制。電壓產生器組件叫 適當地，置成產生與核心單元陣列3〇2中記憶體單元之程 =化、躓取、抹除、軟程式化、和驗證有關所需的電壓。 牛，而言’電壓產生器組件314可包括或利用一個或多個 =荷泵，一個或多個分壓電路、和/或一個或多個不同的電 2源。電壓產生器組件314可指定以提供任何數目之固 疋、可變、和/或動態可調整的電壓訊號。如以下之更詳細 93909 15 *產生器紐件314係配置成產生和施加下列至枝 •=陣請’而沒有限制:程式化電壓(Vc)施力二 ‘選擇，,極偏壓（Vd)施加到目標單元之可 . 、，土反偏壓（VB )施加到目標單元之半導體美 ;考„施加到參考單元之字元線;以及偏壓施加; 作第:圖為依知本發明之範例實施例描♦ CHE程式化操 ·:=圖。*4圖顯示在配置於虛擬接地架構之記憶體 巧陣列内之四個記憶體單元。雖然非本發明之必要，但 —1己!1體單70可以是如前面所述之雙位元記憶體單 二各，包括對應於陣列中字元線之閘極，各單元包括 /於陣列中—條位元線之可選擇源極/祕，以及各單元 匕括對應”列中另m線之可選擇汲極/源極。關於 此點，第4圖顯示第一位元線BU、第二位元線BL2、選 字兀線402、三條未選擇之字元線4〇4、和陣列中之目 払單兀406。於實作±，未選擇之字元線4〇4接地。目標 單元406表示已被選擇用於程式化之單元，而剩餘的三個 早兀表示尚未被選擇用於程式化之單元。雖然第4圖中未 顯不，但是陣列將典型地包括不需被選用於程式化目標單 几傷之額外的位元線。未選擇之位元線為處於浮置狀態 或連接至非常高的電阻以有效地產生開路電路之狀況。 於雙位7L S己憶體單元之情況，第4圖描緣對於右位元 2私式化操4乍.程式化電壓施加到對應於目標單元綱之 子元線亦即，子元線402 ;汲極偏壓施加到對應於目標 93909 16 .單元406之汲極之可 對應於目標單元4〇6、、/"線（於此例中虹2) ，·以及 BL1)接地。再者 之源通之可選擇位元線（於此例中 之半導體基板接地（換+之式化，目標早凡傷 .知的程式化，程式化電;，：：“〇伏特）。對於此種習 約（〇伏特，而源極偏_ 及極偏[典型 化條件可能在陣列中字元伏特。這些習知的程式 觸區之於陣狀位元線接 之禾k擇之子兀線404下方造成過多 籲流。於第4圖中，相要夕铲斗几子+ 夕之位兀線漏电 位元線漏電流標示j 冬 心要之 n K田/及極偏壓增加時，位元線漏電 抓曰加，而對於多數實際的汲極㈣漏電流能超過10微安 漏電流傳導經過陣列並造成程式化操作期間浪費功率 為碎。此寄生漏電流於快閃記憶體襄置之壽命中—般” 加，造成於後續的程式化操作期間甚至更浪費功率消耗。 亦可參照第4圖說明依照本發明實施例之程式化操 作。欲解決過多漏電流之問題，於目標單元傷之半導體 基板建立負基板偏壓（_VB)。基板偏壓施加到ρ井，被程 式化之區段位於井中。當施加基板偏壓時，置各區段於分 離之P井中會減少必須被充電之電容。施加負基板偏屡會 提升臨限電壓而因此減少漏電流。對於未選用之單元增加 臨限電壓是重要的。於範例實施例中，快閃記憶體系統能 用此負基板偏壓控制位元線漏電流，以及快閃記憶體系統 可被適當地配置成反應於目標單元406之程式化ντ、反應 於用於裝置之所希望之位元線漏電流容限（t〇lerance )、 93909 17 -反應於目標單元406 列之寫入週期狀態、反==:cle)狀態、反應於陣 應於其他的操作狀.兄f:、置之年限（age) 咔忭狀况、麥數、或規格，而、 或動態地改變負基板偏壓電位。 。正σ 可使用任何適當的技術、電路、結構、或 建立負基板偏壓。例如， / 仃 如，了使用適當配置之電Μ產生器（例 弟圖中之電壓產生器組件314)主動地產 能使用任何適當的導電元件或配置將主動產 生之負基板偏壓施加到半導體基板。 …下:為典型例如快閃記憶體裝置（具有雙位元記憶體 =之陣幻施行上述新程式化技術之f ^為7.°伏特至_伏特之間；没極偏㈣ 弓伏特之間，以及負基板偏屋為·〇·5伏特至·5.〇伏特之 I 希望反應於施加之負基板偏屋而調整汲極偏屋（相 2白知程式化操作期間所用之沒極偏遷）。關於此點， 因為用基板偏！加強程式化速度，將可能減纽極偏壓。 此將進-步幫助減少漏電流。例如，沒極偏壓 約0.5伏特。 b ρ ^ 、、於貫作上’各單元之位元線形成在半導體基板上，如 士述雙位兀記憶體單元1〇〇之說明（參看第丄圖）。於此 範例中’各單兀之位兀線具有N型導電性且半導體基板具 有p型導電性。因此，於目標單元4〇6之半導體基板上建 立負基j偏壓減少來自BL1之位元線漏電流流至半導體基 板。換S之，負基板㈣造成此接面之反㈣，其切斷漏

93909 18 丄切e>62 電流流動。 度 加 著 上述之程式化技術有助於使用較短之單元通道長 而不會在程式化操作期間產生過多的漏電流。一般而 蚌罢、f電阻的減小’當通道長度減少時漏電流會增 二用^快閃記憶體裝置縮小尺寸時漏電流變得更顯 使得处比例之負Vb電位能夠減少此種漏電流，而 使“具現較短的通道長度而沒有顯著的操作電源損失。 第5圖為依照本發明之範例實施例描績驗證 思圖。第5圖顯示在配置於卢 ’、 i % i擬接地术構之圮憶體裝置陳 列二之四個記憶體單元。於第5圖中記憶體單元之 相作相似於上述關於第4圖中者，而共同的特徵、 於：處將不贅述。第5圖顯示於陣列中之第一位元 線BU、4二位元線如、選擇之字元、線5〇2、三 擇之字元線504、和目標單元5〇6。目標單元鳩表:= 選擇用於驗證操作（例如，程式化驗證、軟程式化驗證、 或抹除驗證）之單元，而剩餘的三個單元表示 用於驗證之單元。 饭&擇 _執订快閃記憶體驗證操作以檢核是否目標記憶 元之VT依於特疋的驗證操作而在對應於可接受之 化㈣、可接受之抹除狀態、或可接受之程式化狀態= 望之耗圍内。關於此點，第6圖為顯示於範例雙位元 體单兀陣列中—些單元（或位元）之抹除單元臨限電承I、 佈和程式化單元臨限電壓分佈之分佈圖600,連同需要= 程式化之過度抹除（Qvewd)單元之分佈圖。尤其/ 93909 ΐ 19 叩）662 •第=圖顯示所希望之抹除單元臨限錢分佈6G2與所希望 式化單元臨限電壓分佈6〇4之例示雙位元記憶體陣歹: 之特性單元臨限電壓分佈曲線。 於抹除操作後，—些單元已#過度紐，產生對於過 ，抹除單元（陰影區叫之過低的^值，該過度抹除單 ::能引起後續的讀取、冑式化驗證、或抹除操作之問題。 二私式化技術藉由施加—個或多個程式化脈波於過度抹除 典型用來更正該過度抹除單元。軟程式化提升（或 5八）：些單元之低ντ值以有效將陣列中抹除之單元之 T〆刀佈，化。藉由比較產生於目標記憶體單a之電流與具 驗Z接::二之參考記憶體單元之電流而執行軟程式化 釦6且於此例中，軟程式化驗證參考 元件符號608識別）。 仕、特（由 於抹除操作後’一些單元可保持欠 一），對於欠抹除單元產生過高的 ; 此貫射，若單元之Vt值朗17伏特（ 〇 = 被視為是欠袜除、未抹除、_: 二參==:=之電流與具有可接受之 ^ A 電/爪而執行抹除驗證。於此例中， 抹除位準為h7伏特。若單元被 一個或多個額外的抹除脈波將被施加到該單元來企二 其Vt值低於抹除驗證參考位準。 圖午低 於程式化操作後，—也軍 對於欠程式化單元產生過：的持:欠程式化狀態， τ值。白知的程式化技術

(S 93909 20 1355662 .猎由施加一個或多個額外的程式化脈波於該欠程式化單元 而更正該欠程式化單元。此等額外地程式化提升（或更正） .於该等單元上之低vT。藉由比較產生於目標記憶體單元之 電流與具有可接受ντ之參考記憶體單元之電流而執行程 式化驗證。於此例中，程式化驗證參考位準為4.0伏特（ 元件符號612識別）。 才 第5圖描繪對於右位元之一般驗證操作：驗證電壓施 加到對應於目標單Α 5〇6之字元線，亦即，字元線如· 汲極偏壓施加到對應於目標單元5〇6之汲極之可選擇位元 線（於此例巾BL2);以及對應於目標單元5〇6之源極之 可選擇位元線（於此射BL1)接地。再者，對

驗證操作’目標單A 506之半導體基板接地（換言之，V

^伏特）m知的驗證條件可能在陣列中字元線間B 於陣狀位元線接觸區（如上述於習知程式化操作之 情況）造成未選擇之字元$ 、、ώ ^ 禪之子兀線5〇4下方之過多的位元線漏電 抓_ \ 5圖中’欲驗證的電流標記為IVFY，而不希望之 位7L線漏電流標記為Ileak。漏電流傳導經過陣列並且各驗 料程比㈣^電流與參考電料可能引㈣誤^問 作期間尤其值得注意，驗證操作-般要求正確 勺傳v非吊低的電流（例如，僅1〇微安培）經過目標單元。 有了如此低的驗I登雷、 — 電机即使稍微的漏電流（例如，4微 女培）也能夠於驗證過程中引出明顯的錯誤。 =本發明之實施例之驗證操作亦可參照第5圖作說 。下列之說明應用於程式化驗證操作、抹除驗證操作、 93909 21 1355662 •,軟程式化驗證操作。欲解決過多漏電流之問題，於目標 區段之半導體基板建立負基板偏壓。此負基板偏壓於第5 圖中！記為·Υβ。負I板偏壓提升臨/1艮電壓ϋ且關斷於未選 擇之早^中以及於字元線與接點間之漏電流。於範例實施 例中’快閃記憶體系統能用此負基板偏壓 流，以及快閃記憶體系統可被適當地配置成反應於 雷法六之所希望VT、反應於用於裳置之所希望之位元線漏 ^谷限、反應於目標單元5()6之寫人週期狀態、反應於 =寫入週期狀態、反應於裝置之年限、和‘並 參數、或規格，而界定、調整'和/或動態 也改受負基板偏壓電位。 建立適當的技術、電路、結構、或架構而執行 、土 墼。尤其是，可使用例如上述描繪於第4圖 冰作之障况技術而主動產生負基板偏壓。 塵證操作，驗證㈣可表示程式化驗證電 堡位準可依照所希望或所 驗證操作之需要而改變 L〜口特殊 置（具有雔 為/、1之例如快閃記憶體裝 、$又位7C記憶體單元之陳 證技術之電，圍··驗證電塵為2 汲極偏愿為0.5伏特至 胜. <大特至6.〇伏特之間； 伏特至-5 0伏# 、寺之間，和負基板偏壓為-0.5 可能需要：^=之間。如上述用來程式化操作之狀況，亦 J此而要§周整相關於習知驗證 凡育 汲極偏壓。亦如 / 3使用之汲極偏壓之 Μ上所提及的對於程式化操作情況，於目標

S 93909 22 1355662 •單元鄕之半導體基板建立負基板偏屡減少了來自犯之 位元線漏電流流至半導體基板。 於實作上，負基板偏墨能顯著減少或消除iLEAK成分 使知傳H過目;^單元5Q6之^電流能由快閃記憶體系 統正確處理。換言之，依照本發明之範例實施例之驗證操 作不包括固有存在於習知驗證操作之錯誤來源。於範例實 施例中，施加之負^偏壓電位能夠控制漏電流在容限範 I圍内’例如’ 1或2微安培。快閃記憶體系統獲得傳導經 過目標單元之測量電流（而且，此測量電流包括微量的（若 =的話）位元線漏電流）’以參考單元產生對應之參考電 流以及比較該測量電流與該參考電流以獲得比較指示 二d:cator)。理想情況是，測量電流將非常接近實際的 =电流。然後快閃記憶體系統能根據該比較指示判定目 標單元中給定的vT是否適當。 參照第6圖，於程式化驗證操作期間，快閃記憶體^ ^判定是否該比較指示對應於其為在程式化驗證參考七 '12之上或之下之Vt。相似地，於抹除驗證操作期間 快閃記憶體系统可车丨定θ # 驗ml 較指示對應於其為在抹障 ^考準610之上或之下之v”同樣地，於軟程式处 驗證操作期間，快 辨名 、季人私式处 、’。己匕體才'、.先可判疋疋否該比較指示到 應於，、為在軟程式化驗證參考位準6〇8 測量電流與表考雷法少n 忒之下之VTc ^ f電流之比較，以及比較結果之處理，可依 93909 ( 23 1355662 .上述說明之新的程式化技術亦減少鄰接到被程式化 -單=之單元中程式化干擾之可能性。關於此點，第;圖為 .·依照本發明之範例實施例描繪程式化操作之示意圖，而第

• 8圖為依照本發明之範例實施例於程式化操作期間二個J $雙位，記憶體單元之剖面圖。於第7圖中記憶體單元之 叹置和操作相似於上述相關於第4圖中者，而共同特徵、 70件和功能於此處將不贅述。此外，於第8圖 •Γ圖元二的結構和操作態樣(其可相似於上㈣ 1圖§兄明）此處將不說明。 =7圖顯不設置於虛擬接地架構之記憶體|置陣 之硬數個記憶體單元。雖然非本發明之 憶體單元可以θ 4 乂二α 仁疋故些έ己 此％，第了二 所說明之雙位元記憶體單元。關於 摆圖顯示陣列中之四條位元線（BL〇 ^擇之字元、線702、三條未選擇之字元線7〇4、和目^ 。於貫作上，未選擇之字元線7〇4接地。目 表示已被選擇用來程々介夕__ '、早兀706 被選摆用也 式化之早兀，而剩餘的單元表示尚未 陣列將血Λ式化之單元。雖然第7圖中未顯示，但是哕 夕^ 括不需被選擇用來程式化目標單元鳩1 連接線和字凡線。未選擇之位元線為處於浮置狀能戈 連接至非常高的雷 于直狀態或 心以有效地產生開路電路之狀況。 元雇記憶體單元之情況’第7圖描綠對於目標單 目標單元706=程Γ操作：程式化電壓施加到對應於 施㈣對應於即’字元線7心 W7C 7〇6之汲極之可選擇位元線（於此 93909 24 叫5662 U，以及對應於目標單元706之源極之可選擇位 二（換丄例"U)接地。目標單元706之半導體基板 ::::之，物伏特)之習知的程式化操作可能造 ，早兀706共用字元線憎之鄰接單元中之程 ;•化干擾於此例中，鄰接單元7Q8亦與目標單元共 用Γ：2。當電子（其否則用來程式化目標單元）擴散於由 目和鄰接單元之間共用之位元線下方，並注入到該 鄰接早70^電何捕獲材料時，發生程式化干擾。當位元線 之尺寸於寬度和接面深度上皆減小時，鄰接裝置之程式化 干擾則增加，如此電子擴散於位元線之周圍變得更容易。 因此，於縮小之快閃記憶體陣列中減少此種程式化干擾之 可能性是很重要的。 & ▲依照本發明實施例之程式化操作亦可參照第了和8圖 祝明。欲解決程式化干擾之問題，於目標單元7〇6之半導 體基板建立負基板偏壓（·νΒ)。於範例實施例中，快閃記 鲁憶體系統能用此負基板偏壓減少於鄰接單元7〇8中程式化 干擾效果，以及快閃記憶體系統可被適當地配置成反應於 目標單元706之程式化Vt、反應於用於裝置之所希望之位 元線漏電流容限、反應於目標單元7〇6之寫入週期狀態、 反應於陣列之寫入週期狀態、尽應於裝置之年限、和/或反 應於其他的操作狀況、參數、或規格，而界定、調整、和/ 或動態地改變負基板偏壓電位。 可使用任何適當的技術、電路、結構、或架構而執行 建立負基板偏壓。尤其是，可使用例如上述第4圖中所描 25 93909

AJJJOOZ AJJJOOZ 4 繪之新程式化操作之情 壓。 況的技術而主動地產生 負基板偏 參照第8圖，各單开夕/ _ .早7"之位兀線形成於半導體基板710 17如於上述雙位兀記{咅麫罝；丄 円、私…ld7 中之說明（參看第1 ^ Μ , θ . 位凡線具有Ν型導電性而半 ‘體基板具有Ρ型導雷神。货。^ , 令冤性弟8圖描繪目標單元706之右 位元712之程式化，於程式化 、亿d間熱電子注入到目標單 706之電荷捕獲材料。第8 杏

u τI貝線前5虎表不這此敎雷 子之路徑。於程式化操作期間， 一’、、' ^ 1目才示早兀706之偏壓改變 半體基板710内之空多p· 而使得程式化電流能如 弟7圖中指示而流動。

第8圖描、.，曰具有由負基板偏壓所引起之延伸輪廉之範 例空乏區714。負基板偏録扯2下方之區域之半導體其 板710内延伸空乏區川。詳言之，空乏區m之較低： 緣變成更深並且朝向BL2下方區域中半導體基板71〇之底 部遷移。此延伸之空乏區714能於程式化期間藉由有效的 “阻隔”電子擴散於BL2周圍（若沒有負基板偏壓則可能發 生)一而減少BL2下方之電子擴散。於第8圖中的虛線箭號 表不由延伸之空乏區714所阻隔之電子擴散路徑。對照之 下，於習知的程式化操作期間空乏區可為較淺，造成阳 與鄰接單元708之電荷捕獲材料716之間之開路路徑（〇㈣ path)。結果，施加負基板偏壓於半導體基板減少了 在BL2下方之電子擴散，而因此減少於鄰接單元7〇8中程 式化干擾之可能性。 93909 26 - 雖然於上述詳細說明中p S招τ 卜 ., π τ已王現了至少一個實施範 1 —仁疋應該了解到存在有許多之變化。亦應該了解到範 :實施例或諸實施例並不欲以任何方式限制本發明之範 應用、或配置。而是，以上之詳細說明將提供熟悉此 、術者方便的準則用以施行本發明之實施例。應了解到 在:脫離本發明之範圍下可以對元件的功能和配置作各種 Μ文本發明之&圍由申請專利範圍所界定，該中請專利 乾圍包括於提出該申請專利範圍時已知的等效物與可預見 之等效物。 ' 【圖式簡單說明】 在結合下列圖式考慮時，藉由參照詳細說明和申請專 =可更完全了解本發明’其中各圖中相似之元件符號 芩照為相似之元件。 ，1圖為習知雙位元記憶體單元之剖面圖； 弟2圖為依照習知陣列架構設置之複數個 體單元之簡化圖； 又1兀忑= /第j圖為依照本發明之範例實施例配置之快閃記憶體 系統之示意表示； 〜 第4圖為依照本發明之範例實施例描繪程式化摔作 示意圖； 么第5圖為依照本發明之範例實施例描繪驗證操作之示 思圖； 中—=^圖為分佈圖，顯示於範例雙位元記憶體單元陣列 些單几之袜除單元臨限電壓分佈和程式化單元臨限電 93909 27 1355662 .壓分佈，連同需要軟程式化之過度抹除單元； 弟7圖為依照本發明之範例實施例描繪程式化操作之 示意圖；以及 第8圖為二個鄰接雙位元 依照本發明之範例實施例之 早兀之剖面圖，描繪 【主要元件符號說明】 王弍化操作。 100 雙位元記憶體單元、— 1〇2氮化矽層 5己憶體單元 104 p型半導體基板 106 第一埋置接面區 108 第二埋置接面區 Π 〇、112 氧化矽層 114 多晶碎閘極、鬧極 116 左位元（第一單元） 118 右位元（第二單元） φ2〇〇 陣列架構 202、204、206 位元線 208、210、212、214 字元線 216 第一單元 218 第二單元 220、222、224導電金屬線 2 2 6、2 2 8、2 3 0位元線接點 300 快閃記憶體系統、系统 3 02 核心單元陣列 93909 28 1355662 . 304 位址解碼器 306 位元線選擇和控制邏輯、控制邏輯 308 字元線選擇和控制邏輯、控制邏輯 310 命令邏輯組件 312 狀態機 314 電壓產生器組件 402 選擇之字元線 404 未選擇之字元線 • 406 目標單元 502 選擇之字元線 504 未選擇之字元線 506 目標單元 600 分佈圖 602 抹除單元臨限電壓分佈 604 程式化單元臨限電壓分佈 ^ 606 陰影區 608 軟程式化驗證參考位準 610 抹除驗證參考位準（單元之VT值） 612 程式化驗證參考位準 702 選擇之字元線 704 •未選擇之字元線 706 目標單元 708 鄰接單元 710 半導體基板 29 93909 1355662 712 右位元 714 空乏區 716 電荷捕獲材料 BLO至 BL3 位元線 IvFY 驗證電流 IpR 程式化電流 Ileak 漏電流 -Vb 負基板偏壓

Claims (1)

1355662 __ * 第96〗H975號專利申請案 10〇年8月I日修正替換頁 十、申請專利範圍： - ' L 一種程式化非揮發性記憶體裝置之方法，該非揮發性 ' 記憶體裝置具有設置於虛擬接地架構中之單元陣列， 各皁元包含對應於該陣列中之字元線（7〇2)之閘極、 形成於半導體基板（710)中並對應於該陣列中之位元 線之可選擇的源極/汲極、以及形成於該半導體基板 (710 )中並對應於該陣列中之位元線之可選擇的没極 • /源極’該方法包括下列步驟： 春 選擇於該陣列中之目標單元（7〇6)以用於程式化； 施加程式化電壓至對應於該目標單元（7〇6 )之該 字元線（702); 施加汲極偏壓至對應於該目標單元（7〇6)之該汲 極之第一可選擇位元線（BL2); 反應於該非揮發性記憶體裝置之年限，而調整負 基板偏厘；以及 % 於该目標單元（706)之該半導體基板（ 710)處 用該負基板偏壓控制位元線漏電流。 2. 如申請專利範圍第1項之方法，復包括反應於位元線 漏電流容限而定義該負基板偏壓。 3. 如申請專利範圍第1項之方法，其中，該負基板偏壓 復反應於該目標單元（7〇6 )夂寫入週期狀態而被調整。 4. 如申清專利範圍第1項之方法，復包括依照該目標單 兀（706)之程式化臨限電壓而定義該負基板偏壓。 5. 如巾請專刺範圍第1項之方法，復包括施加該負基板 93909(修正版) 1355662 第96111975號專利申請案 100年8月1日修正替換頁

偏壓至該目標單元（706)之該半導體基板（710)。 =請專利範圍第U之方法，復包括用該負基板偏 壓減少在共用對應於該目標單元（7〇6)之該字元線 ( 702)之鄰接單元（7〇8)中之程式化干擾影響。 一種驗證施行於非揮發性記憶體裝置之操作之方法， 該非揮發性記憶體裝置具有設置於虛擬接地架構中之 單元陣列各單元包含對應於該陣列中之字元線（) 之閘極、形成於半導體基板（71〇)中並對應於該陣列 中之位兀線之可選擇的源極/汲極、以及形成於該基板 (710)中並對應於該陣列中之位元線之可選擇的汲極 /源極，該方法包括下列步驟： 施加驗證電壓至對應於目標單元（7〇6)之該字元 線（702); 施加汲極偏壓至對應於該目標單元（7〇6)之該汲 極之第一可選擇位元線（BL2 ); 反應於該非揮發性記憶體裝置之年限，而調整負 基板偏壓；以及 於該目標單元（706)之該半導體基板（710)處 用該負基板偏壓控制位元線漏電流；以及 處理傳導通過該目標單元（706)之驗證電流。 8. 如申明專利範圍第7項之方法，其申，該驗證電壓為 程式化驗證電壓、抹除驗證電壓或軟程式化驗證電 壓之其中一者。 9. 如申請專利範圍第7項之方法，復包括反應於位元線 93卯9(修正版) 1355662 第96111975號專利申請案 100年8月1日修正替換頁 漏電流容限而定義該負基板偏壓。 10.如申請專利範圍第7項之方法，其中，該負基板偏壓 復反應於該目標單元（706 )之寫入週期狀態而被調整。 33 93909(修正版)