JP2007273593A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】基準電流の変動を防止することができるスプリットゲート型の不揮発性メモリを提供すること。
【解決手段】本発明に係る不揮発性メモリは、基板１と、基板１上に形成されたスプリットゲート型のメモリセルトランジスタＭＣと、基板１上に形成されたリファレンストランジスタＲＴとを備える。リファレンストランジスタＲＴは、メモリセルトランジスタＭＣに記憶されたデータのセンスに用いられる基準電流Ｉｒｅｆを生成する。メモリセルトランジスタＭＣは、浮遊ゲート２０と制御ゲート５０を有する。一方、リファレンストランジスタＲＴは、単一のゲート電極１５０を有するＭＩＳトランジスタである。
【選択図】図１

Description

本発明は、半導体記憶装置及びその製造方法に関する。特に、本発明は、電気的に書き込み／消去が可能な不揮発性半導体記憶装置及びその製造方法に関する。
電気的に書き込み／消去が可能な不揮発性半導体記憶装置の一種として、スプリットゲート型の不揮発性メモリ（split-gate nonvolatile memory）が知られている（例えば特許文献１）。スプリットゲート型の不揮発性メモリにおいては、制御ゲートの一部だけが浮遊ゲートにオーバラップしている。また、チャネル領域上には浮遊ゲートと制御ゲートの一部が設けられており、浮遊ゲートだけでなくその一部の制御ゲートもスイッチングに利用される。そのため、スプリットゲート型の不揮発性メモリは、過剰消去エラーが防止されるという利点を有する。
不揮発性メモリセルトランジスタの閾値電圧は、浮遊ゲートに保持されている電荷量に依存して変動する。例えばＮチャネル型メモリセルの場合、プログラム動作により、浮遊ゲートに電子が注入され、閾値電圧が上昇する。一方、消去動作により、浮遊ゲートから電子が引き抜かれ、閾値電圧が減少する。読み出し動作時、プログラムセルに読み出し電流は流れず、消去セルには読み出し電流が流れる。よって、読み出し電流の量と所定の基準電流Ｉｒｅｆとを比較することによって、メモリセルトランジスタに記憶されたデータをセンスすることが可能である。その基準電流Ｉｒｅｆを生成するためのリファレンストランジスタとして、従来、メモリセルトランジスタと同じトランジスタが用いられていた（例えば、非特許文献１参照）。そのリファレンストランジスタは、消去状態に固定される。
特開平９−９２７３４号公報 舛岡富士雄，フラッシュメモリ技術ハンドブック，１９９３．８．１５，ｐ．３４−３６
従来技術において、リファレンストランジスタは消去状態に固定されるものの、絶縁膜の欠陥や周辺に印加される電圧等によって、その浮遊ゲートに電荷が出入りする可能性がある。つまり、リファレンストランジスタの閾値電圧が変動する可能性がある。このことは、一定に保たれるべき基準電流Ｉｒｅｆの変動（ぶれ）を招いてしまう。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の第１の観点において、スプリットゲート型の半導体記憶装置が提供される。その不揮発性メモリは、基板（１，１ａ）と、基板（１，１ａ）上に形成されたスプリットゲート型のメモリセルトランジスタ（ＭＣ）と、基板（１，１ａ）上に形成されたリファレンストランジスタ（ＲＴ）とを備える。リファレンストランジスタ（ＲＴ）は、メモリセルトランジスタ（ＭＣ）に記憶されたデータのセンスに用いられる基準電流（Ｉｒｅｆ）を生成するためのトランジスタである。メモリセルトランジスタ（ＭＣ）は、浮遊ゲート（２０）と制御ゲート（５０）を有する。一方、リファレンストランジスタ（ＲＴ）は、単一のゲート電極（１５０）を有するＭＩＳトランジスタである。
このように、リファレンストランジスタ（ＲＴ）として、メモリセルトランジスタ（ＭＣ）と同じ構造を有するトランジスタは用いられない。本発明に係るリファレンストランジスタ（ＲＴ）は、浮遊ゲート構造を有さない単なるＭＩＳトランジスタであり、単一のゲート電極（１５０）のみを有する。従って、浮遊ゲートに対する電荷の出入りにより、リファレンストランジスタ（ＲＴ）の閾値電圧が時間的に変動することが防止される。その結果、データのセンスに用いられる基準電流（Ｉｒｅｆ）が安定化する。よって、半導体記憶装置の特性及び信頼性が向上する。
本発明の第２の観点において、スプリットゲート型の半導体記憶装置の製造方法が提供される。その製造方法は、（Ａ）基板（１，１ａ）上にスプリットゲート型のメモリセルトランジスタ（ＭＣ）を形成する工程と、（Ｂ）基板（１，１０１ａ）上にリファレンストランジスタ（ＲＴ）を形成する工程とを有する。上記（Ｂ）工程は、（Ｂ１）基板（１，１０１ａ）上にゲート絶縁膜（３０，１３０）を形成する工程と、（Ｂ２）ゲート絶縁膜（３０，１３０）上にポリシリコン膜（４０，１４０）を堆積する工程と、（Ｂ３）所定のパターンを有するマスク（４１，１４１）を用いてポリシリコン膜（４０，１４０）をエッチングし、単一のゲート電極（１５０）を形成する工程と、（Ｂ４）その単一のゲート電極（１５０）をマスクとして用い、イオン注入により基板（１，１０１ａ）中に拡散層（１６０）を形成する工程とを含む。
本発明に係る半導体記憶装置によれば、データのセンスに用いられる基準電流の時間変動が防止される。従って、半導体記憶装置の特性及び信頼性が向上する。
添付図面を参照して、本発明の実施の形態に係るスプリットゲート型の不揮発性メモリ及びその製造方法を説明する。
１．構造
図１は、本実施の形態に係る不揮発性メモリの構造を示す断面図である。図１には、不揮発性メモリセルとして用いられるメモリセルトランジスタＭＣと、リファレンストランジスタＲＴが示されている。リファレンストランジスタＲＴは、メモリセルトランジスタＭＣに記憶されたデータのセンスに用いられる基準電流Ｉｒｅｆを生成するためのトランジスタである。
メモリセルトランジスタＭＣは、基板１中のウエル１ａに設けられている。より詳細には、ソースあるいはドレインとなる拡散層６０ａ、６０ｂが、基板１（ウエル１ａ）中に形成されている。ウエル１ａは、例えばｐウエルであり、拡散層６０ａ、６０ｂは、ｎ型不純物領域である。拡散層６０ａ上には、それにつながるコンタクト１０が形成されている。コンタクト１０の両側には、絶縁膜であるスペーサ９が接触している。
また、コンタクト１０の両側には、スペーサ９を介して浮遊ゲート２０が形成されている。つまり、浮遊ゲート２０とコンタクト１０との間に、それらを電気的に分離するためのスペーサ９が介在している。浮遊ゲート２０と基板１（ウエル１ａ）との間には、ゲート絶縁膜２が形成されている。浮遊ゲート２０は、拡散層６０ａの一部とオーバラップしており、このゲート絶縁膜２を通して、浮遊ゲート２０と拡散層６０ａは容量結合している。また、浮遊ゲート２０の上には、絶縁膜であるスペーサ７が形成されている。更に、スペーサ９と対向する端部には、トンネル酸化膜３０が接触している。このように、浮遊ゲート２０は、絶縁膜で囲まれており、外部から電気的に隔離されている。この浮遊ゲート２０中に保持される電荷量に依存して、メモリセルトランジスタＭＣの閾値電圧が変化する。
更に、浮遊ゲート２０の両側には、トンネル酸化膜３０を介して制御ゲート（セレクトゲート）５０が形成されている。つまり、制御ゲート５０は、浮遊ゲート２０に対してコンタクト１０と反対側に設けられている。また、制御ゲート５０は、スペーサ７にも接触している。図１に示されるように、制御ゲート５０は、一部だけが浮遊ゲート２０にオーバラップするように形成されており、残りの部分は基板１（ウエル１ａ）上に設けられている。トンネル酸化膜３０は、制御ゲート５０と浮遊ゲート２０の間だけでなく、制御ゲート５０と基板１の間にもゲート絶縁膜として介在している。このように、本実施の形態に係るメモリセルトランジスタＭＣは、スプリットゲート型である。チャネル領域上には浮遊ゲート２０と制御ゲート５０の一部が設けられているため、過剰消去エラーが防止される。
このように、拡散層６０ａにつながるコンタクト１０の両側には、一対の浮遊ゲート２０と一対の制御ゲート５０が設けられている。更に、制御ゲート５０の外側の基板１（ウエル１ａ）中には、一対の拡散層６０ｂが形成されている。つまり、図１に示されたスプリットゲート型のメモリセルトランジスタＭＣには、２ビットのデータが記憶され得る。
尚、図１に示されるように、浮遊ゲート２０は、トゲ状のチップ部２０ａを有している。具体的には、浮遊ゲート２０は、制御ゲート５０とオーバラップする部分において、浮遊ゲート２０から制御ゲート５０方向にとがった形状を有している。コンタクト１０の両側のいずれの浮遊ゲート２０においても、チップ部２０ａは、トンネル酸化膜３０側に形成されている。その結果、いずれの浮遊ゲート２０においても、その上面はコンタクト１０の方向を向く凹面となる。また、図１において、スペーサ７、９、コンタクト１０、浮遊ゲート２０、及び制御ゲート５０が自己整合的に形成されていることがわかる。これらの構造的特徴は、後述される特有な製造方法により現われる。
一方、リファレンストランジスタＲＴは、基板１中のウエル１０１ａに設けられている。より詳細には、ソースあるいはドレインとなる拡散層１６０が、基板１（ウエル１０１ａ）中に形成されている。ウエル１０１ａは、例えばｐウエルであり、拡散層１６０は、ｎ型不純物領域である。拡散層１６０に挟まれる領域上には、ゲート電極１５０が設けられている。そのゲート電極１５０と基板１との間には、ゲート絶縁膜１３０が介在している。
このように、本実施の形態に係るリファレンストランジスタＲＴは、単なるＭＩＳトランジスタである。リファレンストランジスタＲＴとして、メモリセルトランジスタＭＣと同じ構造を有するスプリットゲート型のトランジスタは用いられない。リファレンストランジスタＲＴは、メモリセルトランジスタＭＣと異なり、浮遊ゲート構造を有していない。つまり、リファレンストランジスタＲＴは、単一のゲート電極１５０のみを有している。言い換えれば、チャネル領域上には１つのゲート電極１５０だけが設けられている。リファレンストランジスタＲＴのスイッチングは、その１つのゲート電極だけで行われる。一方、スプリットゲート型のメモリセルトランジスタＭＣにおいては、浮遊ゲートと制御ゲートの両方によりスイッチングが行われる。また、スプリットゲート型のメモリセルトランジスタＭＣは、浮遊ゲート２０と制御ゲート５０が部分的にオーバラップした積層ゲート構造を有している。それに対し、リファレンストランジスタＲＴは、単一のゲート電極１５０からなる単層ゲート構造を有していると言える。
本実施の形態に係るリファレンストランジスタＲＴは、浮遊ゲートを有さない単なるＭＩＳトランジスタである。従って、浮遊ゲートに対する電荷の出入りにより、リファレンストランジスタＲＴの閾値電圧が時間的に変動することが防止される。その結果、データのセンスに用いられる基準電流Ｉｒｅｆの時間変動が防止され、基準電流Ｉｒｅｆは安定化する。よって、不揮発性メモリの特性及び信頼性が向上する。
また、図１に示されるように、本実施の形態に係るスプリットゲート型のメモリセルトランジスタＭＣは、複雑な構造を有している。メモリセルトランジスタＭＣと同じものがリファレンストランジスタＲＴとして採用される場合、製造ばらつきによって、リファレンストランジスタＲＴ毎に基準電流Ｉｒｅｆがばらつく可能性がある。本実施の形態によれば、複雑な構造を有するメモリセルトランジスタＭＣの代わりに、単純な構造を有するＭＩＳトランジスタが、リファレンストランジスタＲＴとして採用される。従って、製造ばらつきに起因する基準電流Ｉｒｅｆのばらつきが防止される。よって、不揮発性メモリの特性及び信頼性が向上する。
尚、電荷量の変動による閾値電圧の変動を防止するために、浮遊ゲート２０に外部コンタクトを接続することも考えられる。しかしながら、図１に示されるように、本実施の形態に係るメモリセルトランジスタＭＣは複雑な構造を有しており、その浮遊ゲート２０に接続されるコンタクトを形成することは現実的ではない。また、浮遊ゲート２０につながる外部コンタクトが新たに設けられる場合、セルサイズを縮小することができず、セルアレイの面積が増大してしまう。
２．動作
次に、本実施の形態に係る不揮発性メモリの動作例を説明する。図２は、プログラム動作を概念的に示している。プログラムは、チャネルホットエレクトロン（ＣＨＥ：Channel Hot Electron）方式で行われる。この時、拡散層６０ｂがソースとなり、拡散層６０ａがドレインとなる。例えば、制御ゲート５０（ＣＧ）には＋１．８Ｖの電圧が印加され、ソース６０ｂには約０．２５Ｖの電圧が印加され、ドレイン６０ａには＋９．５Ｖの電圧が印加される。ソース６０ｂから放出された電子は、チャネル領域の強電界により加速され、チャネルホットエレクトロンとなる。特に、ドレイン６０ａと浮遊ゲート２０とのカップリングによって浮遊ゲート２０の電位も高くなっており、制御ゲート５０と浮遊ゲート２０との間の狭いギャップには強電界が発生する。その強電界により生成された高エネルギーのチャネルホットエレクトロンが、ゲート絶縁膜２を通して浮遊ゲート２０（ＦＧ）に注入される。そのような注入は、ソースサイドインジェクション（SSI: Source Side Injection）と呼ばれている。ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。浮遊ゲート２０に電子が注入されることにより、メモリセルトランジスタＭＣの閾値電圧が上昇する。
図３は、消去動作を概念的に示している。消去は、ＦＮトンネル方式で行われる。例えば、制御ゲート５０には＋１１．５Ｖの電圧が印加され、拡散層６０ａ、６０ｂ及び基板１の電圧は０Ｖに設定される。その結果、制御ゲート５０と浮遊ゲート２０との間のトンネル酸化膜３０に高電圧が印加され、ＦＮトンネル電流が流れる。これにより、浮遊ゲート２０中の電子が、トンネル酸化膜３０を通して、制御ゲート５０に引き抜かれる。特に、浮遊ゲート２０のチップ部２０ａ周辺には、その形状により強い電界が発生し、電子は主にそのチップ部２０ａから制御ゲート５０に移動する。強電界を発生させるチップ部２０ａは、電子の引き抜き効率を向上させていると言える。浮遊ゲート２０から電子が引き抜かれることにより、メモリセルトランジスタＭＣの閾値電圧が減少する。尚、過消去により浮遊ゲート２０に関する閾値電圧が負になった場合、浮遊ゲート２０の下部にはチャネルが常時発生し得る。しかしながら、チャネル領域上には制御ゲート５０も設けられているため、メモリセルトランジスタＭＣが常時オンすることは防止される。このように、スプリットゲート型の不揮発性メモリは、過剰消去エラーが防止されるという利点を有する。
図４は、読み出し動作を概念的に示している。読み出し時、拡散層６０ａがソースとなり、拡散層６０ｂがドレインとなる。例えば、制御ゲート５０には＋１．８Ｖの電圧が印加され、ドレイン６０ｂには＋１Ｖの電圧が印加され、ソース６０ａ及び基板１の電圧は０Ｖに設定される。消去セルの場合、閾値電圧は低く、読み出し電流Ｉｃｅｌｌが流れる。一方、プログラムセルの場合、閾値電圧は高く、読み出し電流Ｉｃｅｌｌが流れない（Ｉｃｅｌｌ＝０）。読み出し電流Ｉｃｅｌｌを検出することによって、プログラムセルか消去セルかを判定することができる。
図５を参照して、センスアンプＳＡは、メモリセルトランジスタＭＣとリファレンストランジスタＲＴに接続されている。このセンスアンプＳＡは、メモリセルトランジスタＭＣからの読み出し電流Ｉｃｅｌｌと、リファレンストランジスタＲＴからの基準電流Ｉｒｅｆとの比較を行う。基準電流Ｉｒｅｆは、消去セルを流れる読み出し電流Ｉｃｅｌｌより小さくなるように設定されている。読み出し電流Ｉｃｅｌｌが基準電流Ｉｒｅｆより大きい場合、読み出し対象セルは消去セルである。一方、読み出し電流Ｉｃｅｌｌが基準電流Ｉｒｅｆより小さい場合、読み出し対象セルはプログラムセルである。このようにして、センスアンプＳＡは、メモリセルトランジスタＭＣのデータをセンスする。上述の通り、本実施の形態によれば、基準電流Ｉｒｅｆの時間変動が防止され、また、基準電流Ｉｒｅｆのばらつきが抑えられる。従って、データ読み出し特性が向上する。
３．製造方法
３−１．メモリセルトランジスタ
図６Ａ〜図６Ｏを参照して、本実施の形態に係るメモリセルトランジスタＭＣの製造工程の一例を説明する。まず、基板１としてシリコン基板が提供され、その基板１中にＰウエル１ａが形成される。そして、図６Ａに示されるように、基板１（Ｐウエル１ａ）上に、ゲート絶縁膜２が成膜される。続いて、ゲート絶縁膜２上に、第１ゲートポリシリコン膜３が形成される。後に示されるように、第１ゲートポリシリコン膜３は、浮遊ゲート２０となる。
次に、図６Ｂに示されるように、窒化膜４が、第１ゲートポリシリコン膜３上に堆積される。更に、全面にレジストが塗布された後、フォトリソグラフィ技術により、所定のパターンを有するレジストマスク５が窒化膜４上に設けられる。そのレジストマスク５は、領域Ｒａにおいて開口している。
次に、そのレジストマスク５を用いることにより、窒化膜４に対するエッチングと、第１ゲートポリシリコン膜３の一部に対する等方的エッチングが実施される。その結果、図６Ｃに示されるように、領域Ｒａにおける窒化膜４の全てと第１ゲートポリシリコン膜３の一部が除去される。一部が除去された第１ゲートポリシリコン膜３の端部は、スロープ状になっており、浮遊ゲート２０のチップ部２０ａになる。
次に、図６Ｄに示されるように、全面に第１酸化膜６が堆積される。続いて、その第１酸化膜６をエッチバックすることにより、図６Ｅに示されるように、第１スペーサ７が自己整合的に形成される。具体的には、一対の第１スペーサ７が、領域Ｒａ中の第１ゲートポリシリコン膜３の一部の上に形成されている。２つの第１スペーサ７は、それぞれ窒化膜４の端部に接触しており、互いに対向している。
次に、第１スペーサ７を用いたエッチングが実施される。その結果、図６Ｆに示されるように、領域Ｒａにおいて露出している第１ゲートポリシリコン膜３が除去される。
次に、領域Ｒａの一部に対してイオン注入が実施され、図６Ｇに示されるように、ソースあるいはドレインとなる拡散層６０ａがＰウエル１ａ中に形成される。また、全面に第２酸化膜８が堆積される。続いて、その第２酸化膜８をエッチバックすることにより、図６Ｈに示されるように、第２スペーサ９が自己整合的に形成される。具体的には、一対の第２スペーサ９が、領域Ｒａにおいて互いに対向するように形成される。各々の第２スペーサ９は、第１スペーサ７の側面及び第１ゲートポリシリコン膜３の側面に接触している。
次に、ポリシリコン膜が全面に堆積された後、ＣＭＰ（Chemical Mechanical Polishing）が行われる。その結果、図６Ｉに示されるように、第２スペーサ９に挟まれるようにコンタクト１０が形成される。
次に、図６Ｊに示されるように、領域Ｒａ外の窒化膜４がエッチングにより除去される。更に、図６Ｋに示されるように、第１スペーサ７をマスクとして用いるエッチングにより、領域Ｒａ外の第１ゲートポリシリコン膜３が除去される。その結果、第１スペーサ７の下方に、一対の浮遊ゲート２０が自己整合的に形成される。その一対の浮遊ゲート２０は、コンタクト１０の両側に、第２スペーサ９を介して形成されている。また、浮遊ゲート２０の端部にはチップ部２０ａが形成されており、浮遊ゲート２０の上面は、コンタクト１０の方向を向く凹面となる。
次に、ゲート絶縁膜２が除去された後、図６Ｌに示されるようにトンネル酸化膜３０が全面に成長される。更に、図６Ｍに示されるように、全面に第２ゲートポリシリコン膜４０が形成される。続いて、その第２ゲートポリシリコン膜４０のエッチバックが行われる。これにより、図６Ｎに示されるように、制御ゲート５０が自己整合的に形成される。一対の制御ゲート５０は、一対の浮遊ゲート２０の外側にトンネル酸化膜３０を介して形成されている。制御ゲート５０の上面が凸面となるようにエッチングが行われる。
次に、浮遊ゲート２０及び制御ゲート５０をマスクとして用いたイオン注入が実施される。その結果、図６Ｏに示されるように、ソースあるいはドレインとなる拡散層６０ｂがＰウエル１ａ中に形成される。
このようにして、図１に示されたスプリットゲート型のメモリセルトランジスタＭＣが形成される。以上に説明された製造プロセスによれば、フォトリソグラフィ技術の使用は極力抑えられ、ほとんどの部材がエッチバックにより自己整合的に形成される。フォトリソグラフィ技術の使用回数が削減されるため、製造が容易になり、また、セルサイズの縮小が可能となる。
３−２．リファレンストランジスタ（１）
図７Ａ〜図７Ｃを参照して、リファレンストランジスタＲＴの製造工程の第１の実施形態を説明する。例えば、第１領域Ｒ１に上述のメモリセルトランジスタＭＣが形成された後、第２領域Ｒ２にリファレンストランジスタＲＴが形成される。
具体的には、図７Ａに示されるように、基板１中にＰウエル１０１ａが形成され、そのＰウエル１０１ａ上にゲート絶縁膜１３０が形成される。Ｐウエル１０１ａと上述のＰウエル１ａは共通であってもよい。続いて、ゲート絶縁膜１３０上にゲートポリシリコン膜１４０が堆積される。更に、全面にレジストが塗布された後、フォトリソグラフィ技術により、所定のパターンを有するレジストマスクが全面に形成される。第１領域Ｒ１に設けられるレジストマスク７１は、メモリセルトランジスタＭＣの全体をカバーするように形成されている。一方、第２領域Ｒ２においては、ゲート電極が形成される領域だけにレジストマスク１４１が残っている。
次に、そのレジストマスク１４１を用いることにより、ゲートポリシリコン膜１４０がエッチングされる。レジストマスク７１及び１４１が除去されると、図７Ｂに示される構造が得られる。図７Ｂにおいて、Ｐウエル１０１ａ上には、ゲート絶縁膜１３０を介して単一のゲート電極１５０が形成されている。メモリセルトランジスタＭＣが、浮遊ゲート２０と制御ゲート５０が部分的にオーバラップした積層ゲート構造を有しているのに対し、リファレンストランジスタＲＴは、単一のゲート電極１５０からなる単層ゲート構造を有している。従って、基準電流Ｉｒｅｆの時間変動が防止され、不揮発性メモリの特性及び信頼性が向上する。
次に、図７Ｃに示されるように、第１領域Ｒ１において、メモリセルトランジスタＭＣ全体をカバーするマスク７２が形成される。続いて、そのマスク７２及び上記ゲート電極１５０をマスクとして用いたイオン注入が実施される。その結果、第２領域Ｒ２のＰウエル１０１ａ中に、リファレンストランジスタＲＴの拡散層１６０が形成される。このようにして、本実施の形態に係るリファレンストランジスタＲＴが形成される。
リファレンストランジスタＲＴの形成は、論理回路で用いられるロジックトランジスタＬＴの形成と同時に行われてもよい。つまり、ロジックトランジスタＬＴの製造工程が、リファレンストランジスタＲＴの製造工程を兼ねてもよい。その場合、図７Ａ〜図７Ｃで示された製造プロセスと同じプロセスにより、第３領域Ｒ３にロジックトランジスタＬＴが形成される。そのようにして製造されたリファレンストランジスタＲＴ及びロジックトランジスタＬＴは、共に単なるＭＩＳトランジスタであり、同一の構造を有することになる。ロジックトランジスタＬＴとリファレンストランジスタＲＴを同時に製造することにより、製造時間が短縮される。
３−３．リファレンストランジスタ（２）
リファレンストランジスタＲＴは、上述のメモリセルトランジスタＭＣの製造工程の一部を利用して形成することもできる。つまり、メモリセルトランジスタＭＣの形成と同時に、リファレンストランジスタＲＴをも形成することが可能である。図８Ａ〜図８Ｄを参照して、リファレンストランジスタＲＴの製造工程の第２の実施形態を説明する。
図８Ａは、既出の図６Ｋに示された構造が第１領域Ｒ１に形成され、ゲート絶縁膜２が除去された後の状態を示している。つまり、第１領域Ｒ１において、メモリセルトランジスタＭＣの浮遊ゲート２０が形成されている。それまでの間、リファレンストランジスタＲＴが形成される第２領域Ｒ２は、上述の領域Ｒａ（図６Ａ〜図６Ｊ参照）外の領域と同様に変化し、図８Ａに示される状態になる。
次に、既出の図６Ｌに示されたように、トンネル酸化膜３０が全面に成長される。この時、図８Ｂに示されるように、第２領域Ｒ２においても、Ｐウエル１０１ａ（基板１）上にトンネル酸化膜３０が形成される。第２領域Ｒ２におけるトンネル酸化膜３０は、リファレンストランジスタＲＴのゲート絶縁膜１３０となる。
次に、既出の図６Ｍに示されたように、全面に第２ゲートポリシリコン膜４０が形成される。この時、図８Ｂに示されるように、第２領域Ｒ２においても、トンネル酸化膜３０上に第２ゲートポリシリコン膜４０が形成される。第２領域Ｒ２における第２ゲートポリシリコン膜４０は、リファレンストランジスタＲＴのゲート電極１５０となる。そのゲート電極１５０が形成される領域には、レジストマスク１４１が形成される。
次に、第２ゲートポリシリコン膜４０のエッチングが行われる。この時、図６Ｎ及び図８Ｃに示されるように、第１領域Ｒ１においては、制御ゲート５０が形成される。同時に、第２領域Ｒ２においては、図８Ｃに示されるように、単一のゲート電極１５０が形成される。メモリセルトランジスタＭＣが、浮遊ゲート２０と制御ゲート５０が部分的にオーバラップした積層ゲート構造を有しているのに対し、リファレンストランジスタＲＴは、単一のゲート電極１５０からなる単層ゲート構造を有している。従って、基準電流Ｉｒｅｆの時間変動が防止され、不揮発性メモリの特性及び信頼性が向上する。
次に、浮遊ゲート２０、制御ゲート５０、及びゲート電極１５０をマスクとして用いたイオン注入が実施される。その結果、図６Ｏ及び図８Ｄに示されるように、第１領域Ｒ１のＰウエル１ａ中に、メモリセルトランジスタＭＣの拡散層６０ｂが形成される。同時に、第２領域Ｒ２のＰウエル１０１ａ中に、リファレンストランジスタＲＴの拡散層１６０が形成される。
このように製造されたリファレンストランジスタＲＴは、次のような特徴を有する。すなわち、ゲート電極１５０の材質や膜質が、メモリセルトランジスタＭＣの制御ゲート５０の材質や膜質と同じである。また、ゲート絶縁膜１３０の材質や膜厚が、メモリセルトランジスタＭＣのトンネル酸化膜３０の材質や膜厚と同じである。また、リファレンストランジスタＲＴの拡散層１６０における不純物濃度分布は、少なくとも、メモリセルトランジスタＭＣの拡散層６０ｂにおける不純物濃度分布と等しい。更に、リファレンストランジスタＲＴのＰウエル１０１ａとメモリセルトランジスタＭＣのＰウエル１ａが同一工程により形成されれば、Ｐウエル１０１ａにおける不純物濃度分布が、Ｐウエル１ａにおける不純物濃度分布と等しくなる。Ｐウエル１０１ａとＰウエル１ａは共通であってもよい。
このように、第２の実施の形態によれば、リファレンストランジスタＲＴの各要素が、メモリセルトランジスタＭＣ（制御ゲート５０によるトランジスタ）の対応する各要素と同じになる。その結果、リファレンストランジスタＲＴが、メモリセルトランジスタＭＣと同等の特性を持つことになる。これによる効果、すなわち、第２の実施の形態に特有な効果を、図９Ａ及び図９Ｂを参照して説明する。図９Ａ及び図９Ｂは、共に電流−温度特性を示している。横軸は温度を示し、縦軸は消去セルからの読み出し電流Ｉｃｅｌｌ及びリファレンストランジスタＲＴからの基準電流Ｉｒｅｆを示している。
図９Ａは、メモリセルトランジスタＭＣとリファレンストランジスタＲＴが別々のプロセスにより製造された場合を示している。この場合、メモリセルトランジスタＭＣの特性とリファレンストランジスタＲＴの特性を全く同じにすることは困難である。そして、例えば図９Ａに示されるように、読み出し電流Ｉｃｅｌｌは、温度の上昇に伴って減少する一方、基準電流Ｉｒｅｆは、温度の上昇に伴って増加することがあり得る。正しいセンス動作を実現するためには、読み出し電流Ｉｃｅｌｌは基準電流Ｉｒｅｆより大きい必要がある。従って、ワースト条件である温度（ｍａｘ）における動作を保障するためには、主たる使用温度（ｔｙｐ）における読み出し電流Ｉｃｅｌｌを非常に大きく設計する必要がある。つまり、温度変化による読み出し電流Ｉｃｅｌｌの変動を見込んで、大きなマージンを確保する必要がある。このことは、回路設計を困難にする。また、そのマージンのせいで、消費電力が増加し、動作速度は減少する。
一方、図９Ｂは、第２の実施の形態の場合、すなわち、メモリセルトランジスタＭＣとリファレンストランジスタＲＴが同一プロセスで製造された場合を示している。この場合、メモリセルトランジスタＭＣとリファレンストランジスタＲＴは、同等の特性を有する。例えば、図９Ｂに示されるように、読み出し電流Ｉｃｅｌｌ及び基準電流Ｉｒｅｆは共に、温度の上昇に伴って減少する。従って、読み出し電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりわずかに大きければ、広い温度範囲（ｔｙｐ〜ｍａｘ）にわたって、正しいセンス動作が実現される。余計なマージンを確保する必要がないので、回路設計が容易になり、動作速度の低下が防止される。また、読み出し電流Ｉｃｅｌｌを小さく設計することができるため、消費電力が低減される。電流−温度特性だけでなく、電流−電圧特性に関しても、同じ議論が適用される。以上に説明されたように、第２の実施の形態は、電流−温度特性、電流−電圧特性の観点から好適である。
スプリットゲート型の場合、制御ゲート５０も、メモリセルトランジスタＭＣのスイッチングに用いられる。従って、制御ゲート５０に関するトランジスタの特性と、リファレンストランジスタＲＴの特性を一致させることは、読み出しの観点から特に重要である。上述のように、第２の実施の形態によれば、そのことが可能となる。それは、スプリットゲート型の場合、浮遊ゲート２０の成形後に、制御ゲート５０の形成が独立して行われるからである（図６Ｋ〜図６Ｎ参照）。その制御ゲート５０の製造プロセスを利用することによって、リファレンストランジスタＲＴをも同時に製造することが可能である。その結果、制御ゲート５０に関するトランジスタの特性とリファレンストランジスタＲＴの特性が一致し、また、製造時間が短縮される。第２の実施の形態に係る製造方法は、スプリットゲート型のメモリセルトランジスタＭＣと相性が良いと言える。
３−４．リファレンストランジスタ（３）
第２の実施の形態において、更に、論理回路で用いられるロジックトランジスタＬＴが製造されてもよい。そのロジックトランジスタＬＴは、上述のリファレンストランジスタＲＴと全く同一の工程により、同時に形成されてもよい。その場合、製造されるリファレンストランジスタＲＴ及びロジックトランジスタＬＴは、ほぼ同じ特性を有するようになる。また、ロジックトランジスタＬＴに対してリファレンストランジスタよりも高い加工精度が要求される場合、ロジックトランジスタＬＴは、リファレンストランジスタＲＴと独立して製造されてもよい。その場合のプロセスの一例を以下に説明する。
図１０Ａは、既出の図８Ｂで示されたように全面にトンネル酸化膜３０、第２ゲートポリシリコン膜４０が形成された状態を示している。この時、ロジックトランジスタＬＴが形成される第３領域Ｒ３は、第２領域Ｒ２と同様に、トンネル酸化膜３０及び第２ゲートポリシリコン膜４０が形成された状態にある。続いて、第３領域Ｒ３において第２ゲートポリシリコン膜４０及びトンネル酸化膜３０がエッチングにより除去された後、図１０Ｂに示されるように、ゲート絶縁膜２３０及びゲートポリシリコン膜２４０が順番に全面に積層される。更に、第２領域Ｒ２において、リファレンストランジスタＲＴのゲート電極１５０が形成される領域には、レジストマスク１４１が形成される。また、ロジックトランジスタＬＴが形成される第３領域Ｒ３は、レジストマスク２４１で全体的に覆われる。
次に、第１領域Ｒ１及び第２領域Ｒ２に対して、ゲートエッチングが実施される。その結果、図１０Ｃに示されるように、第１領域Ｒ１において、メモリセルトランジスタＭＣの制御ゲート５０が形成される。同時に、第２領域Ｒ２において、リファレンストランジスタＲＴのゲート電極１５０が形成される。リファレンストランジスタＲＴのゲート電極１５０上には、ゲート絶縁膜２３０とゲートポリシリコン膜２４０が残っているが、それらは動作に影響しない。リファレンストランジスタＲＴのゲート電極１５０に対するコンタクトは、ゲートポリシリコン膜２４０とゲート絶縁膜２３０を貫通するように形成されればよい。
次に、第３領域Ｒ３に対してゲートエッチングが実施される。具体的には、図１０Ｄに示されるように、ロジックトランジスタＬＴのゲート電極２５０が形成される領域に、レジストマスク２４２が形成される。一方、第１領域Ｒ１及び第２領域Ｒ２は、全体的にレジストマスク１４２で覆われる。そして、第３領域Ｒ３におけるゲートポリシリコン膜２４０のエッチングが行われる。その結果、図１０Ｅに示されるように、ロジックトランジスタＬＴのゲート電極２５０が、Ｐウエル２０１ａ上にゲート絶縁膜２３０を介して形成される。レジストマスク１４２、２４２は、除去されている。
その後、制御ゲート５０、ゲート電極１５０、及びゲート電極２５０をマスクとして用いたイオン注入が実施される。その結果、第１領域Ｒ１のＰウエル１ａ中に、メモリセルトランジスタＭＣの拡散層６０ｂが形成される。同時に、第２領域Ｒ２のＰウエル１０１ａ中に、リファレンストランジスタＲＴの拡散層１６０が形成される。また、第３領域Ｒ３のＰウエル２０１ａ中に、ロジックトランジスタＬＴの拡散層２６０が形成される。このような製造方法によって形成されたリファレンストランジスタＲＴでも、第２の実施の形態による効果と同様の効果が得られる。
図１は、本発明の実施の形態に係る不揮発性メモリの構造を示す断面図である。 図２は、本実施の形態に係るプログラム動作を示す概念図である。 図３は、本実施の形態に係る消去動作を示す概念図である。 図４は、本実施の形態に係る読み出し動作を示す概念図である。 図５は、本実施の形態に係る不揮発性メモリの構成を示す回路図である。 図６Ａは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｂは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｃは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｄは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｅは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｆは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｇは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｈは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｉは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｊは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｋは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｌは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｍは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｎは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図６Ｏは、本実施の形態に係るメモリセルトランジスタの製造工程を示す断面図である。 図７Ａは、第１の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図７Ｂは、第１の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図７Ｃは、第１の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図８Ａは、第２の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図８Ｂは、第２の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図８Ｃは、第２の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図８Ｄは、第２の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図９Ａは、不揮発性メモリの温度特性の一例を示すグラフである。 図９Ｂは、第２の実施の形態に係る不揮発性メモリの温度特性の一例を示すグラフである。 図１０Ａは、第３の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図１０Ｂは、第３の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図１０Ｃは、第３の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図１０Ｄは、第３の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。 図１０Ｅは、第３の実施の形態に係るリファレンストランジスタの製造工程を示す断面図である。
符号の説明
１ 基板
１ａ、１０１ａ、２０１ａ ウエル
２ ゲート絶縁膜
３ 第１ゲートポリシリコン膜
４ 窒化膜
５ レジストマスク
６ 第１酸化膜
７ 第１スペーサ
８ 第２酸化膜
９ 第２スペーサ
１０ コンタクト
２０ 浮遊ゲート
２０ａ チップ部
３０ トンネル酸化膜
４０ 第２ゲートポリシリコン膜
５０ 制御ゲート
６０，１６０，２６０ 拡散層（ソース／ドレイン）
７１ レジストマスク
７２ マスク
１３０，２３０ ゲート絶縁膜
１４０，２４０ ゲートポリシリコン膜
１４１，１４２，２４１，２４２ レジストマスク
１５０，２５０ ゲート電極
ＭＣ メモリセルトランジスタ
ＲＴ リファレンストランジスタ
ＬＴ ロジックトランジスタ
ＳＡ センスアンプ

Claims (15)

  1. 基板と、
    前記基板上に形成されたスプリットゲート型のメモリセルトランジスタと、
    前記基板上に形成され、前記メモリセルトランジスタに記憶されたデータのセンスに用いられる基準電流を生成するためのリファレンストランジスタと
    を備え、
    前記メモリセルトランジスタは、浮遊ゲートと制御ゲートを有し、
    前記リファレンストランジスタは、単一のゲート電極を有するＭＩＳトランジスタである
    半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記メモリセルトランジスタは、前記浮遊ゲートと前記制御ゲートが部分的にオーバラップした積層構造を有し、
    前記リファレンストランジスタは、前記単一のゲート電極からなる単層構造を有する
    半導体記憶装置。
  3. 請求項１に記載の半導体記憶装置であって、
    前記リファレンストランジスタのスイッチングは、前記単一のゲート電極だけで行われる
    半導体記憶装置。
  4. 請求項１乃至３のいずれかに記載の半導体記憶装置であって、
    前記単一のゲート電極の材質は、前記制御ゲートの材質と同じである
    半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置であって、
    前記メモリセルトランジスタは、前記基板と前記制御ゲートとの間に介在する第１ゲート絶縁膜を更に有し、
    前記リファレンストランジスタは、前記基板と前記単一のゲート電極との間に介在する第２ゲート絶縁膜を更に有し、
    前記第２ゲート絶縁膜の材質または膜厚は、前記第１ゲート絶縁膜のものと等しい
    半導体記憶装置。
  6. 請求項５に記載の半導体記憶装置であって、
    前記メモリセルトランジスタは、前記基板中に形成された第１拡散層を更に有し、
    前記リファレンストランジスタは、前記基板中に形成された第２拡散層を更に有し、
    前記第２拡散層における不純物濃度分布は、前記第１拡散層における不純物濃度分布と等しい
    半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置であって、
    前記メモリセルトランジスタは、前記基板中の第１ウエルに設けられ、
    前記リファレンストランジスタは、前記基板中の第２ウエルに設けられ、
    前記第２ウエルにおける不純物濃度分布は、前記第１ウエルにおける不純物濃度分布と等しい
    半導体記憶装置。
  8. 請求項１乃至３のいずれかに記載の半導体記憶装置であって、
    更に、論理回路に用いられるロジックトランジスタを備え、
    前記リファレンストランジスタと前記ロジックトランジスタは、同一の構造を有する
    半導体記憶装置。
  9. 請求項１乃至８のいずれかに記載の半導体記憶装置であって、
    前記メモリセルトランジスタは、ソース／ドレインにつながるコンタクトを更に有し、
    前記浮遊ゲートは、前記コンタクトと前記制御ゲートの間に配置され、
    前記浮遊ゲートは、前記制御ゲートとオーバラップする部分において前記浮遊ゲートから前記制御ゲート方向にとがった形状を有する
    半導体記憶装置。
  10. 請求項９に記載の半導体記憶装置であって、
    前記浮遊ゲートは、前記コンタクトの両側に設けられた第１浮遊ゲートと第２浮遊ゲートを含み、
    前記第１浮遊ゲート及び前記第２浮遊ゲートのそれぞれは、前記制御ゲートとオーバラップする部分において前記制御ゲート方向にとがった形状を有し、
    前記制御ゲートは、前記コンタクトの両側に設けられた第１制御ゲートと第２制御ゲートを含む
    半導体記憶装置。
  11. （Ａ）基板上にスプリットゲート型のメモリセルトランジスタを形成する工程と、
    （Ｂ）前記基板上に、前記メモリセルトランジスタに記憶されたデータのセンスに用いられる基準電流を生成するためのリファレンストランジスタを形成する工程と
    を有し、
    前記（Ｂ）工程は、
    （Ｂ１）前記基板上にゲート絶縁膜を形成する工程と、
    （Ｂ２）前記ゲート絶縁膜上にポリシリコン膜を堆積する工程と、
    （Ｂ３）所定のパターンを有するマスクを用いて前記ポリシリコン膜をエッチングし、単一のゲート電極を形成する工程と、
    （Ｂ４）前記単一のゲート電極をマスクとして用い、イオン注入により前記基板中に第１拡散層を形成する工程と
    を含む
    半導体記憶装置の製造方法。
  12. 請求項１１に記載の半導体記憶装置の製造方法であって、
    前記（Ａ）工程は、
    （Ａ０）前記基板上に、絶縁膜を介して浮遊ゲートを形成する工程と、
    （Ａ１）前記（Ｂ１）工程と同時に、全面に前記ゲート絶縁膜を形成する工程と、
    （Ａ２）前記（Ｂ２）工程と同時に、全面に前記ポリシリコン膜を形成する工程と、
    （Ａ３）前記（Ｂ３）工程と同時に、前記ポリシリコン膜をエッチバックし、制御ゲートを形成する工程と、
    （Ａ４）前記（Ｂ４）工程と同時に、前記浮遊ゲート及び前記制御ゲートをマスクとして用いて、前記イオン注入により前記基板中に第２拡散層を形成する工程と
    を含む
    半導体記憶装置の製造方法。
  13. 請求項１２に記載の半導体記憶装置の製造方法であって、
    前記（Ａ０）工程は、
    （ａ１）前記基板上に前記絶縁膜を介して第１ポリシリコン膜を形成する工程と、
    （ａ２）前記第１ポリシリコン膜上に窒化膜を形成する工程と、
    （ａ３）第１領域における前記窒化膜の全てと前記第１ポリシリコン膜の一部を、エッチングにより除去する工程と、
    （ａ４）全面に第１酸化膜を堆積する工程と、
    （ａ５）前記第１酸化膜をエッチバックすることにより、前記第１領域中の前記第１ポリシリコン膜の一部上に第１スペーサを自己整合的に形成する工程と、
    （ａ６）前記第１スペーサをマスクとして用い、前記第１領域中の前記第１ポリシリコン膜をエッチングする工程と、
    （ａ７）全面に第２酸化膜を堆積する工程と、
    （ａ８）前記第２酸化膜をエッチバックすることにより、前記第１領域中の前記第１ポリシリコン膜に隣接する第２スペーサを自己整合的に形成する工程と、
    （ａ９）前記第１領域外の前記窒化膜を除去する工程と、
    （ａ１０）前記第１スペーサをマスクとして用い、前記第１領域外の前記第１ポリシリコン膜をエッチングすることにより、前記浮遊ゲートを自己整合的に形成する工程と
    を含む
    半導体記憶装置の製造方法。
  14. 請求項１１に記載の半導体記憶装置の製造方法であって、
    前記（Ｂ）工程において、前記リファレンストランジスタと共に、論理回路で用いられるロジックトランジスタが同時に形成される
    半導体記憶装置の製造方法。
  15. 請求項１１に記載の半導体記憶装置の製造方法であって、
    更に、（Ｃ）前記基板上に、論理回路で用いられるロジックトランジスタを形成する工程を有し、
    前記（Ｃ）工程は、
    （Ｃ１）前記（Ｂ１）、（Ｂ２）工程の後に、前記ロジックトランジスタが形成される領域において前記ポリシリコン膜及び前記ゲート絶縁膜を除去する工程と、
    （Ｃ２）全面に第２ゲート絶縁膜及び第２ポリシリコン膜を順番に形成する工程と、
    （Ｃ３）前記第２ポリシリコン膜をエッチングすることにより、前記ロジックトランジスタのゲート電極を形成する工程と
    を有し、
    前記（Ｂ３）工程において、前記ポリシリコン膜、前記第２ゲート絶縁膜、及び前記第２ポリシリコン膜がエッチングされ、前記単一のゲート電極が形成される
    半導体記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837322B2 (en) * 2013-05-28 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of forming
US9136393B2 (en) * 2013-11-15 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. HK embodied flash memory and methods of forming the same
US9876086B2 (en) * 2013-12-13 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device with floating gate having a tip corner
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168070A (ja) * 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 半導体集積回路及びその製造方法
JP2000243938A (ja) * 1999-02-17 2000-09-08 Internatl Business Mach Corp <Ibm> ３層ポリシリコン埋込み型ｎｖｒａｍセルを有するｉｃおよびその製造方法
JP2001229686A (ja) * 1999-12-08 2001-08-24 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2003309182A (ja) * 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
JP2005159361A (ja) * 2003-11-26 2005-06-16 Samsung Electronics Co Ltd スプリットゲート型フラッシュメモリ装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721702A (en) * 1995-08-01 1998-02-24 Micron Quantum Devices, Inc. Reference voltage generator using flash memory cells
JPH0992734A (ja) 1995-09-25 1997-04-04 Rohm Co Ltd スプリットゲート型半導体装置の製造方法
FR2753829B1 (fr) * 1996-09-24 1998-11-13 Circuit de lecture pour memoire non volatile fonctionnant avec une basse tension d'alimentation
JP3920415B2 (ja) * 1997-03-31 2007-05-30 三洋電機株式会社 不揮発性半導体メモリ装置
JP3344313B2 (ja) * 1998-03-25 2002-11-11 日本電気株式会社 不揮発性半導体メモリ装置
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6407946B2 (en) * 1999-12-08 2002-06-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
KR100397176B1 (ko) * 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
TW594944B (en) * 2003-06-05 2004-06-21 Taiwan Semiconductor Mfg Method of forming an embedded flash memory device
KR100604875B1 (ko) * 2004-06-29 2006-07-31 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168070A (ja) * 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 半導体集積回路及びその製造方法
JP2000243938A (ja) * 1999-02-17 2000-09-08 Internatl Business Mach Corp <Ibm> ３層ポリシリコン埋込み型ｎｖｒａｍセルを有するｉｃおよびその製造方法
JP2001229686A (ja) * 1999-12-08 2001-08-24 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2003309182A (ja) * 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
JP2005159361A (ja) * 2003-11-26 2005-06-16 Samsung Electronics Co Ltd スプリットゲート型フラッシュメモリ装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040626A (ja) * 2009-08-13 2011-02-24 Renesas Electronics Corp 半導体記憶装置及び半導体記憶装置の製造方法
US8207034B2 (en) 2009-08-13 2012-06-26 Renesas Electronics Corporation Semiconductor memory device and method of manufacturing semiconductor memory device
JP2022531992A (ja) * 2019-07-02 2022-07-12 シリコン ストーリッジ テクノロージー インコーポレイテッド スプリットゲート型メモリセルを形成する方法
JP7322199B2 (ja) 2019-07-02 2023-08-07 シリコン ストーリッジ テクノロージー インコーポレイテッド スプリットゲート型メモリセルを形成する方法

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