CN100547927C - 输入/输出电路 - Google Patents
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Abstract
本发明提供一种输入/输出电路，用以相应于一第二电压的输入信号，输出一第一电压的输出信号，该第二电压低于该第一电压，包括一降压模组、一升压模组与一移位器。降压模组具有至少一介于接地端与一输出节点间串联耦接的N型金属氧化物半导体晶体管；升压模组具有至少一介于一输入/输出电压与该输出节点间串联耦接的P型金属氧化物半导体晶体管；移位器回应于该输入信号，用以产生一组差动偏压选择性地启动或禁止该降压模组与该升压模组，将该输出节点的电压拉至该输入/输出电压或接地。本发明移除了厚氧化层元件所需的额外光罩，也因此节省了成本与制造时间。
Description
技术领域
本发明是有关于集成电路设计，且特别有关于不具有厚氧化层元件(thick-oxide device)的高压I/O(输入/输出)驱动器(I/Odriver)。
背景技术
半导体技术正发展到少于一百纳米的极深次微米几何(geometries)技术，更高效率地整合更多复杂功能在一单晶片中。虽然次一百纳米元件提供更多复杂功能与较高的效能，但也较昂贵。
观察发现，当一个晶体管的沟道(channel)长度足够小的时候，由于漏电流(leakage)，即使在待命(standby)状态，电流依旧存在。所以，供应电压必须相对比例地下降以最小化此漏电流。然而，传统I/O驱动器的I/O电压仍维持在如3.3V或2.5V的高电压电平，以相容于目前存在的系统。在现有技术中，厚氧化层元件通常被用于I/O驱动器以及薄氧化层元件被使用于其他操作于小规模(down-scaled)供应电压的电路中。使用厚氧化层元件的传统I/O驱动器在制造(fabrication)过程中需要加入额外的光罩(masks)，使得制造过程变得昂贵且耗时。举例来说，一般为了在半导体制程中包括厚氧化层元件，必须增加四或五个额外的光罩以制造这些元件。虽然已经尝试解决此一问题，然这些尝试的手段在实际运用上都太复杂且限制过多。
发明内容
有鉴于此，本发明的目的之一，即提供一种集成电路设计，消除在高压I/O驱动器中需使用厚氧化层元件的设计技术。
本发明提供一种I/O驱动器，包括一降压(pull-down)与一升压(pull-up)模组。降压模组具有一或多个介于接地端与一输出节点间串联地耦接的NMOS晶体管。升压模组具有一或多个介于一第一电压与该输出节点间串联地耦接的PMOS晶体管。通过一组的差动偏压(differential bias)控制此PMOS与NMOS晶体管的栅极(gate)，用以选择性地将此输出节点的电压拉至第一电压或接地。对于每一个晶体管，分别地设定其差动偏压，使得跨于每一晶体管间的压差不会超过一既定(predetermined)值，借此避免晶体管毁坏。
本发明所述的输入/输出驱动器，使用在该升压模组上的P型金属氧化物半导体晶体管数量是取决于该第一电压。
本发明所述的输入/输出驱动器，该差动偏压包括至少一具有该核心电压的固定偏压或包括依据该输出节点上预期的一电压电平，切换(switching)于一高电压值与一低电压值间的一摆荡(swing)偏压。
本发明所述的输入/输出驱动器，当该输出节点上预期的电压电平由该第一电压切换至接地时，该摆荡偏压由该低电压值切换至该高电压值或由该高电压值切换至该低电压值。
本发明还提供一种输入/输出电路，用以相应于一第二电压的输入信号，输出一第一电压的输出信号，该第二电压低于该第一电压，包括：一降压模组，其具有至少一介于接地端与一输出节点间串联耦接的N型金属氧化物半导体晶体管；一升压模组，其具有至少一介于一I/O电压与该输出节点间串联耦接的P型金属氧化物半导体晶体管；一移位器，其回应于该输入信号，用以产生一组差动偏压选择性地启动(enabling)或禁止(disabling)该降压模组与该升压模组，将该输出节点的电压拉至该I/O电压或接地，其中该移位器还包括：一第一P型金属氧化物半导体晶体管，其源极耦接至该输入/输出电压；一第一群组，其具有一或多个其栅极连接至其漏极的压降P型金属氧化物半导体晶体管，串联耦接至该第一P型金属氧化物半导体晶体管的漏极；一第一N型金属氧化物半导体晶体管，其具有由该输入信号所控制的一栅极，串联耦接于该压降P型金属氧化物半导体晶体管的该第一群组与接地之间；一第二P型金属氧化物半导体晶体管，其与该第一P型金属氧化物半导体晶体管相平行，其源极耦接至该输入/输出电压，其中该第二P型金属氧化物半导体晶体管的栅极耦接至该第一P型金属氧化物半导体晶体管的漏极，以及该第一P型金属氧化物半导体晶体管的栅极耦接至该第二P型金属氧化物半导体晶体管的漏极；一第二群组，其具有一或多个其栅极连接至其漏极的压降P型金属氧化物半导体晶体管，串联耦接至该第二P型金属氧化物半导体晶体管的漏极；以及一第二N型金属氧化物半导体晶体管，其具有由该输入信号的一互补信号所控制的一栅极，串联耦接于该压降P型金属氧化物半导体晶体管的该第二群组与接地之间，其中该第一及第二P型金属氧化物半导体晶体管的漏极与该压降P型金属氧化物半导体晶体管的该第一及该第二群组提供该差动偏压；其中对于每一个该P型金属氧化物半导体晶体管，该差动偏压是分别地设定，使得跨于每一该P型金属氧化物半导体晶体管间的一压差不会超过一既定值，借此避免毁坏。
本发明所述的输入/输出电路，该升压模组中使用的P型金属氧化物半导体晶体管数量是取决于该I/O电压。
本发明所述的输入/输出电路，该差动偏压包括至少一其电压电平低于该I/O电压的固定偏压或包括依据该输出节点上预期的一电压电平，切换于一高电压值与一低电压值间的一摆荡偏压。
本发明所述的输入/输出电路，当该输出节点上预期的电压电平由该I/O电压切换至接地时，该摆荡偏压由该低电压值切换至该高电压值或由该高电压值切换至该低电压值。
本发明所述的输入/输出电路，该移位器更包括：一第三P型金属氧化物半导体晶体管，其栅极耦接至其漏极；以及一第四P型金属氧化物半导体晶体管，其栅极耦接至其漏极，再耦接至该第三P型金属氧化物半导体晶体管的漏极，其中该第三及该第四P型金属氧化物半导体晶体管接收来自该压降P型金属氧化物半导体晶体管的该第一与该第二群组的漏极的差动偏压的一互补对(pair)，并且输出一固定偏压。
本发明另提供一种输入/输出电路，用以相应于一第二电压的输入信号，输出一第一电压的输出信号，该第二电压低于该第一电压，包括：一降压模组，其具有至少一介于接地端与一输出节点间串联耦接的N型金属氧化物半导体晶体管；一升压模组，其具有至少一介于一输入/输出电压与该输出节点间串联耦接的P型金属氧化物半导体晶体管；一移位器，其回应于该输入信号，用以产生一组差动偏压选择性地启动或禁止该降压模组与该升压模组，将该输出节点的电压拉至该输入/输出电压或接地，该移位器更包括：一第一P型金属氧化物半导体晶体管，其源极耦接至该I/O电压；一第一群组，其具有至少一电容器，串联耦接至该第一P型金属氧化物半导体晶体管的一漏极，用以接收该输入信号；一第二P型金属氧化物半导体晶体管，其与该第一P型金属氧化物半导体晶体管相平行，其源极耦接至该I/O电压，其中该第二P型金属氧化物半导体晶体管的栅极耦接至该第一P型金属氧化物半导体晶体管的漏极，以及该第一P型金属氧化物半导体晶体管的栅极耦接至该第二P型金属氧化物半导体晶体管的漏极；以及一第二群组，其具有至少一电容器，串联耦接至该第二P型金属氧化物半导体晶体管的一漏极，用以接收该输入信号的一互补信号，其中该第一及第二P型金属氧化物半导体晶体管的漏极提供该差动偏压，其中对于每一个该P型金属氧化物半导体晶体管，该差动偏压是分别地设定，使得跨于每一该P型金属氧化物半导体晶体管间的一压差不会超过一既定值，借此避免毁坏。
本发明所述的输入/输出电路，该移位器更包括：一第一二极管，其与该第一P型金属氧化物半导体晶体管相平行，其正端耦接至该I/O电压；以及一第三P型金属氧化物半导体晶体管，其栅极连接至其漏极，串联地耦接(serially coupled)至该第一二极管的负端，再耦接至该第一P型金属氧化物半导体晶体管的漏极。
本发明所述的输入/输出电路，该升压模组还包括：一第一P型金属氧化物半导体晶体管，耦接至该I/O电压；一第二P型金属氧化物半导体晶体管，串联耦接至该第一P型金属氧化物半导体晶体管；以及一第三P型金属氧化物半导体晶体管，串联耦接于该第二P型金属氧化物半导体晶体管与该输出节点之间，其中该第一、第二与第三P型金属氧化物半导体晶体管的栅极分别地被一第一、第二与第三偏压所控制，使得每一跨于该第一、第二与第三P型金属氧化物半导体晶体管的压差不会超过一既定值，借此避免该第一、第二与第三P型金属氧化物半导体晶体管毁坏。
本发明所述的输入/输出电路，当该输出节点输出该I/O电压时，该第一偏压约等于跨于该第一P型金属氧化物半导体晶体管的压降加上三倍的该第一P型金属氧化物半导体晶体管的一临界(threshold)电压，该第二偏压约等于该I/O电压减掉跨于该第一P型金属氧化物半导体晶体管的压降，再减掉该第二P型金属氧化物半导体晶体管的一临界电压，该第三偏压约等于该I/O电压减掉跨于该第一P型金属氧化物半导体晶体管的压降，再减掉该第三P型金属氧化物半导体晶体管的一临界电压。
本发明所述的输入/输出电路，当该输出节点输出0V时，该第一偏压约等于该I/O电压、该第二偏压约等于该I/O电压减掉跨于该第一P型金属氧化物半导体晶体管的压降，再减掉该第二P型金属氧化物半导体晶体管的一临界电压以及该第三偏压约等于两倍的该第三P型金属氧化物半导体晶体管的一临界电压。
本发明所述输入/输出(I/O)驱动器与电路，每一薄氧化层元件的栅极偏压电压允许其在较高的电压下运作而不遭受高压的破坏。这使得可只用薄氧化层元件来实作高压I/O驱动器，所以移除了厚氧化层元件所需的额外光罩，也因此节省了成本与制造时间。
附图说明
图1A至图1C是显示依据本发明实施例的3个具有薄氧化层元件的I/O驱动器架构；
图2A至图2B是显示依据本发明实施例的2个移位器架构；
图3为一电路图是显示依据本发明实施例的具有由一移位器所产生的一组差动偏压所控制的一I/O驱动器的电路。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图示，进行详细说明如下。
图1A为一示意图是显示依据本发明实施例的一具有薄氧化层元件的I/O驱动器100。所显示的I/O驱动器100只用薄氧化层元件来实作。此例中，薄氧化层PMOS晶体管102与104连同薄氧化层NMOS晶体管106与108被串联地摆置成介于一具有I/O电压(VDDI)的I/O电源供应以及接地之间的堆叠结构。此晶体管106与108共同被当作一降压模组以将输出节点110上的电压拉到低电位。晶体管102与104共同被当作一升压模组以将输出节点110上的电压提升到高电位。其I/O电压(VDDI)是高于一用于核心(core)电路(未显示)运作的核心电压VDDC。适当的差动偏压被施于上述晶体管的栅极以维持较高的I/O电压。上述差动偏压可以是如该核心电压的一固定偏压，或是切换于一第一电压与一第二电压间的一摆动偏压(swing bias)，需视I/O驱动器设计的需要。假使该摆动偏压切换具有与该I/O驱动器输出信号相同的极性时，当输出信号由0变为1时，该摆动偏压由低电压值切换至高电压值。假使该摆动偏压切换具有与该I/O驱动器输出信号相反的极性时，当输出信号由0变为1时，该摆动偏压由高电压值切换至低电压值。通过适当地利用各种的差动偏压控制上述晶体管，可以确保跨于晶体管102与104间的压差不会超过一既定值，此既定值是用来保持晶体管操作的正常，不会因过大的电压而烧坏。这样可以避免晶体管102与104因该高I/O电压VDDI跨于其上产生一高压差而遭到破坏。
晶体管102与108被设置如开关一般。晶体管104与106的栅极被嵌位(clamped)到核心电压VDDC。而晶体管108的栅极是被切换在0V与核心电压VDDC间的一摆动电压所驱动。晶体管102的栅极是被一高点在I/O电压VDDI与低点在核心电压VDDC间切换的摆动电压所偏压。当在输出节点110上的输出为逻辑值0时，I/O电压VDDI被施于晶体管102的栅极以使其完全截断(cutoff)。当在输出节点110上的输出为逻辑值1时，该晶体管102的栅极是被偏压至一适当范围的VDDI-|Vtp|，其中|Vtp|是该晶体管102的绝对临界电压值。这使得晶体管102导通且拉高输出节点110电位至高电位。利用这些适当的偏压，可使跨于晶体管102与104的压降不超过一既定值，所以可避免晶体管遭到破坏。
举例来说，若设计成核心电压是1.0V且I/O电压是1.8V时，晶体管104与106被嵌位至1.0V的核心电压VDDC。当需要输出逻辑0时，晶体管102的栅极则被偏压至1.8V。假设晶体管102的临界电压是0.4V，当需要输出逻辑1时，晶体管102的栅极将被偏压至一低于1.4V的电压，例如1.3V。利用在晶体管102的栅极上施加适当偏压，只有I/O电压1.8V的一小部分会抵达晶体管104的源极上。通过偏压的控制，跨于晶体管102的压差可以被控制在一既定值之下，所以可避免晶体管遭到破坏。同理，跨于晶体管104的压差可以被控制在一既定值之下，所以可避免晶体管遭到破坏。
由于晶体管102与晶体管104被适当地偏压，1.8V的高I/O电压VDDI可以由输出节点110所产生。
图1B是显示依据本发明实施例的一具有薄氧化层元件的I/O驱动器112。此例中，薄氧化层PMOS晶体管114、116与118连同薄氧化层NMOS晶体管120、122与124被串联地摆置成介于一具有I/O电压(VDDI)的I/O电源供应以及接地之间的堆叠结构。晶体管120、122与124共同被当作一降压模组以将输出节点126上的电压拉到低电位。晶体管114、116与118共同被当作一升压模组以将输出节点126上的电压拉到高电位。由于I/O驱动器112比I/O驱动器110有更多的晶体管串联在一起，其I/O电压也可能较高。换言之，当I/O值增加时，在升压模组中PMOS晶体管数亦随着增加。举例来说，如果I/O驱动器110能控制一1.8V的高电压，I/O驱动器112则能控制更高如2.5V的电压。利用在上述晶体管的栅极施加适当差动偏压以维持较高的I/O电压。这些栅极电压可以是一固定偏压如核心电压VDDC、一摆动偏压切换具有与该输出节点的输出信号相同的极性，或一摆动偏压切换具有与该输出节点的输出信号相反的极性，视I/O驱动器设计的需要而定。上述三种偏压的选择性应用可用以嵌位薄氧化层晶体管在一安全的操作区间。
晶体管114、116、118与124被设置如开关一般。I/O驱动器112的功用类似于I/O驱动器100，因为都是接受输入并提供一更高电压的输出。如实施例，当输出节点126输出该I/O电压，此时施于晶体管114栅极上的偏压是设在约(proximately)等于Vd+3|Vtp|，其中Vd是跨于晶体管114的压降以及|Vtp|是其临界电压值。而施加在晶体管116与118栅极上的偏压是设在约等于VDDI-Vd-|Vtp|。当输出节点126输出0V时，施加在晶体管114栅极上的偏压是设在约等于VDDI，而施加在晶体管116栅极上的偏压是设在约等于VDDI-Vd-|Vtp|，以及施加在晶体管118栅极上的偏压是设在约等于2|Vtp|。
举例来说，若设计成核心电压VDDC是1.0V、I/O电压是2.5V、跨于晶体管114的压降是0.7V、以及其临界电压是0.4V时，可通过一组的差动偏压来偏压I/O驱动器112中的元件。当需要输出逻辑0时，晶体管114的栅极偏压至2.5V；当需要输出逻辑1时，晶体管114的栅极则偏压至1.9V。当输出为逻辑0时，由于晶体管114上的偏压以及跨于其上的压降，只有1.8V将抵达晶体管116的源极，因此可避免晶体管114遭到破坏。而无论输出为逻辑0或1，晶体管116皆被偏压在1.4V。在另一压降后，只有1.2V可抵达晶体管118的源极，因此可避免晶体管116遭到破坏。当需要输出逻辑0时，晶体管118的栅极可偏压至0.8V；当需要输出逻辑1时，晶体管118的栅极则可偏压至1.4V。利用在晶体管114、116与118上施加适当偏压，跨于这些PMOS晶体管上的压差可被控制在一个安全范围内。为了避免高压的破坏，在I/O驱动器112降压模组内的晶体管亦被依据输出信号的值所适当地偏压。
图1C是显示依据本发明实施例的一具有薄氧化层元件的I/O驱动器128。薄氧化层PMOS晶体管130、132与134被放在一升压模组中，而一NMOS晶体管136串联一NMOS晶体管138被放在一降压模组中。上述设置可允许晶体管136的漏极能维持一较高电压，使得其源极可被嵌位至一较低电压。晶体管136的背栅极(backgate)偏压可被设成非常低，以使此元件不需要在一个别的P阱(P-well)中。利用此高压元件设计，可允许在不须使用额外的NMOS晶体管在降压模组中的条件下，在升压模组中使用PMOS晶体管，如图1B所示。
如图1A至图1C所示，使用于I/O驱动器内的PMOS晶体管是由差动偏压所控制，以使跨于每一晶体管的压差不会超过一既定值。此允许上述晶体管可在没有高I/O电压的破坏下由薄氧化层制造。
图2A是显示一移位器(level shifter)200，用以产生依据本发明实施例的差动偏压。移位器200可产生此差动偏压，用以适当的嵌位I/O驱动器100、112以及128内的晶体管，如图1A至图1C所示。一个PMOS晶体管202耦接至一个具有I/O电压VDDI的I/O电压供应源。一或多个压降PMOS晶体管206、210与214是串联地耦接至晶体管202的漏极，其中每一压降PMOS晶体管的栅极是连接至其漏极。一个NMOS晶体管，其具有由一输入信号D所控制的栅极，是串联地耦接至该晶体管214与接地之间。一个PMOS晶体管204是耦接至该I/O电源且平行于该晶体管202。晶体管204的栅极是耦接至晶体管202的漏极，且晶体管202的栅极是耦接至晶体管204的漏极。一或多个压降PMOS晶体管208、212与216是串联地耦接至晶体管204的漏极，其中每一压降PMOS晶体管的栅极是连接至其漏极。一个NMOS晶体管，其具有由一互补输入信号DB所控制的栅极，是串联地耦接至晶体管216与接地之间。
晶体管202与204形成一互耦(cross-coupled)架构，使得当输入信号D与DB在切换时可闩住(latch)数据。值得注意的是，此互补输入信号DB是输入信号D的反相。PMOS晶体管206、210与214是被设置成一二极管配置(diode configuration)，而PMOS晶体管208、212与216是被设置成另一二极管配置以提供多重的压降。值得注意的是，在节点218与220上，两个充电元件(leakers)可以帮助在晶体管202或204被截断时，避免电压降到接地。
三种不同的偏压可从移位器200上所获得。节点220，如同222与224可提供用以嵌位具有相同极性如输入信号D的偏压；而节点218，如同226与228可提供用以嵌位具有相反极性如输入信号DB的偏压。一对的PMOS晶体管，其中其栅极耦接至其漏极且接收节点222与226的输出，提供一固定偏压R。其余节点则依据由此输入信号D至互补输入信号DB的切换提供摆动偏压。
值得注意的是，PMOS晶体管206、208、210、212、214与216可以是NMOS二极管、PMOS二极管、NMOS晶体管、P-N结二极管或是其组合。如果一NMOS晶体管是连接如同一二极管，其栅极是连接至其漏极。同样地，如果一PMOS晶体管是连接如同一二极管，其栅极是连接至其漏极。
图2B是显示一移位器230，用以产生依据本发明实施例的差动偏压。PMOS晶体管244是耦接至具有一I/O电压VDDI的I/O电源。一或多个电容器232、236与240是串联地耦接至晶体管244的漏极，用以接收一输入信号D。一个PMOS晶体管246是耦接至该I/O电源且平行于PMOS晶体管244。晶体管246的栅极是耦接至晶体管244的漏极，且晶体管244的栅极是耦接至晶体管246的漏极。一或多个电容器234、238与242是串联地耦接至晶体管246的漏极，用以接收输入信号D的互补信号。
一个二极管252是耦接至该I/O电源且平行于PMOS晶体管244。PMOS晶体管248是串联地耦接至二极管252，且其栅极连接至其漏极，再耦接至晶体管244的漏极。第二二极管254是耦接至该I/O电源且平行于PMOS晶体管246。PMOS晶体管250是串联地耦接至二极管254，且其栅极连接至其漏极，再耦接至晶体管246的漏极。
值得注意的是，上述移位器230可以产生该差动偏压，用以适当地嵌位如图1A、图1B与图1C中的I/O驱动器内的晶体管。移位器230是一靴带式(bootstrap)移位器由六个靴带式NMOS晶体管232、234、236、238、240与242所组成，其可被视为电容元件，提供一任意电容值以决定其偏压。NMOS晶体管232、236与240是在一堆叠结构，且可被视为一靴带式模组，而NMOS晶体管234、238与242亦在一堆叠结构，且可被视为另一靴带式模组。依据节点256被耦接至高或低电位，一个输入信号D亦由低至高或高至低切换。晶体管244与246的组合形成一互耦结构以闩住一信号。二极管252或254连同晶体管248或250一起作用，以提供当节点256或258浮接时的一漏电路径。因此，节点258或256根据输入信号D，输出一偏压来控制其I/O驱动器。
移位器230具有数个优点。移位器230，当允许其偏压可依据电容比任意地产生时，可以更快地执行，比依赖固定的临界电压更容易。且当产生偏压时，与温度无关。此外，移位器230放较少氧化压力(oxide stress)在元件上且具有较少漏电流。所有MOS晶体管亦共用同一本体(bulks)，表示其占用较少地区域。
值得注意的是，如图2B中的MOS元件可以是零-Vt元件、空乏形(depletion)元件、N+在N-bulk MOS电容器上或P+在P-bulk MOS电容器上。
图3是显示依据本发明实施例的一电路300，其具有由移位器304所偏压的一I/O驱动器302。此I/O驱动器302等效于图1A中的I/O驱动器100，其薄氧化层元件其中之一由移位器304所偏压。移位器304，除了少一个NMOS电容器外，其运作方式如同图2B中的移位器230。
薄氧化层PMOS晶体管306与308被设于一升压模组中连同薄氧化层NMOS晶体管310与312被设于一降压模组中。当晶体管312可被一反相器314所驱动时，晶体管308与310的栅极皆嵌位至核心电压VDDC，所以允许其在0V至核心电压VDDC间摆动。晶体管306的栅极是由移位器304中的节点316上的电压所偏压，所以允许其根据输入信号D的改变值在一高电压与一低电压间作切换。
移位器304运作类似于图2B中的靴带式移位器230。在移位器304中，电容器318、320、322与324经由包括二极管326与328以及PMOS晶体管330与332充电元件初始地充电至VDDI-VDDC。假如输入信号D是设为低电位，一PMOS晶体管334被关闭，此时PMOS晶体管336是导通的，所以高电压VDDI抵达节点316，因此关闭晶体管306。同时，此输入信号D亦驱动反相器314且导通I/O驱动器302中的晶体管312。利用关闭晶体管306与导通晶体管312，使得在节点338上的输出电压为0V。当此输入信号D由低至高切换时，一节点340是升压至高电位且等于VDDI。节点316将耦接至低电位，其等于VDDC。接着，节点316上的电压将足够去导通晶体管306，使得I/O驱动器302中的节点338可被提升至高电位。
依据本发明的实施例，多重的薄氧化层元件可被设成一串接结构，其中每一元件是由移位器提供的一适当偏压所控制。每一薄氧化层元件的栅极偏压电压允许其在较高的电压下运作而不遭受高压的破坏。这使得可只用薄氧化层元件来实作高压I/O驱动器，所以移除了厚氧化层元件所需的额外光罩，也因此节省了成本与制造时间。
上述揭露提供许多不同的实施例与范例，用以实施本揭露的各种不同特色。特定例子中的元件与过程是被描述以帮助厘清本揭露，当然本发明并不限于此。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：I/O驱动器
102、104：薄氧化层PMOS晶体管
106、108：薄氧化层NMOS晶体管
VDDI：I/O电压
VDDC：核心电压
110：输出节点
112：I/O驱动器
114、116、118：薄氧化层PMOS晶体管
120、122、124：薄氧化层NMOS晶体管
126：输出节点
128：I/O驱动器
130、132、134：薄氧化层PMOS晶体管
136、138：NMOS晶体管
200：移位器
202、204：PMOS晶体管
206、208、210、212、214、216：压降PMOS晶体管
D：输入信号
DB：互补输入信号
218、220、222、224、226、228：节点
R：固定偏压
230：移位器
232、234、236、238、240、242：电容器
244：PMOS晶体管
246、248、250：PMOS晶体管
252、254：二极管
256、258：节点
300：电路图
302：I/O驱动器
304：移位器
306、308：薄氧化层PMOS晶体管
310、312：薄氧化层NMOS晶体管
314：反相器
316：节点
318、320、322、324：电容器
326、328：二极管
330、332、334、336：PMOS晶体管
338、340：节点
Claims (10)
1.一种输入/输出电路，用以相应于一第二电压的输入信号，输出一第一电压的输出信号，该第二电压低于该第一电压，包括：
一降压模组，其具有至少一介于接地端与一输出节点间串联耦接的N型金属氧化物半导体晶体管；
一升压模组，其具有至少一介于一输入/输出电压与该输出节点间串联耦接的P型金属氧化物半导体晶体管；
一移位器，其回应于该输入信号，用以产生一组差动偏压选择性地启动或禁止该降压模组与该升压模组，将该输出节点的电压拉至该输入/输出电压或接地，其中该移位器还包括：
一第一P型金属氧化物半导体晶体管，其源极耦接至该输入/输出电压；
一第一群组，其具有一或多个其栅极连接至其漏极的压降P型金属氧化物半导体晶体管，串联耦接至该第一P型金属氧化物半导体晶体管的漏极；
一第一N型金属氧化物半导体晶体管，其具有由该输入信号所控制的一栅极，串联耦接于该压降P型金属氧化物半导体晶体管的该第一群组与接地之间；
一第二P型金属氧化物半导体晶体管，其与该第一P型金属氧化物半导体晶体管相平行，其源极耦接至该输入/输出电压，其中该第二P型金属氧化物半导体晶体管的栅极耦接至该第一P型金属氧化物半导体晶体管的漏极，以及该第一P型金属氧化物半导体晶体管的栅极耦接至该第二P型金属氧化物半导体晶体管的漏极；
一第二群组，其具有一或多个其栅极连接至其漏极的压降P型金属氧化物半导体晶体管，串联耦接至该第二P型金属氧化物半导体晶体管的漏极；以及
一第二N型金属氧化物半导体晶体管，其具有由该输入信号的一互补信号所控制的一栅极，串联耦接于该压降P型金属氧化物半导体晶体管的该第二群组与接地之间，其中该第一及第二P型金属氧化物半导体晶体管的漏极与该压降P型金属氧化物半导体晶体管的该第一及该第二群组提供该差动偏压；
其中对于每一个该P型金属氧化物半导体晶体管，该差动偏压是分别地设定，使得跨于每一该P型金属氧化物半导体晶体管间的一压差不会超过一既定值，借此避免毁坏。
2.根据权利要求1所述的输入/输出电路，其特征在于，该升压模组中使用的P型金属氧化物半导体晶体管数量是取决于该输入/输出电压。
3.根据权利要求1所述的输入/输出电路，其特征在于，该差动偏压包括至少一其电压电平低于该输入/输出电压的固定偏压或包括依据该输出节点上预期的一电压电平，切换于一高电压值与一低电压值间的一摆荡偏压。
4.根据权利要求3所述的输入/输出电路，其特征在于，当该输出节点上预期的电压电平由该输入/输出电压切换至接地时，该摆荡偏压由该低电压值切换至该高电压值或由该高电压值切换至该低电压值。
5.根据权利要求1所述的输入/输出电路，其特征在于，该移位器更包括：
一第三P型金属氧化物半导体晶体管，其栅极耦接至其漏极；以及
一第四P型金属氧化物半导体晶体管，其栅极耦接至其漏极，再耦接至该第三P型金属氧化物半导体晶体管的漏极，
其中该第三及该第四P型金属氧化物半导体晶体管接收来自该压降P型金属氧化物半导体晶体管的该第一与该第二群组的漏极的差动偏压的一互补对，并且输出一固定偏压。
6.一种输入/输出电路，用以相应于一第二电压的输入信号，输出一第一电压的输出信号，该第二电压低于该第一电压，包括：
一降压模组，其具有至少一介于接地端与一输出节点间串联耦接的N型金属氧化物半导体晶体管；
一升压模组，其具有至少一介于一输入/输出电压与该输出节点间串联耦接的P型金属氧化物半导体晶体管；
一移位器，其回应于该输入信号，用以产生一组差动偏压选择性地启动或禁止该降压模组与该升压模组，将该输出节点的电压拉至该输入/输出电压或接地，其中该移位器更包括：
一第一P型金属氧化物半导体晶体管，其源极耦接至该输入/输出电压；
一第一群组，其具有至少一电容器，串联耦接至该第一P型金属氧化物半导体晶体管的一漏极，用以接收该输入信号；
一第二P型金属氧化物半导体晶体管，其与该第一P型金属氧化物半导体晶体管相平行，其源极耦接至该输入/输出电压，其中该第二P型金属氧化物半导体晶体管的栅极耦接至该第一P型金属氧化物半导体晶体管的漏极，以及该第一P型金属氧化物半导体晶体管的栅极耦接至该第二P型金属氧化物半导体晶体管的漏极；以及
一第二群组，其具有至少一电容器，串联耦接至该第二P型金属氧化物半导体晶体管的一漏极，用以接收该输入信号的一互补信号，
其中该第一及第二P型金属氧化物半导体晶体管的漏极提供该差动偏压，
其中对于每一个该P型金属氧化物半导体晶体管，该差动偏压是分别地设定，使得跨于每一该P型金属氧化物半导体晶体管间的一压差不会超过一既定值，借此避免毁坏。
7.根据权利要求6所述的输入/输出电路，其特征在于，该移位器更包括：
一第一二极管，其与该第一P型金属氧化物半导体晶体管相平行，其正端耦接至该输入/输出电压；以及
一第三P型金属氧化物半导体晶体管，其栅极连接至其漏极，串联地耦接至该第一二极管的负端，再耦接至该第一P型金属氧化物半导体晶体管的漏极。
8.根据权利要求6所述的输入/输出电路，其特征在于，该升压模组还包括：
一第一P型金属氧化物半导体晶体管，耦接至该输入/输出电压；
一第二P型金属氧化物半导体晶体管，串联耦接至该第一P型金属氧化物半导体晶体管；以及
一第三P型金属氧化物半导体晶体管，串联耦接于该第二P型金属氧化物半导体晶体管与该输出节点之间，
其中该第一、第二与第三P型金属氧化物半导体晶体管的栅极分别地被一第一、第二与第三偏压所控制，使得每一跨于该第一、第二与第三P型金属氧化物半导体晶体管的压差不会超过一既定值，借此避免该第一、第二与第三P型金属氧化物半导体晶体管毁坏。
9.根据权利要求8所述的输入/输出电路，其特征在于，当该输出节点输出该输入/输出电压时，该第一偏压等于跨于该第一P型金属氧化物半导体晶体管的压降加上三倍的该第一P型金属氧化物半导体晶体管的一临界电压，该第二偏压等于该输入/输出电压减掉跨于该第一P型金属氧化物半导体晶体管的压降，再减掉该第二P型金属氧化物半导体晶体管的一临界电压，该第三偏压等于该输入/输出电压减掉跨于该第一P型金属氧化物半导体晶体管的压降，再减掉该第三P型金属氧化物半导体晶体管的一临界电压。
10.根据权利要求8所述的输入/输出电路，其特征在于，当该输出节点输出0V时，该第一偏压等于该输入/输出电压、该第二偏压等于该输入/输出电压减掉跨于该第一P型金属氧化物半导体晶体管的压降，再减掉该第二P型金属氧化物半导体晶体管的一临界电压以及该第三偏压等于两倍的该第三P型金属氧化物半导体晶体管的一临界电压。
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