KR100275392B1 - 반도체 장치 - Google Patents

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KR100275392B1
KR100275392B1 KR1019970000343A KR19970000343A KR100275392B1 KR 100275392 B1 KR100275392 B1 KR 100275392B1 KR 1019970000343 A KR1019970000343 A KR 1019970000343A KR 19970000343 A KR19970000343 A KR 19970000343A KR 100275392 B1 KR100275392 B1 KR 100275392B1
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KR1019970000343A
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카즈타미 아리모토
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다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
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    • Y10S257/901—MOSFET substrate bias

Abstract

SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치에 관한 것으로, 소비전류가 적고 또한 레이아웃 면적이 작은 반도체 장치를 제공하기 위해, 소오스 영역, 드레인 영역 및 그 2개의 영역 사이에 위치하는 본체 영역을 포함하는 MOS트랜지스터 및 대기 모드 기간중의 미리 결정된 기간에는 MOS트랜지스터의 본체 영역의 축적전하를 배출하기 위한 미리 결정된 전위를 소오스 영역에 인가하고, 그 이외의 기간에는 제1 전원 전위를 소오스 영역에 인가하는 소오스 전위 전환 수단을 마련하였다.
이러한 구성으로 하는 것에 의해, 콘택트영역에 의해서 본체 전위를 고정시키는 것에 의해 서브스레쉬홀드 누설 전류의 저감화를 도모하고 있던 종래에 비해서 콘택트영역 분만큼 레이아웃 면적의 축소화를 도모할 수가 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE FORMED ON SOI SUBSTRATE}
본 발명은 반도체 장치에 관한 것으로, 특히 SOI(Silicon On Insulator) 기판 상에 형성되고, 대기 모드와 활성 모드를 갖는 반도체 장치에 관한 것이다.
도 13은 SOI기판 상에 형성된 종래의 반도체 집적 회로 장치(DRAM, SRAM 등)의 CMOS인버터(70)의 구성을 도시한 회로도이다. 도 13을 참조하면, 이 CMOS인버터(70)은 입력노드N71, 출력노드N72, p채널 MOS트랜지스터(71) 및 n채널 MOS트랜지스터(72)를 포함한다. 입력노드N71에는 입력신호Vin이 입력되고, 출력노드N72에서 출력신호Vout가 출력된다. p채널 MOS트랜지스터(71)의 게이트는 입력노드N71에 접속되고, 그의 소오스는 전원 전위Vcc를 받고, 그의 드레인은 출력노드N72에 접속된다. n채널 MOS트랜지스터(72)의 게이트는 입력노드N71에 접속되고, 그의 드레인은 출력노드N72에 접속되고, 그의 소오스는 접지된다. MOS트랜지스터(71), (72)의 본체는 모두 플로팅되어 있다.
도 14의 (a)는 도 13에 도시한 n채널 MOS트랜지스터(72)의 디바이스구조를 도시한 일부를 절단한 평면도, 도 14의 (b)는 도 14의 (a)의 X-X'선 단면도이다. 도면에 있어서, 이 n채널 MOS트랜지스터(72)는 SOI기판(73)상에 형성된다. SOI기판(73)은 실리콘기판(74)와 그 표면에 적층된 SiO매립산화층(75) 및 p-형 실리콘층(76)을 포함한다. n채널 MOS트랜지스터(72)의 소자영역은 p-형 실리콘층(76)이 산화된 SiO절연층(77)에 의해서 다른 소자영역과 분리된다.
소자영역 중앙부의 위쪽에 게이트산화막(도시하지 않음)을 거쳐서 게이트전 극(81)이 형성된다. p-형 실리콘층(76)중의 게이트전극(81)에 의해 덮여진 부분이 본체 영역(82)로 된다. 또, 게이트전극(81)의 한쪽측에 n+형 드레인 영역(83)이 형성되고, 게이트전극(81)의 다른쪽측에 n+형 소오스 영역(84)가 형성된다. 게이트전극(81)은 입력노드N71에 접속되고, n+형 드레인 영역(83)은 콘택트홀CH를 거쳐서 출력노드N72에 접속되고, n+형 소오스 영역(84)는 콘택트홀CH를 거쳐서 접지된다. p채널 MOS트랜지스터(71)의 디바이스구조는 p형과 n형이 반대로 될 뿐 n채널 MOS트랜지스터(72)와 동일하다.
다음에, 도 13 및 도 14에서 설명한 CMOS인버터(70)의 동작에 대해서 설명한다. 입력신호 Vin이 「L」레벨(접지레벨Vss)인 대기 모드 기간에는 p채널 MOS트랜지스터(71)이 도통상태로 되고 n채널 MOS트랜지스터(72)가 비도통상태로 되어 출력신호Vout는 「H」레벨(전원레벨Vcc)로 된다. 활성 모드 기간으로 되어 입력신호Vin이「H」레벨로 상승하면, p채널 MOS트랜지스터(71)이 비도통상태로 되고 n채널 MOS트랜지스터(72)가 도통상태로 되어 출력신호Vout는 「L」레벨로 된다.
그런데, 이러한 반도체 집적 회로 장치에서는 최근 고집적화와 함께 저전원전압화가 진행되고 있다. 따라서, 반도체 집적 회로 장치는 저전원전압하에서도 고속동작할 수 있도록 반도체 집적 회로 장치를 구성하는 MOS트랜지스터의 임계값전압을 낮추고 구동력을 높일 필요가 있다.
그러나, MOS트랜지스터의 임계값전압을 전원전압과 마찬가지로 저감화하면, MOS트랜지스터의 서브스레쉬홀드 누설 전류IL이 증대해 버린다. 따라서, MOS트랜지스터의 임계값전압을 전원전압과 마찬가지로 저감화할 수 없어 반도체 집적 회로 장치의 성능향상, 특히 그의 고속화의 실현이 곤란하게 되는 것이 예상된다. 이러한 문제점은 예를 들면 1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48 및 pp. 83-84에서 지적되어 있다.
예를 들면, 도 13 및 도 14에서 설명한 CMOS인버터(70)의 n채널 MOS트랜지스터(72)에서는 도 15에 도시한 바와 같이 임계값전압을 저감화하면 대기 모드 기간에 있어서 n+형 드레인 영역(83)에서 p-형 본체 영역(82)로 유입하는 접합누설 전류가 증대한다. 이것에 의해, p-형 본체 영역(82)의 전위가 상승하여 n채널 MOS트랜지스터(72)의 서브스레쉬홀드 누설 전류IL이 증대해 버린다. 이러한 현상은 예를 들면 1995 Symposium on VLSI Technology Dig. of Tech Papers 12-3에서 지적되어 있다.
서브스레쉬홀드 누설 전류IL을 저감화하는 방법으로서는 n채널 MOS트랜지스터(72)의 p-형 본체 영역(82)의 전위를 고정시키는 방법이 있다. 이러한 방법에서는 도 16에 도시한 바와 같이 T자형의 게이트전극(81')가 마련되고, 이 게이트전극(81)에 의해 덮여진 p-형 본체 영역(82')와 접촉하도록 해서 p+형 콘택트영역(85)가 새로 마련된다. 콘택트홀CH를 거쳐서 P+형 콘택트영역(85)에 일정한 기판전위를 인가하는 것에 의해 p-형 본체 영역(82')의 전위상승을 방지할 수 있고, 서브스레쉬홀드 누설 전류IL의 저감화를 도모할 수 있다.
그러나, 이 방법에서는 p+형 콘택트영역(85)를 마련할 필요가 있으므로 레이아웃 면적이 증대한다는 문제가 있었다. 또, p-형 본체 영역(82)와 n+형 드레인 영역(83) 및 n+형 소오스 영역(84) 사이의 용량값이 증대하여 동작속도가 지연된다는 문제가 있었다.
그 때문에, 본 발명의 주된 목적은 소비전류가 적고 또한 레이아웃 면적이 작은 반도체 장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 소비전류가 적고 또한 동작속도가 빠른 반도체 장치를 제공하는 것이다.
청구항 1에 관한 본 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 소오스 영역, 드레인 영역 및 그 2개의 영역 사이에 위치하는 본체 영역을 포함하는 MOS트랜지스터 및 대기 모드 기간중의 미리 결정된 기간에는 MOS트랜지스터의 본체 영역의 축적전하를 배출하기 위한 미리 결정된 전위를 소오스 영역에 인가하고, 그 이외의 기간에는 제1 전원 전위를 소오스 영역에 인가하는 소오스 전위 전환 수단을 구비한 것이다.
청구항 2에 관한 본 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 각각이 드레인 끼리가 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로, 대기 모드 기간중의 미리 결정된 기간에는 각 반전 회로의 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역의 축적전하를 배출하기 위한 제1 전원 전위보다 높은 승압 전위를 그의 p채널 MOS트랜지스터의 소오스에 인가하고, 그 이외의 기간 에는 그의 p채널 MOS트랜지스터의 소오스에 제1 전원 전위를 인가하는 제1 소오스 전위 전환 수단 및 대기 모드 기간중의 미리 결정된 기간에는 각 반전 회로의 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역의 축적전하를 배출하기 위한 제2 전원 전위보다 낮은 강압전위를 그의 n채널 MOS트랜지스터의 소오스에 인가하고, 그 이외의 기간에는 그의 n채널 MOS트랜지스터의 소오스에 제2 전원 전위를 인가하는 제2 소오스 전위 전환 수단을 구비한 것이다.
청구항 3에 관한 본 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 외부에서 제1 전원 전위가 인가되는 제1 주전원선, 제1 주전원선에 대응해서 마련된 제1 부전원선, 외부에서 제2 전원 전위가 인가되는 제2 주전원선, 제2 주전원선에 대응해서 마련된 제2 부전원선, 각각이 제1 및 제2 부전원선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로, 제1 주전원선과 제1 부전원선 사이에 접속되고 대기 모드 기간에는 미리 결정된 주기로 펄스적으로 도통하고 활성 모드 기간에는 항상 도통해서 제1 부전원선에 제1 전원 전위를 인가하는 제1 접속수단 및 제2 주전원선과 제2 부전원선 사이에 접속되고 대기 모드 기간에는 미리 결정된 주기로 펄스적으로 도통하고 활성 모드 기간에는 항상 도통해서 제2 부전원선에 제2 전원 전위를 인가하는 제2 접속수단을 구비한 것이다.
청구항 4에 관한 본 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 각각이 드레인 끼리가 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로, 외부에서 제1 전 원 전위가 인가되고 여러 개의 반전 회로중의 대기 모드 기간에 도통하는 p채널 MOS트랜지스터의 소오스에 접속되는 제1 주전원선, 외부에서 제2 전원 전위가 인가되고 여러 개의 반전 회로중의 대기 모드 기간에 도통하는 n채널 MOS트랜지스터의 소오스에 접속되는 제2 주전원선, 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터의 소오스에 접속되는 제1 부전원선, 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 n채널 MOS트랜지스터의 소오스에 접속되는 제2 부전원선, 대기 모드 기간중의 미리 결정된 기간에는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역의 축적전하를 배출하기 위한 제1 전원 전위보다 높은 승압 전위를 제1 부전원선에 인가하고, 그 이외의 기간에는 제1 주전원선과 제1 부전원선을 접속하는 제1 소오스 전위 전환 수단 및 대기 모드 기간중의 미리 결정된 기간에는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역의 축적전하를 배출하기 위한 제2 전원 전위보다 낮은 강압전위를 부전원선에 인가하고, 그 이외의 기간에는 제1 주전원선과 제2 부전원선을 접속하는 제2 소오스 전위 전환 수단을 구비한 것이다.
청구항 5에 관한 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 소오스 영역, 드레인 영역 및 그 2개의 영역 사이에 위치하는 본체 영역을 포함하는 MOS트랜지스터 및 대기 모드 기간중의 미리 결정된 기간에는 MOS트랜지스터의 본체 영역을 미리 결정된 전위로 고정시키고, 그 이외의 기간에는 본체 영역을 플로팅시키는 본체 전위 전환 수단을 구비한 것이다.
청구항 6에 관한 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖 는 반도체 장치로서, 각각이 제1 및 제2 전원 전위선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로, 대기 모드 기간중의 미리 결정된 기간에는 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 제1 전원 전위 이상의 승압 전위로 고정시키고, 그 이외의 기간에는 본체 영역을 플로팅시키는 제1 본체 전위 전환 수단 및 대기 모드 기간중의 미리 결정된 기간에는 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 제2 전원 전위 이하의 강압전위로 고정시키고, 그 이외의 기간에는 본체 영역을 플로팅시키는 제2 본체 전위 전환 수단을 구비한 것이다.
청구항 7에 관한 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 외부에서 제1 전원 전위가 인가되는 제1 주전원선, 제1 주전원선에 대응해서 마련된 제1 부전원선, 외부에서 제2 전원 전위가 인가되는 제2 주전원선, 제2 주전원선에 대응해서 마련된 제2 부전원선, 각각이 제1 및 제2 부전원선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로, 제1 주전원선과 제1 부전원선 사이에 접속되고 활성 모드 기간에 도통해서 제1 부전원선에 제1 전원 전위를 인가하는 제1 접속수단, 제2 주전원선과 제2 부전원선 사이에 접속되고 활성 모드 기간에 도통해서 제2 부전원선에 제2 전원 전위를 인가하는 제2 접속수단, 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터에 대응해서 마련되고 대기 모드 기간중의 미리 결정된 기간에는 대응하는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 제1 전원 전위 이상의 승압 전위로 고정시키고, 그 이외의 기간에는 본체 영역을 플로팅시키는 제1 본체 전위 전환 수단 및 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 n채널 MOS트랜지스터에 대응해서 마련되고 대기 모드 기간중의 미리 결정된 기간에는 대응하는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 제2 전원 전위 이하의 강압전위로 고정시키고, 그 이외의 기간에는 그 본체 영역을 플로팅시키는 제2 본체 전위 전환 수단을 구비한 것이다.
청구항 8에 관한 발명은 SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서, 각각이 드레인 끼리가 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로, 외부에서 제1 전원 전위가 인가되고 여러 개의 반전 회로중의 대기 모드 기간에 도통하는 p채널 MOS트랜지스터의 소오스에 접속되는 제1 주전원선, 외부에서 제2 전원 전위가 인가되고 여러 개의 반전 회로중의 대기 모드 기간에 도통하는 n채널 MOS트랜지스터의 소오스에 접속되는 제2 주전원선, 제1 주전원선에서 제1 전원 전위가 인가되고 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터의 소오스에 접속되는 제1 부전원선, 제2 주전원선에서 제2 전원 전위가 인가되고 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 n채널 MOS트랜지스터의 소오스에 접속되는 제2 부전원선, 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터에 대응해서 마련되고 대기 모드 기간중의 미리 결정 된 기간에는 대응하는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 제1 전원 전위 이상의 승압 전위로 고정시키고, 그 이외의 기간에는 그 본체 영역을 플로팅시키는 제1 본체 전위 전환 수단 및 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 n채널 MOS트랜지스터에 대응해서 마련되고 대기 모드 기간중의 미리 결정된 기간에는 대응하는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 제2 전원 전위 이하의 강하전위로 고정시키고, 그 이외의 기간에는 본체 영역을 플로팅시키는 제2 본체 전위 전환 수단을 구비한 것이다.
도 1은 본 발명의 실시예1의 원리를 설명하기 위한 도면.
도 2는 도 1에서 설명한 원리가 적용된 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도.
도 3은 도 2에 도시한 회로의 동작을 설명하기 위한 타이밍도.
도 4는 도 2에 도시한 회로의 동작을 설명하기 위한 다른 타이밍도.
도 5는 본 발명의 실시예2에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도.
도 6은 본 발명의 실시예3에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도.
도 7은 도 6에 도시한 회로의 동작을 설명하기 위한 타이밍도.
도 8은 도 6에 도시한 회로의 효과를 설명하기 위한 도면.
도 9는 본 발명의 실시예4에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도.
도 10은 본 발명의 실시예5에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도.
도 11은 도 10에 도시한 회로의 동작을 설명하기 위한 타이밍도.
도 12는 본 발명의 실시예6에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도.
도 13은 종래의 반도체 집적 회로장치의 CMOS인버터의 구성을 도시한 회로도.
도 14는 도 13에 도시한 n채널 MOS트랜지스터의 디바이스구조를 도시한 도면.
도 15는 도 13에 도시한 회로의 문제점을 설명하기 위한 도면.
도 16은 도 13에 도시한 n채널 MOS트랜지스터의 다른 디바이스구조를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1∼3, 11∼13, 31∼33, 41∼44, 70 : CMOS인버터, 4, 14, 34, 36, 45, 71 : p채널 MOS트랜지스터, 5, 15, 35, 37, 46, 72 : n채널 MOS트랜지스터, 6, 7, 21∼26, 38∼40, 47, 48, 51∼54 : 스위치, 73 : SOI기판, 74 : 실리콘기판, 75 : SiO매립산화층, 76 : p-형 실리콘층, 77 : SiO절연층, 81 : 게이트전극, 82 : p-형 본체 영역, 83 : n+형 드레인 영역, 84 : n+형 소오스 영역, 85 : p+형 콘택트영역.
(실시예 1)
도 1은 본 발명의 실시예1의 원리를 설명하기 위한 도면으로서, 특히 도 1a은 도 15와 대비되는 도면, 도 1b은 도 1a에 도시한 n채널 MOS트랜지스터(72)의 p-형 본체 영역(82) 및 n+형 소오스 영역(84)의 전위를 도시한 도면이다.
도 15에서는 n채널 MOS트랜지스터(72)의 임계값 전압을 내리면 대기 모드 기간에 있어서 비도통상태에 있는 n채널 MOS트랜지스터(72)의 드레인 영역(83)에서 본체 영역(82)로 흐르는 접합누설 전류가 증대하고, 이것에 의해서 본체 영역(82)의 전위가 상승하여 서브스레쉬홀드 누설 전류IL이 증대하는 것을 설명하였다.
그래서, 이 실시예에서는 도 1에 도시한 바와 같이 전환스위치(7)을 마련하 여 대기 모드 기간은 n채널 MOS트랜지스터(72)의 n+형 소오스 영역(84)에 부전위Vbb(Vbb＜Vss)를 인가하고, 활성 모드 기간은 종래와 같이 접지전위Vss를 인가한다. 대기 모드 기간에 있어서 n채널 MOS트랜지스터(72)의 n+형 소오스 영역(84)에 부전위Vbb를 인가하면, p-형 본체 영역(82)와 n+형 소오스 영역(84)사이는 순바이어스로 된다. 이 때문에, p-형 본체 영역(82)에 축적된 정전하가 n+형 소오스 영역(84)로 유출하고, p-형 본체 영역(82)의 전위가 상대적으로 저하해서 서브스레쉬홀드 누설 전류IL이 감소한다. 대기 모드 기간에 있어서 비도통상태에 있는 p채널 MOS트랜지스터에서는 그의 소오스 영역에 승압 전위Vpp(Vpp＞Vcc)를 인가하는 것에 의해서 마찬가지의 효과가 얻어진다.
도 2는 도 1에서 설명한 원리가 적용된 반도체 집적 회로장치의 주요부를 도시한 회로도이다.
도 2를 참조하면, 이 반도체 집적 회로장치는 SOI기판 상에 형성되어 있어 직렬 접속된 여러 개의(도면에서는 3개)의 CMOS인버터(1)∼(3)과 2개의 전환스위치(6), (7)을 구비한다. 인버터(1)∼(3)의 각각은 노드N1과 N2 사이에 직렬 접속된 p채널 MOS트랜지스터(4) 및 n채널 MOS트랜지스터(5)를 포함한다. 초단의 인버터(1)에 입력신호Vin이 입력되고, 최종단의 인버터(3)에서 출력신호Vout가 출력된다.
전환스위치(6)의 공통단자(6c)는 노드N1에 접속되고, 그의 한쪽 전환단자(6a)는 전원 전위Vcc를 받고, 그의 다른쪽 전환단자(6b)는 승압 전위Vpp를 받는다. 전환스위치(7)의 공통단자(7c)는 노드N2에 접속되고, 그의 한쪽 전환단자(7a)는 접지전위Vss를 받고, 그의 다른쪽 전환단자(7b)는 부전위Vbb를 받는다.
도 3 및 도 4는 도 2에 도시한 회로의 동작을 설명하기 위한 타이밍도이다. 대기 모드 기간에서는 기본적으로는 전환스위치(6)의 단자(6a), (6c) 사이가 도통하고, 전환스위치(7)의 단자(7a), (7c) 사이가 도통하며, 노드N1, N2에는 각각 전원 전위Vcc 및 접지전위Vss가 인가된다. 또, 입력신호Vin은 「L」레벨(접지전위Vss)로 고정된다.
따라서, 인버터(1), (3)의 p채널 MOS트랜지스터(4) 및 인버터(2)의 n채널 MOS트랜지스터(5)가 도통상태로 되고, 인버터(1), (3)의 n채널 MOS트랜지스터(5) 및 인버터(2)의 p채널 MOS트랜지스터(4)가 비도통상태로 된다.
이 때, 도 3에 도시한 바와 같이 인버터(1), (3)의 n채널 MOS트랜지스터(5)의 본체 전위가 서서히 상승하여 서브스레쉬홀드 누설 전류IL이 증대한다. 그래서, 전환스위치(7)을 미리 결정된 주기로 미리 결정된 기간만큼 전환해서 노드N2 즉 n채널 MOS트랜지스터(5)의 소오스에 부전위Vbb를 펄스적으로 인가한다. 이것에 의해, n채널 MOS트랜지스터(5)의 본체 영역에 축적된 정전하가 소오스를 거쳐서 빼내지고 n채널 MOS트랜지스터(5)의 본체 전위가 저하해서 서브스레쉬홀드 누설 전류IL이 감소한다.
마찬가지로, 인버터(2)의 p채널 MOS트랜지스터(4)의 본체 전위가 서서히 하 강해서 서브스레쉬홀드 누설 전류IL이 증대한다. 그래서, 전환스위치(6)을 전환스위치(7)과 마찬가지로 전환해서 노드N1 즉, p채널 MOS트랜지스터(4)의 소오스에 승압 전위Vpp를 펄스적으로 인가한다. 이것에 의해, P채널 MOS트랜지스터(4)의 본체 영역에 축적된 부전하가 그의 소오스를 거쳐서 빼내지고 p채널 MOS트랜지스터(4)의 본체 전위가 상승해서 서브스레쉬홀드 누설 전류IL이 감소한다.
활성기간에서는 전환스위치(6)의 단자(6a), (6c)가 도통하고 전환스위치(7)의 단자(7a), (7c)가 항상 도통하고, 노드N1, N2는 각각 전원 전위Vcc 및 접지전위Vss로 고정된다.
활성기간으로 되면, 도4에 도시한 바와 같이 입력신호Vin 즉 인버터(1)의 MOS트랜지스터(4), (5)의 게이트 전위가 「L」레벨에서 「H」레벨로 상승한다. 이 때, MOS트랜지스터(4), (5)의 본체 전위는 게이트와의 커플링에 의해 「H」레벨로 고속으로 상승하고, p채널 MOS트랜지스터(4)가 비도통상태로 되고 n채널 MOS트랜지스터(5)가 도통상태로 되어 인버터(1)은 「L」레벨을 출력한다. 따라서, 인버터(2)는 「H」레벨을 출력하고 인버터(3)은 「L」레벨을 출력하며, 출력신호Vout는 「L」레벨로 된다.
이 실시예에서는 대기 모드 기간에 있어서 MOS트래지스터(4), (5)의 본체 영역에 축적된 전하를 그의 소오스를 거쳐서 빼내어 서브스레쉬홀드 누설 전류IL을 감소시킨다. 따라서, 서브스레쉬홀드 누설 전류IL을 감소시키기 위해서 콘택트영역(85)를 마련하여 본체 전위를 고정시키고 있던 종래에 비해서 레이아웃 면적의 축소화를 도모할 수가 있다.
또한, 이 실시예에서는 대기 모드 기간에 있어서 전환스위치(6), (7)을 미리 결정된 주기로 펄스적으로 전환했지만, 이것에 한정되는 것은 아니고 대기 모드 기간에 있어서 전환스위치(6)의 단자(6b), (6c) 사이 및 전환스위치(7)의 단자(7b), (7c) 사이를 항상 도통시켜도 좋다. 단, 이 경우는 대기 모드 기간에서 활성 모드 기간으로 이행할 때, 노드N1이 승압 전위Vpp에서 전원 전위Vcc로 또한 노드N2가 부전위Vbb에서 접지전위Vss로 전환되는 시간만큼 동작시간이 지연된다. 또, 대기 모드 기간의 소비전류가 증대한다.
또, 이 실시예에서는 대기 모드에 있어서 MOS트랜지스터(4), (5)의 소오스 전위를 전환했지만, 파워다운모드, 배터리백업모드, 슬립모드에서 전환해도 동일한 효과가 얻어진다.
(실시예 2)
도 5는 본 발명의 실시예2에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도이다.
도 5를 참조하면, 이 반도체 집적 회로장치는 SOI기판 상에 형성되어 있어 직렬 접속된 여러 개(도면에서는 3개)의 CMOS인버터(11)∼(13) 및 스위치(21)∼(26)을 구비한다. 인버터(11)∼(13)의 각각은 노드N11과 N12사이에 직렬 접속된 p채널 MOS트랜지스터(14) 및 n채널 MOS트랜지스터(15)를 포함한다. 초단의 인버터(11)에 입력신호Vin이 입력되고, 최종단의 인버터(13)에서 출력신호Vout가 출력된다.
스위치(21)∼(23)의 각각의 한쪽단자가 각각 인버터(11)∼(13)의 p채널 MOS트랜지스터(14)의 본체에 접속되고, 각각의 다른쪽단자는 모두 승압 전위Vpp를 받는다. 스위치(24)∼(26)의 각각의 한쪽단자는 각각 인버터(11)∼(13)의 n채널 MOS트랜지스터(15)의 본체에 접속되고, 각각의 다른쪽단자는 모두 부전위Vbb를 받는다.
다음에, 도 5에 도시한 회로의 동작에 대해서 설명한다. 대기 모드 기간에서는 모든 스위치(21)∼(26)은 도통상태로 되고, 인버터(11)∼(13)의 p채널 MOS트랜지스터(14)의 본체가 승압 전위Vpp로 고정되며, n채널 MOS트랜지스터(15)의 본체가 부전위Vbb로 고정된다. 활성 모드 기간에서는 모든 스위치(21)∼(26)이 비도통상태로 되고 인버터(11)∼(13)의 MOS트랜지스터(14), (15)의 본체는 플로팅상태로 된다. 인버터열(11)∼(13)의 동작은 도 2에서 설명한 인버터열(1)∼(3)과 동일하므로 설명은 생략한다.
이 실시예에서는 대기 모드 기간에서는 MOS트랜지스터(14), (15)의 본체 전위가 고정되어 서브스레쉬홀드 누설 전류IL이 저감화되고, 활성 모드 기간에서는 MOS트랜지스터(14), (15)의 본체가 플로팅되어 본체와 소오스/드레인사이의 용량값이 저감화되고 스위칭속도의 고속화가 도모된다. 따라서, 소비전류의 저감화와 동작속도의 고속화 양쪽이 실현된다.
또한, 이 실시예에서는 대기 모드 기간에 있어서 p채널 MOS트랜지스터(14)의 본체에 승압 전위Vpp를 인가하고 n채널 MOS트랜지스터(15)의 본체에 부전위Vbb를 인가했지만, p채널 MOS트랜지스터(14)의 본체에 전원 전위Vcc를 인가하고 n채널 MOS트랜지스터(15)의 본체에 접지전위Vss를 인가해도 지장은 없다.
또, 이 실시예에서는 대기 모드 기간의 전체기간에 있어서 스위치(21)∼(26)을 도통상태로 했지만, 실시예1과 마찬가지로 스위치(21)∼(26)을 미리 결정된 주기로 펄스적으로 도통시켜도 좋다.
(실시예 3)
도 6은 본 발명의 실시예3에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도이다.
도 6을 참조하면, 이 반도체 집적 회로장치는 SOI기판 상에 형성되어 있어 직렬 접속된 여러 개(도면에서는 3개)의 CMOS인버터(31)∼(33), p채널 MOS트랜지스터(36) 및 n채널 MOS트랜지스터(37)을 포함한다. 인버터(31)∼(33)의 각각은 로컬전원배선LL31과 LL32 사이에 직렬 접속된 p채널 MOS트랜지스터(34) 및 n채널 MOS트랜지스터(35)를 포함한다. 초단의 인버터(31)에 입력신호Vin이 입력되고, 최종단의 인버터(33)에서 출력신호Vout가 출력된다.
p채널 MOS트랜지스터(36)은 메인전원배선ML31과 로컬전원배선LL31 사이에 접속되고, 그의 게이트는 활성화신호/ψa를 받는다. n채널 MOS트랜지스터(37)은 메인전원배선ML32와 로컬전원배선LL32 사이에 접속되고, 그의 게이트는 활성화신호ψa를 받는다. 메인전원배선ML31, ML32에는 각각 전원 전위Vcc 및 접지 전위Vss가 인가된다.
활성기간으로 되어 활성화신호/ψa, ψa가 각각 활성화레벨의 「L」레벨 및 「H」레벨로 되면, MOS트랜지스터(36), (37)이 도통해서 인버터(31)∼(33)이 활성화된다.
이 회로에서는 대기 모드 기간은 인버터(31)∼(33)이 전원 전위Vcc 및 접지전위Vss에서 분리된다. 따라서, 인버터(31)∼(33)을 구성하는 MOS트랜지스터(34), (35)에 서브스레쉬홀드 누설 전류IL이 흘러도, MOS트랜지스터(36), (37)의 임계값 전압을 높게 설정해 두는 한 전원에 전류가 흐르는 일은 없다. 따라서, 대기 모드 기간의 소비전류를 저감화할 수가 있다.
이 회로자체(SOI기판 상에 형성되어 있는 점을 제외한다)는 "1V High-Speed Digital Circuit Technology with 0.5㎛ Multi-Theshold CMOS," Proc. IEEE ASIC Conf., 1993, pp186-189에 기재된 것이지만, 이 회로에 본 발명을 적용하면 더욱더 고성능화하는 것이 가능하게 된다.
즉, 상기 문헌에 기재되어 있는 바와 같이 단순하게 대기기간을 활성화신호 /ψa, ψa를 비활성화레벨로 하고, 활성 모드 기간은 활성화신호/ψa, ψa를 활성화레벨로 하는 것만으로는 도 8에 도시한 바와 같이 서브스레쉬홀드 누설 전류IL에 의해서 대기 모드 기간에 있어서 로컬전원배선LL31의 전위Vcc'가 서서히 저하하고 로컬전원배선LL32의 전위Vss'가 서서히 상승한다. 이 때문에, 다음에 활성 모드로 들어갔을 때 로컬전원배선LL31, LL32의 전위를 각각 전원 전위Vcc, 접지전위Vss로 복귀시키기 위한 기간이 필요하게 된다.
그래서, 이 실시예에서는 도 7에 도시한 바와 같이 대기 모드 기간에 있어서도 활성화신호/ψa,. ψa를 미리 결정된 주기로 펄스적으로 활성화레벨로 하고, MOS트랜지스터(36), (37)을 펄스적으로 도통시켜서 로컬전원배선LL31, LL32의 전위를 각각 전원 전위Vcc, 접지전위Vss로 일정하게 유지한다.
이것에 의해, p채널 MOS트랜지스터(34)의 본체 전위를 상승시키고 n채널 MOS트랜지스터(35)의 본체 전위를 저하시켜서 MOS트랜지스터(34), (35)의 서브스레쉬홀드 누설 전류IL의 저감화를 도모할 수 있고 또한 대기 모드에서 활성 모드로 신속하게 이행할 수가 있다.
(실시예 4)
도 9는 본 발명의 실시예4에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도이다.
도 9을 참조하면, 이 반도체 집적 회로장치가 도 6에 도시한 반도체 집적 회로장치와 다른 점은 대기 모드 기간에 비도통상태로 되는 인버터(31), (33)의 n채널 MOS트랜지스터(35) 및 인버터(32)의 p채널 MOS트랜지스터(34)에 대응해서 각각 스위치(38)∼(40)이 새로 마련되어 있는 점이다. 스위치(38)의 한쪽단자는 인버터(31)의 n채널 MOS트랜지스터(35)의 본체에 접속되고, 그의 다른쪽단자는 부전위Vbb를 받는다. 스위치(39)의 한쪽단자는 인버터(32)의 p채널 MOS트랜지스터(34)의 본체에 접속되고, 그의 다른쪽단자는 승압 전위Vpp를 받는다. 스위치(40)의 한쪽단자는 인버터(33)의 n채널 MOS트랜지스터(35)의 본체에 접속되고, 그의 다른쪽단자는 부전위Vbb를 받는다.
다음에, 도 9에 도시한 회로의 동작에 대해서 설명한다. 대기 모드 기간에서는 스위치(38)∼(40)이 도통상태로 되고, 인버터(31), (33)의 n채널 MOS트랜지스터(35)의 본체 전위가 부전위Vbb로 고정되고 인버터(32)의 p채널 MOS트랜지스터(34)의 본체 전위가 승압 전위Vpp로 고정된다.
활성 모드 기간에서는 스위치(38)∼(40)이 비도통상태로 되고, 인버터(31)∼(33)의 MOS트랜지스터(34), (35)의 본체가 플로팅상태로 된다. 다른 동작은 도 6∼도 8에 도시한 회로와 동일하므로 설명은 생략한다.
이 실시예에서도 실시예2와 마찬가지의 효과가 얻어진다.
(실시예 5)
도 10은 본 발명의 실시예5에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도이다.
도 10을 참조하면, 이 반도체 집적 회로장치는 SOI기판 상에 형성되어 있어 직렬 접속된 여러 개(도면에서는 4개)의 CMOS인버터(41)∼(44)를 구비한다. 인버터(41), (43)의 각각은 메인전원배선ML41과 로컬전원배선LL41 사이에 직렬 접속된 p채널 MOS트랜지스터(45) 및 n채널 MOS트랜지스터(46)을 포함한다. 인버터(42), (44)의 각각은 로컬전원배선LL41과 메인전원배선ML42 사이에 직렬 접속된 p채널 MOS트랜지스터(45) 및 n채널 MOS트랜지스터(46)을 포함한다. 로컬전원배선LL41에는 메인전원배선ML41을 거쳐서 전원 전위Vcc가 인가된다. 로컬전원배선LL42에는 메인전원배선ML42를 거쳐서 접지전위Vss가 인가된다.
입력신호Vin은 초단의 인버터(41)에 입력되고, 출력신호Vout는 최종단의 인버터(44)에서 출력된다. 입력신호Vin은 대기 모드 기간은 「L」레벨로 고정되고, 활성 모드 기간은 「H」레벨로 된다.
이 회로에서는 대기 모드 기간에 있어서 예를들면 인버터(43)의 n채널 MOS트랜지스터(46)의 게이트는 메인전원배선ML42에서 접지전위Vss를 받고, 그의 소오스는 로컬전원배선LL42에서 접지전위Vss를 받는다. n채널 MOS트랜지스터(46)의 서브스레쉬홀드 누설 전류IL에 의해서 로컬전원배선LL42의 전위Vss'가 상승하면, n채널 MOS트랜지스터(46)의 게이트 전위가 그의 소오스 전위보다 낮아져, 서브스레쉬홀드 누설 전류IL이 저감화된다. p채널 MOS트랜지스터(45)에서도 마찬가지의 이유에 의해서 서브스레쉬홀드 누설 전류IL이 저감화된다.
이 회로자체(SOI기판 상에 형성되어 있는 점을 제외한다)는 1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48에 기재된 것이지만, 이 회로에 본 발명을 적용하면 더욱더 서브스레쉬홀드 누설 전류IL의 저감화가 가능하게 된다.
즉, 이 반도체 집적 회로장치에서는 또 전환스위치(47), (48)이 마련된다. 전환스위치(47)의 공통단자(47c)가 로컬전원배선LL41에 접속되고, 그의 한쪽 전환단자(47a)는 메인전원배선ML41에 접속되고, 그의 다른쪽 전환단자(47b)는 승압 전 위Vpp를 받는다. 전환스위치(48)의 공통단자(48c)는 로컬전원배선LL42에 접속되고, 그의 한쪽 전환단자(48a)는 메인전원배선ML42에 접속되고, 그의 다른쪽 전환단자(48b)는 부전위Vbb를 받는다.
도 11에 도시한 바와 같이 대기 모드 기간에 있어서 서브스레쉬홀드 누설 전류IL에 의해서 로컬전원배선LL42의 전위Vss'가 상승하고 인버터(41), (43)의 n채널 MOS트랜지스터(46)의 본체 전위가 상승해서 서브스레쉬홀드 누설 전류IL이 증대했을 때, 미리 결정된 기간만큼 스위치(48)을 전환해서 로컬전원배선LL42에 부전위Vbb를 펄스적으로 인가한다. 이것에 의해, 인버터(41), (43)의 p채널 MOS트랜지스터(46)의 본체 전위를 저하시켜서 서브스레쉬홀드 누설 전류IL을 저감화시킬 수가 있다.
마찬가지로, 대기 모드 기간에 있어서 서브스레쉬홀드 누설 전류IL에 의해서 로컬전원배선LL41의 전위Vcc'가 저하하고 인버터(42), (44)의 p채널 MOS트랜지스터(45)의 본체 전위가 저하해서 서브스레쉬홀드 누설 전류가 증대했을 때, 미리 결정된 시간만큼 스위치(47)을 전환해서 로컬전원배선LL41에 승압 전위Vpp를 펄스적으로 인가한다. 이것에 의해서, 인버터(42), (44)의 p채널 MOS트랜지스터(45)의 본체 전위를 저하시켜서 서브스레쉬홀드 누설 전류IL을 저감화시킬 수가 있다.
이 실시예에서도 실시예1과 동일한 효과가 얻어진다.
또한, 로컬전원배선LL42의 전위Vss'가 접지전위Vss보다 너무 낮아지면 비도 통상태에 있어야 할 n채널 MOS트랜지스터(46)이 도통하고, 로컬전원배선LL41의 전위Vcc'가 전원 전위Vcc보다 너무 높아지면 비도통상태에 있어야 할 p채널 MOS트랜지스터(45)가 도통해 버리므로, 비도통상태에 있어야할 MOS트랜지스터(45), (46)을 도통시키지 않도록 부전위Vbb 및 승압 전위Vpp를 적절하게 설정할 필요가 있다.
(실시예 6)
도 12는 본 발명의 실시예6에 의한 반도체 집적 회로장치의 주요부의 구성을 도시한 회로도이다.
도 12를 참조하면, 이 반도체 집적 회로장치가 도10의 반도체 집적 회로장치와 다른 점은 스위치(47), (48)이 제거되어 로컬전원배선LL41, LL42가 각각 메인전원배선ML41, ML42에 직접 접속되어 있는 점과 스위치(51)∼(54)가 새로 마련되어 있는 점이다. 스위치(51), (53)의 각각의 한쪽단자는 각각 인버터(41), (43)의 n채널 MOS트랜지스터(46)의 본체에 접속되고, 각각의 다른쪽단자는 모두 부전위Vbb를 받는다. 스위치(52), (54)의 각각의 한쪽단자는 각각 인버터(42), (44)의 p채널 MOS트랜지스터(45)의 본체에 접속되고, 각각의 다른쪽단자는 모두 승압 전위Vpp를 받는다.
다음에, 도 12에 도시한 회로의 동작에 대해서 설명한다. 대기 모드 기간에서는 스위치(51)∼(54)는 도통상태로 되고, 인버터(41), (43)의 n채널 MOS트랜지스터(46)의 본체가 부전위Vbb로 고정되고, 인버터(42), (44)의 p채널 MOS트랜지스터(45)의 본체가 승압 전위Vpp로 고정된다. 활성 모드 기간에서는 스 위치(51)∼(54)는 비도통상태로 되고, 인버터(41)∼(43)의 MOS트랜지스터(45), (46)의 본체가 플로팅상태로 된다.
이 실시예에서도 실시예 2와 마찬가지의 효과가 얻어진다.
이상과 같이, 청구항 1에 관한 발명에서는 대기 모드 기간중의 미리 결정된 기간에 MOS트랜지스터의 소오스 영역에 전원 전위와는 다른 미리 결정된 전위가 인가되고, MOS트랜지스터의 본체 영역의 축적전하가 배출되어 서브스레쉬 누설 전류가 저감화된다. 따라서, 콘택트영역에 의해서 본체 전위를 고정시키는 것에 의해서 서브스레쉬홀드 누설 전류의 저감화를 도모하고 있던 종래에 비해서 콘택트영역 분만큼 레이아웃 면적의 축소화를 도모할 수가 있다.
청구항 2에 관한 발명에서는 대기 모드 기간중의 미리 결정된 기간에 반전 회로의 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 소오스에 각각 승압 전위 및 강압전위가 인가되고, p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체 영역의 축적전하가 배출되어 서브스레쉬홀드 누설 전류가 저감화된다. 따라서, 청구항 1에 관한 발명과 동일한 효과가 얻어진다.
청구항 3에 관한 발명에서는 제1 및 제2 부전원선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하는 반전 회로가 마련되고, 대기 모드 기간에 있어서 제1 부전원선에 제1 전원 전위가 미리 결정된 주기로 펄스적으로 인가되고, 제2 부전원선에 제2 전원 전위가 미리 결정된 주기로 펄스적으로 인가된 다. 따라서, p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체의 축적전하가 배출되어 서브스레쉬홀드 누설 전류가 저감화되고, 청구항 1의 발명과 동일한 효과가 얻어진다. 또, 제1 및 제2 부전원선을 각각 전원 전위 및 강압전위로 유지할 수 있으므로, 대기 모드에서 활성 모드로 신속하게 이행할 수가 있다.
청구항 4에 관한 발명에서는 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 소오스가 각각 제1 및 제2 부전원선에 접속된다. 대기 모드 기간중의 미리 결정된 기간에 제1 및 제2 부전원선에 각각 승압 전위 및 강압전위가 인가되고, p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체의 축적전하가 각각의 소오스를 거쳐서 배출되어 서브스레쉬홀드 누설 전류가 저감화된다. 따라서, 청구항 1에 관한 발명과 동일한 효과가 얻어진다.
청구항 5에 관한 발명에서는 대기 모드 기간중의 미리 결정된 기간은 MOS트랜지스터의 본체 전위가 고정되고, 그 이외의 기간은 MOS트랜지스터의 본체 영역이 플로팅된다. 따라서, 대기 모드 기간의 서브스레쉬홀드 누설 전류의 저감화를 도모하고 또한 활성 모드 기간의 동작속도의 향상을 도모할 수가 있다.
청구항 6에 관한 발명에서는 각각이 제1 및 제2 전원 전위선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하는 여러 개의 반전 회로가 마련되고, 대기 모드 기간중의 미리 결정된 기간은 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체가 각각 승압 전위 및 강압전위로 고정되고, 그 이외의 기간은 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체는 플로팅된다. 따라 서, 청구항 8에 관한 발명과 동일한 효과가 얻어진다.
청구항 7에 관한 발명에서는 각각이 제1 및 제2 부전원선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하는 직렬 접속된 여러 개의 반전 회로가 마련되고, 활성 모드 기간에 있어서 제1 주전원선에서 제1 부전원선에 제1 전원 전위가 인가되고, 제2 주전원선에서 제2 부전원선으로 제2 전원 전위가 인가된다. 대기 모드 기간중의 미리 결정된 기간은 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체가 각각 승압 전위 및 강압전위로 고정되고, 그 이외의 기간은 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체는 플로팅된다. 따라서, 청구항 8에 관한 발명과 동일한 효과가 얻어진다. 또, 대기 모드 기간에 있어서의 제1 부전원선의 전위 저하 및 제2부전원선의 전위상승이 방지되므로, 대기 모드 기간에서 활성 모드로 신속하게 이행할 수가 있다.
청구항 8에 관한 발명에서는 여러 개의 반전 회로중의 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 소오스가 각각 제1 및 제2 부전원선에 접속되고, 대기 모드 기간에 도통하는 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 소오스가 각각 제1 및 제2 주전원선에 접속된다. 대기 모드 기간중의 미리 결정된 기간은 대기 모드 기간에 비도통으로 되는 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체가 각각 승압 전위 및 강압전위로 고정되고, 그 이외의 기간은 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 본체가 플로팅된다. 따라서, 청구항 8에 관한 발명과 동일한 효과가 얻어진다. 또, 대기 모드 기 간에 있어서의 제1 부전원선의 전위 저하 및 제2 부전원선의 전위상승에 의해 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터의 서브스레쉬홀드 누설 전류의 저감화가 한층더 도모된다.

Claims (20)

  1. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    소오스 영역, 드레인 영역 및, 상기 소오스 영역과 드레인 영역 사이에 위치하는 본체 영역을 포함하는 MOS트랜지스터와,
    상기 MOS 트랜지스터의 상기 본체 영역 및 상기 소오스 영역 사이의 정션부(junction area)를 순방향 바이어스 상태로 설정함으로써, 상기 대기 모드의 한 기간중의 미리 결정된 기간에는 상기 본체 영역으로부터 축적 전하를 배출하기 위한 미리 결정된 전위를 상기 소오스 영역에 인가하고, 그 이외의 기간에는 상기 미리 결정된 전위와 상이한 전원 전위를 상기 소오스 영역에 인가하는 소오스 전위 전환 수단을 포함하는
    반도체 장치.
  2. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    각각이 드레인끼리가 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로와,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 각 반전 회로의 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역으로부터의 축적 전하를 배출하기 위한 제 1 전원 전위보다 높은 승압 전위를 상기 p채널 MOS트 랜지스터의 소오스에 인가하고, 그 이외의 기간에는 상기 p채널 MOS트랜지스터의 소오스에 상기 제 1 전원 전위를 인가하는 제 1 소오스 전위 전환 수단과,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 각 반전 회로의 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역으로부터의 축적 전하를 배출하기 위한 제 2 전원 전위보다 낮은 강압전위를 상기 n채널 MOS트랜지스터의 소오스에 인가하고 그 이외의 기간에는 상기 n채널 MOS트랜지스터의 소오스에 상기 제 2 전원 전위를 인가하는 제 2 소오스 전위 전환 수단을 포함하는
    반도체 장치.
  3. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    외부에서 제 1 전원 전위가 인가되는 제 1 주전원선,
    상기 제 1 주전원선에 대응해서 마련된 제 1 부전원선,
    외부에서 제 2 전원 전위가 인가되는 제 2 주전원선,
    상기 제 2 주전원선에 대응해서 마련된 제 2 부전원선,
    각각이 상기 제 1 및 제 2 부전원선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로,
    상기 제 1 주전원선과 상기 제 1 부전원선 사이에 접속되고 상기 대기 모드의 한 기간에는 미리 결정된 주기로 펄스적으로 도통하고 상기 활성 모드의 한 기간에는 항상 도통해서 상기 제 1 부전원선에 상기 제 1 전원 전위를 인가하는 제 1 접속 수단,
    상기 제 2 주전원선과 상기 제 2 부전원선 사이에 접속되고 상기 대기 모드의 한 기간에는 미리 결정된 주기로 펄스적으로 도통하고 상기 활성 모드의 한 기간에는 항상 도통해서 상기 제 2 부전원선에 상기 제 2 전원 전위를 인가하는 제 2 접속 수단을 포함하는
    반도체 장치.
  4. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    각각이 드레인끼리가 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로,
    외부에서 제 1 전원 전위가 인가되고 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 도통하는 p채널 MOS트랜지스터의 소오스에 접속되는 제 1 주전원선,
    외부에서 제 2 전원 전위가 인가되고 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 도통하는 n채널 MOS트랜지스터의 소오스에 접속되는 제 2 주전원선,
    상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 p채널 MOS트랜지스터의 소오스에 접속되는 제 1 부전원선,
    상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 n채널 MOS트랜지스터의 소오스에 접속되는 제 2 부전원선,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 상기 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역으로부터의 축적 전하를 배출하기 위한 상기 제 1 전원 전위보다 높은 승압 전위를 상기 제 1 부전원선에 인가하고, 그 이외의 기간에는 상기 제 1 주전원선과 상기 제 1 부전원선을 접속하는 제 1 소오스 전위 전환 수단,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 상기 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역으로부터의 축적 전하를 배출하기 위한 상기 제 2 전원 전위보다 낮은 강압전위를 상기 제 2 부전원선에 인가하고, 그 이외의 기간에는 상기 제 2 주전원선과 상기 제 2 부전원선을 접속하는 제 2 소오스 전위 전환 수단을 포함하는
    반도체 장치.
  5. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    소오스 영역, 드레인 영역 및 이 두 개의 영역 사이에 위치하는 본체 영역을 포함하는 MOS트랜지스터와,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 상기 MOS트랜지스터의 본체 영역을 미리 결정된 전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 본체 전위 전환 수단을 포함하는
    반도체 장치.
  6. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    각각이 제 1 및 제 2 전원 전위선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 상기 제 1 전원 전위 이상의 승압 전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 제 1 본체 전위 전환 수단,
    상기 대기 모드의 한 기간중의 미리 결정된 기간에는 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 상기 제 2 전원 전위 이하의 강압전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 제 2 본체 전위 전환 수단을 포함하는
    반도체 장치.
  7. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    외부에서 제 1 전원 전위가 인가되는 제 1 주전원선,
    상기 제 1 주전원선에 대응해서 마련된 제 1 부전원선,
    외부에서 제 2 전원 전위가 인가되는 제 2 주전원선,
    상기 제 2 주전원선에 대응해서 마련된 제 2 부전원선,
    각각이 상기 제 1 및 제 2 부전원선 사이에 직렬 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로,
    상기 제 1 주전원선과 상기 제 1 부전원선 사이에 접속되고 상기 활성 모드의 한 기간에 도통해서 상기 제 1 부전원선에 상기 제 1 전원 전위를 인가하는 제 1 접속 수단,
    상기 제 2 주전원선과 상기 제 2 부전원선 사이에 접속되고 상기 활성 모드의 한 기간에 도통해서 상기 제 2 부전원선에 상기 제 2 전원 전위를 인가하는 제 2 접속 수단,
    상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 p채널 MOS트랜지스터에 대응해서 마련되고 상기 대기 모드의 한 기간중의 미리 결정된 기간에는 대응하는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 상기 제 1 전원 전위 이상의 승압 전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 제 1 본체 전위 전환 수단,
    상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 n채널 MOS트랜지스터에 대응해서 마련되고 상기 대기 모드의 한 기간중의 미리 결정된 기간에는 대응하는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 상기 제 2 전원 전위 이하의 강압전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 제 2 본체 전위 전환 수단을 포함하는
    반도체 장치.
  8. SOI기판 상에 형성되고 대기 모드와 활성 모드를 갖는 반도체 장치로서,
    각각이 드레인끼리가 접속된 p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 포함하고 직렬 접속된 여러 개의 반전 회로,
    외부에서 제 1 전원 전위가 인가되고 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 도통하는 p채널 MOS트랜지스터의 소오스에 접속되는 제 1 주전원선,
    외부에서 제 2 전원 전위가 인가되고 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 도통하는 n채널 MOS트랜지스터의 소오스에 접속되는 제 2 주전원선,
    상기 제 1 주전원선에서 상기 제 1 전원 전위가 인가되고 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 p채널 MOS트랜지스터의 소오스에 접속되는 제 1 부전원선,
    상기 제 2 주전원선에서 상기 제 2 전원 전위가 인가되고 상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 n채널 MOS트랜지스터의 소오스에 접속되는 제 2 부전원선,
    상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 p채널 MOS트랜지스터에 대응해서 마련되고 상기 대기 모드의 한 기간중의 미리 결정된 기간에는 대응하는 p채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 상기 제 1 전원 전위 이상의 승압 전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 제 1 본체 전위 전환 수단,
    상기 여러 개의 반전 회로중의 상기 대기 모드의 한 기간에 비도통으로 되는 n채널 MOS트랜지스터에 대응해서 마련되고 상기 대기 모드의 한 기간중의 미리 결정된 기간에는 대응하는 n채널 MOS트랜지스터의 소오스 영역과 드레인 영역 사이에 있는 본체 영역을 상기 제 2 전원 전위 이하의 강하전위로 고정시키고, 그 이외의 기간에는 상기 본체 영역을 플로팅시키는 제 2 본체 전위 전환 수단을 포함하는
    반도체 장치.
  9. 제 1 항에 있어서,
    상기 소오스 전위 전환 수단은 상기 대기 모드의 한 기간에 미리 결정된 주기로, 상기 미리 결정된 전위를 펄스적으로 인가하는
    반도체 장치.
  10. 제 2 항에 있어서,
    상기 제 1 소오스 전위 전환 수단은 상기 대기 모드의 한 기간 중에 상기 승압 전위를 미리 결정된 주기로 상기 p 채널 MOS 트랜지스터의 소오스에 펄스적으로 인가하고,
    상기 제 2 소오스 전위 전환 수단은 상기 대기 모드의 한 기간 중에 상기 강압 전위를 미리 결정된 주기로 상기 n 채널 MOS 트랜지스터의 소오스에 펄스적으로 인가하는
    반도체 장치.
  11. 제 4 항에 있어서,
    상기 제 1 소오스 전위 전환 수단은 상기 대기 모드의 한 기간 중에 상기 승압 전위를 미리 결정된 주기로 상기 제 1 부전원선에 펄스적으로 공급하고,
    상기 제 2 소오스 전위 전환 수단은 상기 대기 모드의 한 기간 중에 상기 강압 전위를 미리 결정된 주기로 상기 제 2 부전원선에 펄스적으로 인가하는
    반도체 장치.
  12. 제 5 항에 있어서,
    상기 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 본체 영역을 상기 미리 결정된 전위에 펄스적으로 고정시키는
    반도체 장치.
  13. 제 6 항에 있어서,
    상기 제 1 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 p 채널 MOS 트랜지스터의 본체 영역을 상기 승압 전위에 펄스적으로 고정시키며,
    상기 제 2 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 n 채널 MOS 트랜지스터의 본체 영역을 상기 강압 전위에 펄스적으로 고정시키는
    반도체 장치.
  14. 제 7 항에 있어서,
    상기 제 1 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 p 채널 MOS 트랜지스터의 본체 영역을 상기 승압 전위에 펄스적으로 고정시키며,
    상기 제 2 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 n 채널 MOS 트랜지스터의 본체 영역을 상기 강압 전위에 펄스적으로 고정시키는
    반도체 장치.
  15. 제 8 항에 있어서,
    상기 제 1 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 p 채널 MOS 트랜지스터의 본체 영역을 상기 승압 전위에 펄스적으로 고정시키며,
    상기 제 2 본체 전위 전환 수단은 상기 대기 모드의 한 기간 중에 미리 결정된 주기로 상기 n 채널 MOS 트랜지스터의 본체 영역을 상기 강압 전위에 펄스적으로 고정시키는
    반도체 장치.
  16. 반도체 장치에 있어서,
    (a) 제 1 입력 신호를 수신하는 제 1 입력 노드에 접속된 게이트와, 제 1 출력 신호를 출력하는 제 1 출력 노드에 접속된 드레인을 갖는 제 1 p 채널 MOS 트랜지스터와,
    (b) 절연체 위에 형성되고, (b1) 상기 제 1 입력 노드에 접속된 게이트와, (b2) 소오스와, (b3) 상기 제 1 출력 노드에 접속된 드레인과, (b4) 그 소오스 및 드레인 사이에 위치하는 본체를 가지는 제 1 n 채널 MOS 트랜지스터를 구비하는 제 1 논리 회로,
    상기 제 1 n 채널 MOS 트랜지스터의 소오스에 접속된 제 1 라인,
    상기 제 1 라인에 제 1 소오스 전위를 인가하기 위한 제 1 소오스 전위 인가 수단을 포함하며,
    상기 제 1 소오스 전위는 상기 제 1 입력 신호가 저레벨로 되었을 때, 상기 제 1 n 채널 MOS 트랜지스터의 소오스를 경유하여 상기 제 1 n 채널 MOS 트랜지스터의 본체 내에 축적된 전하를 배출하도록 낮아지는
    반도체 장치.
  17. 제 16 항에 있어서,
    상기 반도체 장치는 활성 모드와 대기 모드를 가지며,
    상기 제 1 입력 신호는 상기 반도체 장치가 대기 모드에 있는 동안에 저레벨로 되는
    반도체 장치.
  18. 제 16 항에 있어서,
    (c) 절연체 위에 형성되고, (c1) 상기 제 1 논리 회로의 제 1 출력 노드에 접속된 게이트와, (c2) 소오스와, (c3) 제 2 출력 신호를 출력하는 제 2 출력 노드 에 접속된 드레인과, (c4) 그 소오스 및 드레인 사이에 위치하는 본체를 가지는 제 2 p 채널 MOS 트랜지스터와,
    (d) 상기 제 1 출력 노드에 접속된 게이트 및 상기 제 2 출력 노드에 접속된 드레인을 갖는 제 2 n 채널 MOS 트랜지스터를 구비하는 제 2 논리 회로,
    상기 제 2 p 채널 MOS 트랜지스터의 소오스에 접속된 제 2 라인,
    상기 제 2 라인에 제 2 소오스 전위를 인가하기 위한 제 2 소오스 전위 인가 수단을 포함하며,
    상기 제 2 소오스 전위는 상기 제 1 출력 신호가 고레벨로 될 때, 상기 제 2 p 채널 MOS 트랜지스터의 본체 내에 축적된 전하를 배출하도록 높게 되는
    반도체 장치.
  19. 제 16 항에 있어서,
    (c) 절연체 위에 형성되고, (c1) 제 2 입력 신호를 수신하는 제 2 입력 노드에 접속된 게이트와, (c2) 소오스와, (b3) 상기 제 1 논리 회로의 제 1 입력 노드에 접속된 드레인과, (b4) 그 소오스 및 드레인 사이에 위치하는 본체를 가지는 제 2 p 채널 MOS 트랜지스터,
    (d) 상기 제 2 입력 노드에 접속된 게이트 및 상기 제 1 입력 노드에 접속된 드레인을 갖는 제 2 n 채널 MOS 트랜지스터를 구비하는 제 2 논리 회로,
    상기 제 2 p 채널 MOS 트랜지스터의 소오스에 접속된 제 2 라인,
    상기 제 2 라인에 제 2 소오스 전위를 인가하기 위한 제 2 소오스 전위 인가 수단을 더 포함하며,
    상기 제 2 소오스 전위는 상기 제 2 입력 신호가 고레벨로 될 때, 상기 제 2 p 채널 MOS 트랜지스터의 본체 내에 축적된 전하를 배출하도록 높게 되는
    반도체 장치.
  20. 반도체 장치에 있어서,
    (a) 제 1 입력 신호를 수신하는 제 1 입력 노드에 접속된 게이트와, 제 1 출력 신호를 출력하는 제 1 출력 노드에 접속된 드레인을 갖는 제 1 n 채널 MOS 트랜지스터와,
    (b) 절연체 위에 형성되고, (b1) 상기 제 1 입력 노드에 접속된 게이트와, (b2) 소오스와, (b3) 상기 제 1 출력 노드에 접속된 드레인과, (b4) 그 소오스 및 드레인 사이에 위치하는 본체를 가지는 제 1 p 채널 MOS 트랜지스터를 구비하는 제 1 논리 회로,
    상기 제 1 p 채널 MOS 트랜지스터의 소오스에 접속된 제 1 라인,
    상기 제 1 라인에 제 1 소오스 전위를 인가하기 위한 제 1 소오스 전위 인가 수단을 포함하며,
    상기 제 1 소오스 전위는 상기 제 1 입력 신호가 고레벨로 될 때, 상기 제 1 p 채널 MOS 트랜지스터의 소오스를 경유하여 상기 제 1 p 채널 MOS 트랜지스터의 본체 내에 축적된 전하를 배출하도록 높게 되는
    반도체 장치.
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